JP2002289694A

JP2002289694A - 半導体集積回路およびそのレイアウト設計方法

Info

Publication number: JP2002289694A
Application number: JP2001087564A
Authority: JP
Inventors: Hironori Oka; 浩典岡
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2001-03-26
Filing date: 2001-03-26
Publication date: 2002-10-04

Abstract

(57)【要約】【課題】通常のＦＦに比べ消費電力が低く、レイアウト
においてＥＣＯの対応が可能であり、マスクにおいては
アルミ層の修正のみで通常のＦＦへの置換を可能とした
半導体集積回路を提供する。【解決手段】クロック線に接続される全フリップフロッ
プ間のクロックスキューを最小にするように、遅延補償
のためのダミーマクロ５を有する半導体集積回路のレイ
アウト設計方法において、ダミーマクロ５内の各フリッ
プフロップ（１３〜２０）に供給されるクロック用イン
バータ１１，１２のクロック線を切断してダミーマクロ
５内のフリップフロップの動作を停止させるようにした
ダミー専用フリップフロップ７を設けると共に、このダ
ミー専用フリップフロップ７を通常のフリップフロップ
への変更を同じレイアウト上で実施できるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路お
よびそのレイアウト設計方法に関し、特にそのダミー回
路の消費電力を少なくし、ダミー回路の変更を容易にし
た半導体集積回路のレイアウト設計方法に関する。

【０００２】

【従来の技術】最近の半導体集積回路の傾向として、ク
ロックのスキューなどのタイミングについて厳しい条件
が要求されるようにになってきている。例えば、クロッ
クにはクロックツリー・シンセシス（ＣＴＳ：Ｃｌｏｃ
ｋＴｒｅｅＳｙｎｔｈｅｓｉｓ）を用いる回路が多
く、またＴＡＴ（全工程時間）を考慮し、回路変更後の
レイアウトによって、変更のあった部分だけを修正する
配置配線ツールであるＥＣＯを用いることが、必要条件
となりつつある。

【０００３】このクロックツリー・シンセシス（ＣＴ
Ｓ）とは、クロックラインに接続される全フリップフロ
ップ間のクロックスキューを最小にする方法であり、配
線長のばらつきがそのままクロックスキューになるた
め、クロックライン上にバッファを挿入したものであ
る。また、ＥＣＯは、一度、配置配線まで完了した回路
に対して回路の修正を行った場合、もう一度はじめから
配置配線をやり直すのではなく、変更のあった部分だけ
を修正する配置配線ツールの機能を示している。

【０００４】また、回路変更となる可能性も高く、その
ためダミーとして用いるＦＦの数も増え、ゆえにチップ
全体の消費電力をダミーマクロが占める割合も大きくな
ってきている。

【０００５】従来例の半導体装置のレイアウト設計方法
として、特開平１０−１５４７９３号公報に示されるも
のがある。このレイアウト設計方法は、異なる遅延値を
もった複数の遅延補償回路を予じめ集積回路の中に組込
んでおき、回路変更が生じた場合に、適切な遅延補償回
路を選択して接続するものである。

【０００６】従来、ダミー専用のＦＦ（フリップフロッ
プ）というものは存在しておらず、通常のＦＦを用い、
その接続方法を工夫することによりダミーＦＦとして用
いている。このダミーのＦＦの接続例として、２タイプ
をそれぞれ図１２，１３のブロック図に示す。

【０００７】図１２は、通常のＦＦ入力をすべてクラン
プし、出力をオープンとした場合を示す。すなわち、デ
ータを入力するＦＦ１，ＦＦ２と、これらの間の組み合
せ回路３とがあり、クロックがＣＴＳバッファ４を介し
てＦＦ１，ＦＦ２に入力され、ダミーマクロ５ｂが付加
された回路である。このダミーマクロ５ｂは、遅延補償
回路６と、ダミーとして用いるダミー用ＦＦ７ｂとから
なり、このＦＦ７ｂのクロックおよびデータの入力を電
源電圧ＶＤＤにすべてクランプしている。

【０００８】この場合の課題としては、ＦＦ７ｂは動作
しないが、回路変更にて通常のＦＦとして使用する際、
クロックのタイミングが変わってしまう為、レイアウト
にてＥＣＯの適応ができず、再度レイアウト後にてクロ
ックのタイミング調整が必要となる可能性があるという
ことである。

【０００９】図１３は、図１２と同様の構成で、ダミー
として用いるダミー用ＦＦ７ｃの接続が異なる場合で、
ダミーとして用いる通常のＦＦ７ｃにおいてデータ入力
をクランプし、クロックＣＬＫには通常のクロックを接
続し、出力はオープンとしている。

【００１０】この回路の通常のＦＦの接続図は図１４
（ａ）に、そのクロック部分の回路図は図１４（ｂ）に
示される。クロックＣＬＫはＣＴＳバッファ１１，１２
を介して、データを入力するトランスファゲート１３
と、このトランスファゲート１３の出力を反転するイン
バータ１４と、このインバータ１４の出力を反転するイ
ンバータ１５と、このインバータ１５の出力を入力しイ
ンバータ１４の入力に接続するトランスファゲート１６
とからなり、インバータ１４の出力を次段に出力するＦ
Ｆ１と、同様の構成のトランスファゲート１７，２０、
インバータ１８，１９からなるＦＦ２とから構成され
る。

【００１１】また、インバータ１１，１２は、図１４
（ｂ）のように、初段のＣＭＯＳ回路を構成するＰチャ
ネルトランジスタＱ１，ＮチャネルトランジスタＱ２の
共通接続したゲートにクロックＣＬＫが入力され、その
出力が次段のＣＭＯＳ回路を構成するＰチャネルトラン
ジスタＱ３，ＮチャネルトランジスタＱ４の共通接続し
たゲートに供給され、出力端ＯＵＴから出力される。な
お、ＰチャネルトランジスタＱ１，Ｑ３のソースはＧＮ
Ｄの接地線に、ＮチャネルトランジスタＱ２，Ｑ４のソ
ースはＶＤＤの電源線にそれぞれ接続される。

【００１２】また、図１４（ｂ）のクロックＣＬＫ用の
インバータ１１，１２のレイアウトは、図１５のレイア
ウト図のようになる。このインバータ１１，１２は、Ｐ
型サブストレート４１とその上のＮ型領域４２にゲート
領域２１からなるゲート３５，３６とをもつＰチャネル
トランジスタＱ１，Ｑ３と、Ｐ型サブストレート４１上
のＮウェル４３とその上のＰ型領域４４にゲート領域２
１からなるゲート３５，３６とをもつＮチャネルトラン
ジスタＱ２，Ｑ４とからなる。

【００１３】また、このＰチャネルトランジスタＱ１，
Ｑ３のＰ型領域４４のソースが、コンタクト２４を介し
て第１アルミ２２からなるＶＤＤの電源線３１と接続さ
れ、ＮチャネルトランジスタＱ２，Ｑ４のソースが、コ
ンタクト２４を介して第１アルミ２２からなるＧＮＤの
接地線３２と接続される。また、Ｐチャネルトランジス
タＱ１，ＮチャネルトランジスタＱ２の共通接続された
ゲート３５にはコンタクト２４を介してクロック線３３
が接続され、これらトランジスタＱ１，Ｑ２のドレイン
はドレイン接続線３７により共通接続される。このドレ
イン接続線３７は、トランジスタＱ１のドレインからコ
ンタクト２４を介して第１アルミ２２に、また第１アル
ミ２２からスルーホール２５を介して第２アルミ２３
に、さらに第２アルミ２３からスルーホール２５を介し
て第１アルミ２２と接続され、さらにコンタクト２４を
介してトランジスタＱ２のドレインに接続される。

【００１４】また、ＰチャネルトランジスタＱ３，Ｎチ
ャネルトランジスタＱ４のゲート３６には第１アルミ２
２のコンタクト２４を介してゲート接続線４０が接続さ
れ、このゲート接続線４０はドレイン線３７からスルー
ホール２５を介して第１アルミ２２に接続し、第１アル
ミ２２からコンタクト２４を介してゲート３６に接続さ
れる。これらトランジスタＱ３，Ｑ４のドレインはドレ
イン接続線３８により共通接続され、スルーホール２５
を介して第１アルミ２２からなる出力線３４に接続され
る。このドレイン線３８は、トランジスタＱ３のドレイ
ンからコンタクト２４を介して第１アルミ２２に、また
第１アルミ２２からスルーホール２５を介して第２アル
ミ２３に、さらに第２アルミ２３からスルーホール２５
を介して第１アルミ２２と接続され、さらにコンタクト
２４を介してトランジスタＱ４のドレインに接続され
る。

【００１５】

【発明が解決しようとする課題】上述した従来技術の課
題としては、ダミーとして使用しているのもかかわら
ず、通常のクロックが接続されている為、ＦＦとして正
常に動作してしまい消費電力が通常のＦＦと同様に消費
してしまうということである。

【００１６】本発明の目的は、このような問題を解決
し、通常のＦＦに比べ消費電力が低く、レイアウトにお
いてＥＣＯの対応が可能であり、マスクにおいてはアル
ミ層の修正のみで通常のＦＦへの置換が可能なダミー専
用のＦＦとそのレイアウト設計方法を提供することにあ
る。

【００１７】

【課題を解決するための手段】本発明の構成は、クロッ
ク線に接続される全フリップフロップ間のクロックスキ
ューを最小にするように、遅延補償のためのダミーマク
ロを有する半導体集積回路において、前記ダミーマクロ
内の各フリップフロップに供給されるクロック用インバ
ータのクロック線を切断して前記ダミーマクロ内のフリ
ップフロップの動作を停止させるようにしたダミー専用
フリップフロップを設け、このダミー専用フリップフロ
ップを通常のフリップフロップへの変更を同じレイアウ
ト上で実施できるようにしたことを特徴とする。

【００１８】本発明の他の構成は、クロック線に接続さ
れる全フリップフロップ間のクロックスキューを最小に
するように、遅延補償のためのダミーマクロを有する半
導体集積回路において、前記ダミーマクロ内の各フリッ
プフロップに供給されるクロック用インバータへのクロ
ック入力を選択信号により選択されるゲート回路を有す
るダミー専用フリップフロップを設け、このダミー専用
フリップフロップを通常のフリップフロップへの変更を
前記選択信号の供給により実施できるようにしたことを
特徴とする。

【００１９】本発明のさらに他の構成は、クロック線に
接続される全フリップフロップ間のクロックスキューを
最小にするように、遅延補償のためのダミーマクロを有
する半導体集積回路のレイアウト設計方法において、前
記ダミーマクロ内の各フリップフロップに供給されるク
ロック用インバータのクロック線を切断して前記ダミー
マクロ内のフリップフロップの動作を停止させるように
したダミー専用フリップフロップを設けると共に、この
ダミー専用フリップフロップを通常のフリップフロップ
への変更を同じレイアウト上で実施できるようにしたこ
とを特徴とする。

【００２０】本発明において、クロック用バッファのク
ロック線の切断を、１段目のインバータの共通接続した
ドレインから２段目のインバータの共通接続したゲート
配線を除去し、前記２段目のインバータの共通接続した
ゲートをクランプ電位線と接続して行うことができ、ま
た、１段目のインバータのＰチャネルトランジスタのド
レインが電源線と接続され、前記１段目のインバータの
Ｎチャネルトランジスタのドレインが接地線に接続され
るようにでき、さらに、クロック用バッファのクロック
線の切断を、１段目のインバータの共通接続したドレイ
ンから第１のスルーホールを介して接続される２段目の
インバータの共通接続したゲートへの配線のうちのその
第１のスルーホールを除いて行い、前記２段目のインバ
ータの共通接続したゲートと電源線との接続を第２のス
ルーホールを介して行うことができる。

【００２１】

【発明の実施の形態】次に本発明を図面により詳細に説
明する。図１（ａ）（ｂ）は本発明の一実施形態を説明
するＦＦ部分の回路図およびそのクロック部分の回路図
であり、図２は本発明の一実施形態を説明するブロック
図である。本実施形態は、図２のように、図１１の従来
例と同様であるが、従来例がダミーとして用いるＦＦ７
ａを用いているが、本実施形態は、ダミー専用ＦＦ７を
用いている点にある。このダミー専用ＦＦ７は、図１
（ａ）に示すように、回路部分１３〜２０に供給するＣ
ＴＳクロック回路のインバータ１１，１２の接続が切断
され、インバータ１２の入力に電源線が接続され、出力
線が０レベルに保持されたものである。

【００２２】図１（ａ）において、入力されたＣＬＫ信
号は初段のインバータ１１の出力にて遮断される。次段
のインバータ１２の入力にはクランプすることにより固
定の信号が入力される。従って、このダミー専用ＦＦ７
は、ＦＦとして動作することはなく、常に固定値の信号
を出力し続けることになる。

【００２３】すなわち、図１（ｂ）に示すように、イン
バータ１１の出力点、ＰチャネルトランジスタＱ１，Ｎ
チャネルトランジスタＱ２の共通接続したドレインから
ＰチャネルトランジスタＱ３，Ｎチャネルトランジスタ
Ｑ４の共通接続したゲートへの接続線がなく、これらト
ランジスタＱ３，Ｑ４のゲートにＶＤＤの電源線が接続
されたものである。

【００２４】このように、本実施形態は、ダミー専用Ｆ
Ｆ７を作成することにより、ダミーＦＦ７の消費電力を
抑え、レイアウトにてＥＣＯでの対応を可能としたこと
を特徴としている。

【００２５】図３は図１のダミー専用ＦＦ７の回路上で
の接続方法を示すレイアウト図である。このレイアウト
は、図１３に対して、１段目のトランジスタＱ１，Ｑ２
のドレイン接続線３７と、２段目のトランジスタＱ３，
Ｑ４のゲート３６との間のゲート接続線４０が削除さ
れ、電源線３１と２段目のトランジスタＱ３，Ｑ４のゲ
ート３６との間の電源接続線３９が接続されたものとな
っている。

【００２６】すなわち、ＣＴＳバッファのインバータ１
１，１２は、Ｐ型サブストレート４１とその上のＮ型領
域４２にゲート領域２１からなるゲート３５，３６とを
もつＰチャネルトランジスタＱ１，Ｑ３と、Ｐ型サブス
トレート４１上のＮウェル４３とその上層のＰ型領域４
４にゲート領域２１からなるゲート３５，３６とをもつ
ＮチャネルトランジスタＱ２，Ｑ４とからなる。

【００２７】また、このＰチャネルトランジスタＱ１，
Ｑ３のソースが、コンタクト２４を介してて第１アルミ
２２からなる電源線３１と接続され、Ｎチャネルトラン
ジスタＱ２，Ｑ４のソースが、コンタクト２４を介して
第１アルミ２２からなる接地線３２と接続される。ま
た、ＰチャネルトランジスタＱ１，Ｎチャネルトランジ
スタＱ２の共通接続されたゲート３５にはクロック線３
３が接続され、これらトランジスタＱ１，Ｑ２のドレイ
ンはドレイン接続線３７により共通接続される。このド
レイン接続線３７は、トランジスタＱ１のドレインから
コンタクト２４を介して第１アルミ２２に、また第１ア
ルミ２２からスルーホール２５を介して第２アルミ２３
に、さらに第２アルミ２３からスルーホール２５を介し
て第１アルミ２２と接続され、さらにコンタクト２４を
介してトランジスタＱ２のドレインに接続される。

【００２８】また、ＰチャネルトランジスタＱ３，Ｎチ
ャネルトランジスタＱ４のゲート３６にはコンタクト２
４を介して第１アルミ２２の電源接続線３９が接続さ
れ、電源線３１と接続される。また、トランジスタＱ
３，Ｑ４のドレインはドレイン接続線３８により共通接
続され、スルーホール２５を介して第１アルミ２２から
なる出力線３４に接続される。このドレイン接続線３８
は、トランジスタＱ３のドレインからコンタクト２４を
介して第１アルミ２２に、また第１アルミ２２からスル
ーホール２５を介して第２アルミ２３に、さらに第２ア
ルミ２３からスルーホール２５を介して第１アルミ２２
と接続され、さらにコンタクト２４を介してトランジス
タＱ４のドレインに接続される。

【００２９】この図３は、ゲート接続線４０を追加し、
電源接続線３９を削除することにより、図１３に示すよ
うに、通常のＦＦに容易に変更することができる。

【００３０】このようなダミー専用ＦＦ７を用いること
によりダミーＦＦの消費電力を削減することができる。
また、このダミー専用ＦＦ７の入力負荷・外形・セル数
は通常のＦＦと同じであるので、図１３のような接続を
することにより、ＣＴＳに対応したクロックを使用した
場合でもツールによる自動レイアウトにてＥＣＯを用い
ることが可能となる。

【００３１】なお、図１（ａ）において、クロック入力
部の初段のインバータ１１の出力はオープンとし、次段
のインバータの入力は電源ＶＤＤにクランプされるが、
初段のインバータ間のアルミ層を削除することで、初段
の出力をオープンとし、次段のインバータの入力をアル
ミ層でＶＤＤと接続することによりハイレベル・クラン
プとしている。このクランプ電位は、インバータを動作
させないようにするものであるから、これは接地線や所
定電位でインバータをクランプする電位のものであれば
よい。

【００３２】また、図１（ｂ）において、ダミー専用Ｆ
Ｆ７の回路上での接続の一例を示し、データ入力は遅延
補償回路と同様にクランプし、クロックにはＣＴＳ対応
のクロックを入力し、出力はオープンとしている。すな
わち、データ入力にはクランプによりハイ固定の信号が
入力され、ＣＬＫに入力されたクロック信号は初段のイ
ンバータ１１の出力にて遮断され、次段のインバータ１
２の入力にはクランプすることにより、ハイ固定の信号
が入力される。従って、このダミー専用ＦＦ７は、ＦＦ
として動作することはないため消費電力は低く、常に固
定値の信号を出力し続けることになる。

【００３３】また、本実施形態のクランプはすべてハイ
レベルにクランプしているが、ロウレベルへのクランプ
でも機能的には同じ効果を得ることができる。また、本
実施形態のデータ入力部の構成は、通常のＦＦのものと
全く同じ構成をとっているが、これらは公知であるた
め、その詳細な構成は省略する。

【００３４】本発明の他の実施形態として、その基本的
構成は図１と同様であるが、クロック入力部のインバー
タ内の構成についてさらに工夫したものがあり、その構
成として２タイプが考えられ、それぞれ等価回路図とレ
イアウト図を示し以下に説明する。

【００３５】図４は本発明の第２の実施形態を説明する
インバータ１１，１２部分の回路図であり、図５は図４
のレイアウト図である。図５において、クロック部を第
１アルミ２２のみを修正することにより、図１４（ｂ）
と等価な通常のＦＦに戻すことができ、その場合のレイ
アウトを図６に示す。

【００３６】本実施形態のレイアウト（図５）は、図３
のレイアウトに対して、さらに第１アルミ２２からなる
ＰチャネルトランジスタＱ１のドレイン接続線３７ａが
スルーホール２５を介して第１アルミ２２からなる接続
線４０ａを介して電源線３１に接続され、また、第１ア
ルミ２２からなるＮチャネルトランジスタＱ２のドレイ
ン接続線３７ｂがスルーホール２５を介して第１アルミ
２２からなる接続線４０ｂを介して接地線３２に接続さ
れている。従って、ＰチャネルトランジスタＱ１のドレ
インが電源にクランプされ、ＮチャネルトランジスタＱ
２のドレインが接地にスランプされている。またトラン
ジスタＱ２，Ｑ４のゲートのクランプのための電源線３
９の接続は、図３と同じである。

【００３７】従って、図６のレイアウトのように、電源
線３９と第１アルミ２２の電源接続線３１を除去し、第
１アルミ２２のドレイン接続線３７ａ，３７ｂおよび第
１アルミ２２のゲート接続線４０を、第１アルミ２２で
接続すれば、図３（図１３）と等価になる。すなわち、
ドレイン接続線３７ｃに、ＰチャネルトランジスタＱ１
のドレインの第１アルミ２２とＮチャネルトランジスタ
Ｑ２のドレインの第１アルミ２２と、第１アルミ２２の
ゲート接続線４０とがそれぞれ接続される。

【００３８】図７は本発明の第３の実施形態を説明する
インバータ１１，１２部分の回路図であり、図８は図７
のレイアウト図である。図７において、そのクロック部
をスルーホール２５の部分のみを修正することにより、
図１４と等価な通常のＦＦに戻すことができ、その場合
のレイアウトを図９に示す。

【００３９】本実施形態のレイアウト（図８）は、図３
（図１３）のレイアウトに対して、クランプのための電
源線３９ａが、第２アルミ２３を用いてスルーホール２
５を介して接続され、またゲート接続線４０とスルーホ
ール２５を介して接続されて、ゲート領域３６に接続さ
れている。また、ドレイン接続線３７ｃには、スルーホ
ール２５が設けられておらず、従って、Ｐチャネルトラ
ンジスタＱ１，ＮチャネルトランジスタＱ２のドレイン
が、第１アルミ２２と接続されるが、第２アルミ２３と
接続されず、またゲート領域３６と接続される第１アル
ミ２２からなるゲート接続線４０にも接続されない。こ
れ以外の部分は図３のレイアウトと同様である。

【００４０】従って、図９のレイアウトのように、電源
線３９ａと第２アルミ２３との間のスルーホール２５を
除去し、ドレイン接続線３７ｃにスルーホール２５を設
ければ、図３（図１３）と等価になる。すなわち、ドレ
イン接続線３７ｃに、ＰチャネルトランジスタＱ１のド
レインの第１アルミ２２とのスルーホール２５、Ｎチャ
ネルトランジスタＱ２のドレインの第１アルミ２２との
スルーホール２５、および第１アルミ２２のゲート接続
線４０とのスルーホール２５をそれぞれ設ける必要があ
る。

【００４１】図１０は本発明の第４の実施形態を説明す
るゲーテッドＦＦの回路図である。このゲーテッドＦＦ
は、クロックＣＬＫにゲートが付加されたＦＦであり、
クロックの入力回路に選択信号ＳＥＬにより選択される
ＡＮＤゲートからなるゲート回路１０が付加されたもの
であり、選択信号ＳＥＬが入力された時、クロックＣＬ
Ｋがインバータ１１に供給されるようにしたものであ
る。

【００４２】この回路は、図１１に示すように、ダミー
マクロ５ａの回路接続とし、ゲーテッドダミー専用ＦＦ
７ａとし、このダミー専用ＦＦ７ａのデータ入力ＩＮ、
選択入力ＳＥＬの電源ＶＤＤを接続をすることより、ゲ
ーテッドダミー専用ＦＦ７ａを動作させないように、制
御するものである。従って、第１〜第３の実施形態と同
様な機能を果たす事ができる。

【００４３】ただし、この本発明の実施形態のダミー専
用ＦＦに比べ、クロックＣＬＫ入力後のゲート部分での
セル数を必要とするので、その分セル数が増えてしまう
ことになる。

【００４４】なお、これの実施形態におけるＦＦのタイ
プとして、リセット付きＦＦ、セット付きＦＦ、さらに
セット＆リセット付きＦＦ、などの各タイプのＦＦにつ
いて同様に構成することが可能である。

【００４５】

【発明の効果】以上説明したように、本発明において
は、次のような効果を奏する。まず、第１の効果は、入
力されたクロック信号を遮断しＦＦとして動作しないた
め、通常のＦＦをダミーとして使用した場合に比べ消費
電力を削減できることである。

【００４６】また、第２の効果は、クロックＣＬＫの入
力負荷・セル数・外形が通常のＦＦと全く同じであるの
で、通常のＦＦに置換してもクロックのタイミングに影
響することはなく、従って、ＣＴＳ対応のクロックを接
続しツールによる自動レイアウトにおいてＥＣＯを適応
させても、クロックのタイミングには影響を与えないと
いうことである。

【００４７】さらに、第３の効果は、レイアウトにおい
て通常のＦＦとの違いはアルミ層のみであるため、通常
のＦＦに置換した場合でも、マスクとしてはアルミ層の
みの変更で対応可能であるということである。

【図面の簡単な説明】

【図１】（ａ）（ｂ）は本発明の第１の実施形態を説明
する半導体集積回路のダミーマクロのブロック図および
そのクロック回路の回路図。

【図２】図１の半導体集積回路の部分のブロック図。

【図３】図１のクロック回路のレイアウト図。

【図４】本発明の第２の実施形態を説明するクロック回
路部分の回路図。

【図５】図４のレイアウト図。

【図６】図５を通常のＦＦに変更したレイアウト図。

【図７】本発明の第３の実施形態を説明するクロック回
路部分の回路図。

【図８】図７のレイアウト図。

【図９】図８を通常のＦＦに変更したレイアウト図。

【図１０】本発明の第４の実施形態を説明するゲーテッ
ドＦＦの回路図。

【図１１】図１０のクロック回路部分のブロック図。

【図１２】従来例の半導体集積回路の部分のブロック
図。

【図１３】従来例の他の半導体集積回路の部分のブロッ
ク図。

【図１４】（ａ）（ｂ）は図１１の半導体集積回路のダ
ミーマクロのブロック図およびそのクロック回路の回路
図。

【図１５】図１２のレイアウト図。

【符号の説明】

１，２ＦＦ（フリップフロップ）３組み合せ回路４ＣＴＳバッファ５，５ａ〜５ｃダミーマクロ６遅延補償回路７ダミー専用ＦＦ７ａゲーデッドダミー専用ＦＦ７ｂ，７ｃダミー用ＦＦ１０ゲート回路１１，１２，１４，１５，１８，１９インバータ１３，１６，１７，２０トランスファゲート２１ゲート領域２２第１アルミ２３第２アルミ２４コンタクト２５スルーホール３１電源線３２接地線３３クロック線３４出力線３５．３６ゲート３７，３７ａ〜３７ｄ，３８ドレイン接続線３９，３９ａ電源接続線４０ゲート接続線４０ａ，４０ｂ接続線４１Ｐ型サブストレート４２Ｎ型領域４３Ｎウェル４４Ｐ型領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/092 Ｆターム(参考） 5F033 UU05 5F038 CA18 CD02 CD03 CD06 CD09 DF01 EZ20 5F048 AA00 AB04 AB10 AC03 BE04 BF02 5F064 BB07 BB19 DD26 EE08 EE27 EE47 EE52 EE54

Claims

【特許請求の範囲】

【請求項１】クロック線に接続される全フリップフロ
ップ間のクロックスキューを最小にするように、遅延補
償のためのダミーマクロを有する半導体集積回路におい
て、前記ダミーマクロ内の各フリップフロップに供給さ
れるクロック用インバータのクロック線を切断して前記
ダミーマクロ内のフリップフロップの動作を停止させる
ようにしたダミー専用フリップフロップを設け、このダ
ミー専用フリップフロップを通常のフリップフロップへ
の変更を同じレイアウト上で実施できるようにしたこと
を特徴とする半導体集積回路。
【請求項２】クロック線に接続される全フリップフロ
ップ間のクロックスキューを最小にするように、遅延補
償のためのダミーマクロを有する半導体集積回路におい
て、前記ダミーマクロ内の各フリップフロップに供給さ
れるクロック用インバータへのクロック入力を選択信号
により選択されるゲート回路を有するダミー専用フリッ
プフロップを設け、このダミー専用フリップフロップを
通常のフリップフロップへの変更を前記選択信号の供給
により実施できるようにしたことを特徴とする半導体集
積回路。
【請求項３】クロック線に接続される全フリップフロ
ップ間のクロックスキューを最小にするように、遅延補
償のためのダミーマクロを有する半導体集積回路のレイ
アウト設計方法において、前記ダミーマクロ内の各フリ
ップフロップに供給されるクロック用インバータのクロ
ック線を切断して前記ダミーマクロ内のフリップフロッ
プの動作を停止させるようにしたダミー専用フリップフ
ロップを設けると共に、このダミー専用フリップフロッ
プを通常のフリップフロップへの変更を同じレイアウト
上で実施できるようにしたことを特徴とする半導体集積
回路のレイアウト設計方法。
【請求項４】クロック用バッファのクロック線の切断
を、１段目のインバータの共通接続したドレインから２
段目のインバータの共通接続したゲート配線を除去し、
前記２段目のインバータの共通接続したゲートをクラン
プ電位線と接続して行う請求項３記載の半導体集積回路
のレイアウト設計方法。
【請求項５】１段目のインバータのＰチャネルトラン
ジスタのドレインが電源線と接続され、前記１段目のイ
ンバータのＮチャネルトランジスタのドレインが接地線
に接続されるようにした請求項４記載の半導体集積回路
のレイアウト設計方法。
【請求項６】クロック用バッファのクロック線の切断
を、１段目のインバータの共通接続したドレインから第
１のスルーホールを介して接続される２段目のインバー
タの共通接続したゲートへの配線のうちのその第１のス
ルーホールを除いて行い、前記２段目のインバータの共
通接続したゲートと電源線との接続を第２のスルーホー
ルを介して行う請求項３記載の半導体集積回路のレイア
ウト設計方法。