JP2006253393A - 回路セル及び半導体装置 - Google Patents
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Abstract
【解決手段】同一の高さを有する回路セルを備え、回路セルは回路素子(トランジスタ)と、回路素子と同じ幅を有する補償素子とを縦積みする。回路情報により回路素子の高さ方向のサイズが決められ、補償素子の高さは、回路素子の残りの高さとする。補償素子を含めた回路セルの採用により、チップ面積の小さい、安定動作する半導体装置が得られる。
【選択図】 図1
Description
2 Pch領域
3 Nch領域
4 P型補償容量
5 Pchトランジスタ
6 ウェルコンタクト(ウェルコン)
7 サブコンタクト(サブコン)
8 Nchトランジスタ
9 N型補償容量
10、11 電位供給用ゲート配線
12 ゲート配線
13 シリコン基板
14 N型拡散層
15 P型拡散層
16 ウェル領域
20,21,22,24、25、26,27,28 配線
23 境界
30,31,32,33,34,35 補償容量
41,42,43 ウェルコンタクト
44、45,46 サブコンタクト
47 ダミーパターン
Claims (15)
- 回路セルにおいて、論理回路を構成する回路素子と、補償素子とを備えたことを特徴とする回路セル。
- 前記回路素子は論理回路を構成するトランジスタであり、前記トランジスタと同一幅を有する補償素子を、前記トランジスタの縦方向に縦積みしたことを特徴とする請求項1に記載の回路セル。
- 前記回路セルは、縦方向に同じ高さを有し、前記トランジスタは回路情報により高さ方向のサイズが決められ、前記補償素子は前記トランジスタが形成された領域の残りの高さを有することを特徴とする請求項2に記載の回路セル。
- 前記補償素子は電源変動を抑えるための補償容量であることを特徴とする請求項3に記載の回路セル。
- 前記回路セルは、Pch領域とNch領域から構成され、前記Pch領域は高電源配線と、第1の電位供給用ゲート配線と、P型補償容量と、Pchトランジスタと、ウェルコンタクトとを備え、前記Nch領域は低電源配線と、第2の電位供給用ゲート配線と、N型補償容量と、Nchトランジスタと、サブコンタクトとを備えたことを特徴とする請求項4に記載の回路セル。
- 前記P型補償容量は、前記第1の電位供給用ゲート配線からの電位をゲート電圧とし、前記高電源配線からの電位を拡散層電位とするPchトランジスタから形成され、前記N型補償容量は、前記第2の電位供給用ゲート配線からの電位をゲート電圧とし、前記低電源配線からの電位を拡散層電位とするNchトランジスタから形成されたことを特徴とする請求項5に記載の回路セル。
- 前記補償素子はラッチアップ対策としてのウェルコンタクト、サブコンタクトであることを特徴とする請求項3に記載の回路セル。
- 前記補償素子はダミーパターンであることを特徴とする請求項3に記載の回路セル。
- 半導体装置において、トランジスタと補償素子を備え、同じ高さを有する回路セルを同一列に複数配置したブロックを備えたことを特徴とする半導体装置。
- 前記補償素子は補償容量であり、前記トランジスタと同一幅を有し、前記トランジスタの縦方向に縦積みしたことを特徴とする請求項9に記載の半導体装置。
- 前記ブロックに配置されたトランジスタは回路情報により高さ方向のサイズが決められ、前記補償容量は前記トランジスタが形成された領域の残りの高さを有することを特徴とする請求項10に記載の半導体装置。
- 前記ブロックに隣接して配置された補償容量の拡散層を削除して、前記隣接して配置された補償容量のゲート配線を、隣接配置された補償容量の拡散層領域まで拡大することを特徴とする請求項11に記載の半導体装置。
- 前記ブロックは、Pch領域とNch領域から構成され、前記Pch領域は高電源配線と、第1の電位供給用ゲート配線と、P型補償容量と、Pchトランジスタと、ウェルコンタクトとを備え、前記Nch領域は低電源配線と、第2の電位供給用ゲート配線と、N型補償容量と、Nchトランジスタと、サブコンタクトとを備え、前記P型補償容量は、前記第1の電位供給用ゲート配線からの電位をゲート電圧とし、前記高電源配線からの電位を拡散層電位とするPchトランジスタから形成され、前記N型補償容量は、前記第2の電位供給用ゲート配線からの電位をゲート電圧とし、前記低電源配線からの電位を拡散層電位とするNchトランジスタから形成されたことを特徴とする請求項11に記載の半導体装置。
- 前記補償素子はラッチアップ対策としてのウェルコンタクト、サブコンタクトであることを特徴とする請求項9に記載の半導体装置。
- 前記補償素子はダミーパターンであることを特徴とする請求項9に記載の半導体装置。
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JP2011029345A (ja) * | 2009-07-23 | 2011-02-10 | Renesas Electronics Corp | 半導体装置 |
JP2011060942A (ja) * | 2009-09-09 | 2011-03-24 | Oki Semiconductor Co Ltd | 半導体装置、半導体装置の製造方法、及び半導体装置のレイアウト方法 |
US8203149B2 (en) | 2008-04-11 | 2012-06-19 | Elpida Memory, Inc. | Standard cell having compensation capacitance |
JP2012124510A (ja) * | 2007-08-02 | 2012-06-28 | Tela Innovations Inc | 集積回路デバイス |
JP2012151344A (ja) * | 2011-01-20 | 2012-08-09 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
US8669605B2 (en) | 2009-03-16 | 2014-03-11 | Yoshiaki Shimizu | Semiconductor device and arrangement method of compensation capacitor of semiconductor device |
US8884349B2 (en) | 2010-04-14 | 2014-11-11 | Ps4 Luxco S.A.R.L. | Semiconductor device |
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012124510A (ja) * | 2007-08-02 | 2012-06-28 | Tela Innovations Inc | 集積回路デバイス |
US8203149B2 (en) | 2008-04-11 | 2012-06-19 | Elpida Memory, Inc. | Standard cell having compensation capacitance |
JP2010087336A (ja) * | 2008-10-01 | 2010-04-15 | Fujitsu Microelectronics Ltd | 半導体集積回路 |
US8669605B2 (en) | 2009-03-16 | 2014-03-11 | Yoshiaki Shimizu | Semiconductor device and arrangement method of compensation capacitor of semiconductor device |
JP2011029345A (ja) * | 2009-07-23 | 2011-02-10 | Renesas Electronics Corp | 半導体装置 |
US8847330B2 (en) | 2009-07-23 | 2014-09-30 | Renesas Electronics Corporation | Semiconductor device |
JP2011060942A (ja) * | 2009-09-09 | 2011-03-24 | Oki Semiconductor Co Ltd | 半導体装置、半導体装置の製造方法、及び半導体装置のレイアウト方法 |
US8884349B2 (en) | 2010-04-14 | 2014-11-11 | Ps4 Luxco S.A.R.L. | Semiconductor device |
US8957466B2 (en) | 2010-04-28 | 2015-02-17 | Ps4 Luxco S.A.R.L. | Semiconductor device |
JP2012151344A (ja) * | 2011-01-20 | 2012-08-09 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
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