CN105991111B - 一种时序预测电路及方法 - Google Patents

Abstract

本发明实施例公开了一种时序预测电路及方法，涉及电路技术领域，用于解决为了预测待预测数字电路的时序出错的可能性而耗费大量的器件的问题。该时序预测电路包括：组合逻辑电路、延时电路、采样电路和控制电路；所述采样电路包括N个采样单元，每个所述采样单元的输入端分别通过所述延时电路与所述组合逻辑电路的输出端连接，每个所述采样单元的输出端与所述控制电路的输入端连接；N为整数，N≥2。本发明可以用于预测待预测数字电路的时序余量。

Description

一种时序预测电路及方法

技术领域

本发明涉及电路技术领域，尤其涉及一种时序预测电路及方法。

背景技术

在芯片系统中，芯片在特定频率下有特定的安全工作电压(安全工作电压是一个电压范围)，由于为芯片提供电源的电源供给系统的电压存在波动和偏差，当芯片工作在非安全工作电压时，芯片内的数字电路的时序可能会出错；数字电路的时序出错可能为数字电路中的时序逻辑电路的时序路径上的时序出错。

目前，通过采用以下方法预测数字电路的时序出错的可能性：在时序逻辑电路中的每个采样触发器上并联一个预测触发器，且在预测触发器前连接一个延时单元(使得预测触发器所在的时序路径的时序余量小于采样触发器所在的时序路径的时序余量)；控制电路比较采样触发器的采样结果与预测触发器的采样结果；若时序逻辑电路中的多个采样触发器中的一个采样触发器的采样结果与和该采样触发器并联的预测触发器的采样结果不同，则判断数字电路的时序出错的可能性较大；若时序逻辑电路中的多个采样触发器的采样结果均与自身并联的预测触发器的采样结果相同，则判断数字电路的时序出错的可能性较小。

由于时序逻辑电路中的采样触发器很多，利用上述方法确定数字电路的时序出错的可能性的过程中，会增加与时序逻辑电路中的采样触发器同等数量的预测触发器，从而耗费大量的器件，并且占用大量的芯片面积。

发明内容

本发明的实施例提供一种时序预测电路及方法，用于解决为了预测待预测数字电路的时序出错的可能性而耗费大量的器件的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面，提供一种时序预测电路，包括：组合逻辑电路、延时电路、采样电路和控制电路；所述采样电路包括N个采样单元，每个所述采样单元的输入端分别通过所述延时电路与所述组合逻辑电路的输出端连接，每个所述采样单元的输出端与所述控制电路的输入端连接；N为整数，N≥2；

其中，所述组合逻辑电路的输入端用于输入预测信号，所述预测信号经所述组合逻辑电路传输至所述延时电路；

所述延时电路用于将传输至自身的预测信号进行延时，使得输入所述N个采样单元中的N-1个采样单元的预测信号分别相对于输入所述N个采样单元中的另一采样单元的预测信号有不同程度的延时；

所述采样单元用于在采样时刻对输入自身的预测信号进行采样，得到采样结果；

所述控制电路用于根据所述N个采样单元的采样结果与基准采样结果之间的比较结果，确定是否需要调节待预测数字电路的时序余量。

结合第一方面，在第一种可能的实现方式中，所述控制电路具体用于：

若在一个工作时钟周期内，所述N个采样单元的采样结果中与所述基准采样结果相同的采样结果的数目小于或等于一阈值，则确定需要调节所述待预测数字电路的时序余量；其中，所述工作时钟周期是指所述采样电路的工作时钟周期；或，

若在按照时间先后顺序排列的多个工作时钟周期中的每个所述工作时钟周期内，所述N个采样单元的采样结果中与所述基准采样结果相同的采样结果的数目递减，则确定需要调节所述待预测数字电路的时序余量；其中，所述工作时钟周期是指所述采样电路的工作时钟周期。

结合第一方面或第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述预测电路还包括：源信号发生器；

所述源信号发生器的输出端与所述组合逻辑电路的输入端连接；

所述源信号发生器用于产生周期性翻转的预测信号，所述周期性翻转的预测信号的周期为所述工作时钟周期。

结合第一方面、第一方面的第一种可能的实现方式或第二种可能的实现方式任一种，在第三种可能的实现方式中，输入所述N个采样单元中的第n个采样单元的预测信号相对于输入所述N个采样单元中的第n-1个采样单元的预测信号有预设时间段的延时；其中，2≤n≤N，n为整数。

结合第一方面、第一方面的第一种可能的实现方式至第三种可能的实现方式任一种，在第四种可能的实现方式中，所述预测电路还包括：与所述N个采样单元连接的N个逻辑运算单元，其中，一个所述采样单元对应一个所述逻辑运算单元；

所述逻辑运算单元包括第一输入端、第二输入端和输出端；每个所述第一输入端用于输入基准采样结果；每个所述第二输入端与一个所述采样单元的输出端连接；每个所述逻辑运算单元的输出端与所述控制电路的输入端连接；

所述逻辑运算单元用于比较自身的第二输入端输入的采样结果与所述基准采样结果，得到所述比较结果。

结合第一方面、第一方面的第一种可能的实现方式至第四种可能的实现方式任一种，在第五种可能的实现方式中，所述待预测数字电路还包括内部存储器；所述预测电路还包括：

第二内部存储器，所述第二内部存储器的工作时钟与所述待预测数字电路的工作时钟同步、且所述第二内部存储器的时序路径的时序余量小于所述内部存储器的时序路径的时序余量；

所述第二内部存储器包括输入端和输出端；所述第二内部存储器的输入端用于输入待写入数据，所述第二内部存储器的输出端与所述控制电路的输入端连接；

所述控制电路还用于，当所述第二内部存储器的输出端输出的数据与所述待写入数据不同时，确定需要调节所述待预测数字电路的时序余量。

第二方面，提供一种时序预测方法，包括：

获取M个采样结果与基准采样结果之间的比较结果；其中，所述M个采样结果为在采样时刻对具有不同延时的预测信号进行采样得到的采样结果；

根据所述比较结果确定是否需要调节待预测数字电路的时序余量。

结合第二方面，在第一种可能的实现方式中，所述根据所述比较结果确定是否需要调节所述待预测数字电路的时序余量，包括：

若在一个工作时钟周期内，所述M个采样结果中与所述基准采样结果相同的采样结果的数目小于或等于一阈值，则确定需要调节所述待预测数字电路的时序余量；其中，所述工作时钟周期是指所述采样时刻所属的工作时钟周期；或，

若在按照时间先后顺序排列的多个工作时钟周期中的每个所述工作时钟周期内，所述M个采样结果中与所述基准采样结果相同的采样结果的数目递减，则确定需要调节所述待预测数字电路的时序余量；其中，所述工作时钟周期是指所述采样时刻所属的工作时钟周期。

结合第二方面，在第二种可能的实现方式中，所述方法还包括：

获取第二内部存储器的待写入数据和所述第二内部存储器输出的数据；所述第二内部存储器的工作时钟与所述待预测数字电路的工作时钟同步、且所述第二内部存储器的时序路径的时序余量小于所述内部存储器的时序路径的时序余量；

当所述第二内部存储器输出的数据与所述待写入数据不同时，确定需要调节所述待预测数字电路的时序余量。

结合第二方面的第一种可能的实现方式或第二种可能的实现方式，在第三种可能的实现方式中，在所述确定需要调节所述待预测数字电路的时序余量后，所述方法还包括：

降低所述待预测数字电路的工作时钟频率和/或提高所述待预测数字电路的工作电压。

结合第二方面的第三种可能的实现方式，在第四种可能的实现方式中，在所述降低所述待预测数字电路的工作时钟频率和/或提高所述待预测数字电路的工作电压后，所述方法还包括：

当确定需要调节所述待预测数字电路的时序余量时，继续降低所述待预测数字电路的工作时钟频率和/或提高所述待预测数字电路的工作电压；或，当确定不需要调节所述待预测数字电路的时序余量时，提高所述待预测数字电路的工作时钟频率和/或降低所述待预测数字电路的工作电压。

本发明实施例提供的时序预测电路及方法，输入各个采样单元的预测信号有不同程度的延时，由于输入组合逻辑电路的预测信号经组合逻辑电路和延时电路传输后到达采样单元的输入端的时间小于或等于一个工作时钟周期时，采样单元对输入自身的预测信号进行采样后得到的采样结果与基准采样结果相同(即采样结果正确)。因此，可以根据采样结果是否正确以及输入各个采样单元的预测信号的延时程度预测待预测数字电路的时序余量，进而确定是否需要调节待预测数字电路的时序余量。本发明实施例提供的技术方案，对采样单元的个数不进行限定，可以通过较少的采样单元实现对待预测数字电路的时序余量的大小进行预测的功能，与现有技术相比，不用增加大量的触发器，也不必占用大量的芯片面积。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种时序预测电路的组成示意图；

图2为本发明实施例提供的时序预测电路的部分电路连接示意图；

图3为本发明实施例提供的又一种时序预测电路的部分电路连接示意图；

图4为本发明实施例提供的又一种时序预测电路的组成示意图；

图5为本发明实施例提供的又一种时序预测电路的组成示意图；

图6为本发明实施例提供的再一种时序预测电路的组成示意图；

图7为本发明实施例提供的一种时序预测方法的流程图；

图8为本发明实施例提供的又一种时序预测方法的流程图；

图9为本发明实施例提供的再一种时序预测方法的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中的“多个”是指两个或者两个以上。

实施例1

本发明实施例提供一种时序预测电路1，如图1所示，包括：组合逻辑电路10、延时电路11、采样电路12和控制电路13；所述采样电路12包括N个采样单元121，每个所述采样单元121的输入端分别通过所述延时电路11与所述组合逻辑电路10的输出端连接，每个所述采样单元121的输出端与所述控制电路13的输入端连接；N为整数，N≥2；

其中，所述组合逻辑电路10的输入端用于输入预测信号，所述预测信号经所述组合逻辑电路10传输至所述延时电路11；

所述延时电路11用于将传输至自身的预测信号进行延时，使得输入所述N个采样单元121中的N-1个采样单元121的预测信号分别相对于输入所述N个采样单元121中的另一采样单元121的预测信号有不同程度的延时；

所述采样单元121用于在采样时刻对输入自身的预测信号进行采样，得到采样结果；

所述控制电路13用于根据所述N个采样单元121的采样结果与基准采样结果之间的比较结果，确定是否需要调节待预测数字电路的时序余量。

其中，本发明实施例中的N个采样单元121在附图1-5中表示为采样单元121-1、采样单元121-2、…、采样单元121-N，并且，为了附图清楚，在本发明实施例中的各个单元的输入端和输出端均通过附图中的箭头方向进行示意。

需要说明的是，数字芯片或者数模混合芯片中一般会包括数字电路，数字电路中包括组合逻辑电路和内部存储器。内部存储器的时序路径上的时序出错或者组合逻辑电路的时序路径上的时序出错均会导致其所属的数字电路的时序出错，进而导致数字电路所属的芯片无法正常工作。在满足数字电路正常工作的前提下，内部存储器的时序路径的时序余量或者组合逻辑电路的时序路径的时序余量越大，数字电路的时序出错的风险越小。其中，数字电路的时序是指数字电路的时序路径上的时序；数字电路的时序余量是指数字电路的时序路径上的时序余量。

另外，需要说明的是，组合逻辑电路的时序路径是指时序逻辑电路中的源触发器与采样触发器之间的路径，当源触发器输出的预测信号经组合逻辑电路传输的时间小于或等于一个采样触发器的工作时钟周期时，采样触发器采样到的采样结果是对该预测信号的采样结果。

其中，本发明实施例中的组合逻辑电路10是待预测数字电路中的组合逻辑电路的等价电路。

另外，该时序预测电路1中还可以包括基准采样电路，用于产生基准采样结果。

需要说明的是，对于同一预测信号来说，基准采样结果是指对该预测信号的采样结果(即正确的采样结果)，具体可以为对采样时刻所属的工作时钟周期内输入组合逻辑电路10的预测信号进行采样得到的采样结果。当输入组合逻辑电路10的预测信号经组合逻辑电路10和延时电路11传输到采样单元121的输入端的时间小于或等于一个工作时钟周期时，采样单元121对输入自身的预测信号进行采样得到的采样结果正确；否则，采样结果不正确。具体的，本发明实施例在判断采样结果是否正确时，当一个采样单元121的采样结果与基准采样结果相同时，可以说明该采样单元121的采样结果正确；否则，该采样单元121的采样结果不正确。其中，工作时钟周期是指采样电路的工作时钟周期。

其中，延时电路11可以包括：N个延时单元111，N个延时单元111的延时不同，且N个延时单元111中有1个延时单元111的延时为0；其中，每个延时单元111包括输入端和输出端。示例性的，延时单元111与组合逻辑电路10以及N个采样单元121的连接关系具体可以为：(1)每个延时单元111的输入端与组合逻辑电路10的输出端连接，第m个延时单元111的输出端与第m个采样单元121的输入端连接，具体可参见图2；或，(2)第1个延时单元111的延时为0(该第1个延时单元111在图3中为延时单元111-1)，第1个延时单元111的输入端与组合逻辑电路10的输出端连接，第n个延时单元111的输入端与第n-1个采样单元121的输入端连接，第n个延时单元111的输出端与第n个采样单元121的输入端连接，具体可参见图3；其中，1≤m≤N，2≤n≤N，m，n为整数。图2和图3中的N个延时单元111在附图中表示为延时单元111-1、延时单元111-2、…、延时单元111-N。

其中，采样单元121的个数N可以根据实际情况进行设置，本发明实施例不对其进行限制。例如，当数字芯片或者数模混合芯片的工作环境恶劣时，采样单元121的个数可以设置较多，便于更加准确的确定是否需要调节待预测数字电路的时序余量。另外，采样单元121中可以包括一个触发器或多个触发器，并且，N个采样单元121在同一工作时钟周期内的采样时刻是相同的。

具体的，该时序预测电路1可以和现有数字芯片或者数模混合芯片中的电路集成在一起，也可以单独作为一个预测模块用于预测数字芯片或者数模混合芯片中的数字电路的时序余量的大小。

另外，为了更加准确的预测待预测数字电路的时序余量，可以使得采样电路12、组合逻辑电路10与待预测数字电路的工作时钟同步。

本发明实施例提供的时序预测电路，输入各个采样单元的预测信号有不同程度的延时，由于输入组合逻辑电路的预测信号经组合逻辑电路和延时电路传输后到达采样单元的输入端的时间小于或等于一个工作时钟周期时，采样单元对输入自身的预测信号进行采样后得到的采样结果与基准采样结果相同(即采样结果正确)。因此，可以根据采样结果是否正确以及输入各个采样单元的预测信号的延时程度预测待预测数字电路的时序余量，进而确定是否需要调节待预测数字电路的时序余量。本发明实施例提供的技术方案，对采样单元的个数不进行限定，可以通过较少的采样单元实现对待预测数字电路的时序余量的大小进行预测的功能，与现有技术相比，不用增加大量的触发器，也不必占用大量的芯片面积。

可选的，所述控制电路13具体用于：

若在一个工作时钟周期内，所述N个采样单元121的采样结果中与所述基准采样结果相同的采样结果的数目小于或等于一阈值，则确定需要调节所述待预测数字电路的时序余量；其中，所述工作时钟周期是指所述采样电路的工作时钟周期；或，

若在按照时间先后顺序排列的多个工作时钟周期中的每个所述工作时钟周期内，所述N个采样单元121的采样结果中与所述基准采样结果相同的采样结果的数目递减，则确定需要调节所述待预测数字电路的时序余量；其中，所述工作时钟周期是指所述采样电路的工作时钟周期。

具体的，一个工作时钟周期内，N个采样单元121的采样结果中与基准采样结果相同的采样结果越少，即正确的采样结果越少，说明待预测数字电路的时序余量越小，则待预测数字电路的时序出错的风险越大；此时，需要调节待预测数字电路的时序余量。

可选的，如图4所示，所述预测电路1还可以包括：源信号发生器14；所述源信号发生器14的输出端与所述组合逻辑电路10的输入端连接；所述源信号发生器14用于产生周期性翻转的预测信号，所述周期性翻转的预测信号的周期为所述工作时钟周期。

需要说明的是，组合逻辑电路10输入的预测信号经组合逻辑电路10和延时电路11传输后到达采样单元121。当输入组合逻辑电路10的预测信号A的传输时间(传输时间是指输入组合逻辑电路10的预测信号经组合逻辑电路10和延时电路11传输后到达采样单元121的时间)小于或等于一个工作时钟周期时，采样结果是采样单元121对预测信号A进行采样得到的采样结果；否则，采样结果是采样单元121对预测信号A的上一预测信号进行采样得到的采样结果。该情况下，当输入组合逻辑电路10的预测信号连续多个相同时，确定是否需要调节待预测数字电路的时序余量的确定结果可能存在偏差。

在该可选的方案中，源信号发生器14产生的周期性翻转的预测信号，可避免当输入组合逻辑电路10的预测信号连续多个相同时，导致的确定是否需要调节待预测数字电路的时序余量的确定结果可能存在偏差的问题。

可选的，输入所述N个采样单元121中的第n个采样单元121的预测信号相对于输入所述N个采样单元121中的第n-1个采样单元121的预测信号有预设时间段的延时。

具体的，预设时间段的长短可以根据实际情况进行设置，本发明实施例不对其进行限制。

具体的，在得知预设时间段的长短的情况下，可以估计出待预测数字电路中的组合逻辑电路10的时序路径的时序余量。例如，当采样电路12包括8个采样单元121，预测信号传输至第1个采样单元121的传输时间为Xns(纳秒)；输入第2至第8个采样单元121的预测信号相对于输入前一个采样单元121的预测信号均有0.2ns的延时；在8个采样单元121的采样结果中有2个采样单元121的采样结果不正确的情况下，由于传输时间小于或等于一个工作时钟周期时，采样单元121对输入自身的预测信号进行采样得到的采样结果是正确的，则可得到组合逻辑电路10的时序路径的时序余量为1ns至1.2ns之间。具体的，采样单元121、传输时间和采样结果的对应关系如表1所示：

表1

采样单元121	传输时间	采样结果
			第1个采样单元121	Xns	正确

第2个采样单元121	(X+0.2)ns	正确
			第3个采样单元121	(X+0.4)ns	正确
第4个采样单元121	(X+0.6)ns	正确
			第5个采样单元121	(X+0.8)ns	正确
第6个采样单元121	(X+1)ns	正确
			第7个采样单元121	(X+1.2)ns	不正确
第8个采样单元121	(X+1.4)ns	不正确

当N值很大，且输入每个采样单元121的预测信号相对于输入前一个采样单元121的预测信号的延时很小时，可以比较准确的估计组合逻辑电路10的时序路径的时序余量。

可选的，如图4所示，所述预测电路1还可以包括：与所述N个采样单元121连接的N个逻辑运算单元15，其中，一个所述采样单元121对应一个所述逻辑运算单元15；

所述逻辑运算单元15包括第一输入端、第二输入端和输出端；每个所述第一输入端用于输入基准采样结果；每个所述第二输入端与一个所述采样单元121的输出端连接；每个所述逻辑运算单元15的输出端与所述控制电路13的输入端连接；

所述逻辑运算单元15用于比较自身的第二输入端输入的采样结果与所述基准采样结果，得到所述比较结果。

其中，本发明实施例中的N个逻辑运算单元15在附图中表示为逻辑运算单元15-1、逻辑运算单元15-2、…、逻辑运算单元15-N。

具体的，逻辑运算单元15可以为异或门或者同或门等，该方案中，逻辑运算单元15可以通过判断采样单元121的采样结果和基准采样结果是否相同得到比较结果。

另外，预测电路1还可以包括：与N个逻辑运算单元15连接的N个记录单元，其中，一个逻辑运算单元15对应一个记录单元；每个记录单元的输入端与一个逻辑运算单元15的输出端连接；每个记录单元的输出端与控制电路13的输入端连接。记录单元用于记录一个或多个工作时钟周期内逻辑运算单元15得到的比较结果。

可选的，所述待预测数字电路还包括内部存储器；如图5所示，所述预测电路1还可以包括：

第二内部存储器16，所述第二内部存储器16的工作时钟与所述待预测数字电路的工作时钟同步、且所述第二内部存储器16的时序路径的时序余量小于所述内部存储器的时序路径的时序余量；

所述第二内部存储器16包括输入端和输出端；所述第二内部存储器16的输入端用于输入待写入数据，所述第二内部存储器16的输出端与所述控制电路13的输入端连接；

所述控制电路13还用于，当所述第二内部存储器16的输出端输出的数据与所述待写入数据不同时，确定需要调节所述待预测数字电路的时序余量。

其中，第二内部存储器16的输入端可以与控制电路13或者其他模块连接，控制电路13或者其他模块通过该输入端向第二内部存储器16内写入待写入数据。

具体的，由于第二内部存储器16的时序路径的时序余量小于内部存储器的时序路径的时序余量，若第二内部存储器16的输出端输出的数据与所述待写入数据不同时，可以认为内部存储器的时序路径的时序余量较小，则确定需要调节所述待预测数字电路的时序余量。

需要说明的是，在芯片系统中，当芯片的电压和工作频率均处于较低状态时，数字电路中的内部存储器的时序路径上的时序会比数字电路中的组合逻辑电路的时序路径上的时序更早出错。本发明实施例中利用第二内部存储器16确定是否需要调节待预测数字电路的时序余量，可以防止当芯片的电压和工作频率均处于较低状态时，待预测数字电路中的内部存储器的时序路径上的时序出错。

另外，如图6所示，具体的示出了一种时序预测电路1，其中，源信号发生器14包括一个源触发器和一个反相器，采样单元121包括两个触发器，逻辑运算单元15为一异或门，记录单元包括一个触发器，基准采样电路包括两个触发器。

实施例二

本发明实施例提供一种时序预测方法，该方法具体可以应用于上文中提供的任一种时序预测电路，该实施例中的相关解释可以参见上文，如图7所示，所述方法包括以下步骤701-702：

701、获取M个采样结果与基准采样结果之间的比较结果；其中，所述M个采样结果为在采样时刻对具有不同延时的预测信号进行采样得到的采样结果。

需要说明的是，该实施例中的执行主体可以为上文中提供的任一种时序预测电路。

其中，M个采样结果可以是一个工作时钟周期内的采样结果，也可以是多个工作时钟周期内的采样结果。需要说明的是，在同一工作时钟周期内，对输入的具有不同延时的预测信号进行采样的采样时刻是相同的。

具体的，当组合逻辑电路输入的预测信号经组合逻辑电路和延时电路传输到采样单元的输入端的时间小于或等于一个工作时钟周期，采样单元对输入的预测信号进行采样得到的采样结果是正确的；否则，采样结果不正确。

需要说明的是，对于同一预测信号来说，基准采样结果是指对该预测信号的采样结果(即正确的采样结果)，具体可以为对采样时刻所属的工作时钟周期内输入组合逻辑电路的预测信号进行采样得到的采样结果。当输入组合逻辑电路的预测信号经组合逻辑电路和延时电路传输到采样单元的输入端的时间小于或等于一个工作时钟周期时，采样单元对输入自身的预测信号进行采样得到的采样结果正确；否则，采样结果不正确。具体的，本发明实施例在判断采样结果是否正确时，当一个采样单元的采样结果与基准采样结果相同时，可以说明该采样单元的采样结果正确；否则，该采样单元的采样结果不正确。

702、根据所述比较结果确定是否需要调节待预测数字电路的时序余量。

可选的，步骤702在具体实现时可以包括：若在一个工作时钟周期内，所述M个采样结果中与所述基准采样结果相同的采样结果的数目小于或等于一阈值，则确定需要调节所述待预测数字电路的时序余量；其中，所述工作时钟周期是指所述采样时刻所属的工作时钟周期；或，

若在按照时间先后顺序排列的多个工作时钟周期中的每个所述工作时钟周期内，所述M个采样结果中与所述基准采样结果相同的采样结果的数目递减，则确定需要调节所述待预测数字电路的时序余量；其中，所述工作时钟周期是指所述采样时刻所属的工作时钟周期。

具体的，在一个工作时钟周期内，M个采样结果中与基准采样结果相同的采样结果越少，即正确的采样结果越少，说明待预测数字电路的时序余量越小，则待预测数字电路内部时序路径的时序出错的风险越大；此时，需要调节所述待预测数字电路的时序余量。

可选的，如图8所示，所述方法还可以包括以下步骤801-802：

801、获取第二内部存储器的待写入数据和所述第二内部存储器输出的数据；所述第二内部存储器的工作时钟与所述待预测数字电路的工作时钟同步、且所述第二内部存储器的时序路径的时序余量小于所述内部存储器的时序路径的时序余量。

802、当所述第二内部存储器输出的数据与所述待写入数据不同时，确定需要调节所述待预测数字电路的时序余量。

其中，本发明实施例对步骤701-702与步骤801-802的先后顺序不进行限定。

具体的，由于第二内部存储器的时序路径的时序余量小于内部存储器的时序路径的时序余量，若第二内部存储器的输出端输出的数据与待写入数据不同时，可以认为内部存储器的时序路径的时序余量较小，则确定需要调节待预测数字电路的时序余量。

可选的，在确定需要调节所述待预测数字电路的时序余量后，所述方法还可以包括：降低所述待预测数字电路的工作时钟频率和/或提高所述待预测数字电路的工作电压。

其中，时序预测电路可以直接降低待预测数字电路的工作时钟频率和/或提高待预测数字电路的工作电压；也可以通过向其他电路发送一控制消息，以使得其他电路根据控制消息降低待预测数字电路的工作时钟频率和/或提高待预测数字电路的工作电压。该可选的方法，可以通过调节待预测数字电路的时序余量，降低待预测数字电路的时序出错的风险。

可选的，在所述降低所述待预测数字电路的工作时钟频率和/或提高所述待预测数字电路的工作电压后，所述方法还包括：

当确定需要调节所述待预测数字电路的时序余量时，继续降低所述待预测数字电路的工作时钟频率和/或提高所述待预测数字电路的工作电压；或，当确定不需要调节所述待预测数字电路的时序余量时，提高所述待预测数字电路的工作时钟频率和/或降低所述待预测数字电路的工作电压。

需要说明的是，在芯片系统中，在满足芯片系统正常工作的条件下，系统的功耗越低越好，在该可选的方案中，当确定不需要调节待预测数字电路的时序余量时，可以通过提高待预测数字电路的工作时钟频率和/或降低所述待预测数字电路的工作电压来实现降低芯片系统功耗的作用。

本发明实施例提供的一种时序预测方法，基准采样结果为正确的采样结果，由于采样结果为在采样时刻对具有不同延时的预测信号进行采样得到的采样结果，而采样结果是否正确与预测信号的延时程度有关，因此，可以利用多个采样结果与基准采样结果是否相同判断采样结果是否正确，结合预测信号的延时程度对待预测数字电路的时序余量的大小进行预测，进而确定是否需要调节所述待预测数字电路的时序余量。本发明实施例提供的技术方案，可以应用在时序预测电路中，并对时序预测电路中的采样单元的个数不进行限定，可以通过较少的采样单元实现对待预测数字电路的时序余量的大小进行预测的功能，与现有技术相比，不用增加大量的触发器，也不必占用大量的芯片面积。

实施例三

该实施例对实施例二中的时序预测方法作示例性说明，其中，M个采样结果为一个工作时钟周期内的采样结果，该实施例中的相关解释可以参见上述实施例，如图9所示，所述方法包括：

901、在第i个工作时钟周期内，获取M个采样结果与基准采样结果之间的比较结果以及第二内部存储器的待写入数据和第二内部存储器输出的数据；i≥1且i为整数。

902、判断M个采样结果中与基准采样结果相同的采样结果的数目是否小于M₀，得到第一结果；判断第二内部存储器输出的数据与待写入数据是否相同，得到第二结果。

其中，第一结果和第二结果均可以为“是”或“否”。

若第一结果为“是”和/或第二结果为“否”，则执行步骤903；若第一结果为“否”且第二结果为“是”，则执行步骤905。

903、确定需要调节待预测数字电路的时序余量。

904、提高待预测数字电路的工作电压。

执行步骤904后，执行步骤906。

905、降低待预测数字电路的工作电压。

执行步骤905后，执行步骤906。

906、i＝i+1。

执行步骤906后，返回步骤901。

本发明实施例提供的一种时序预测方法，基准采样结果为正确的采样结果，由于采样结果为在采样时刻对具有不同延时的预测信号进行采样得到的采样结果，而采样结果是否正确与预测信号的延时程度有关，因此，可以利用多个采样结果与基准采样结果是否相同判断采样结果是否正确，结合预测信号的延时程度对待预测数字电路的时序余量的大小进行预测，进而确定是否需要调节所述待预测数字电路的时序余量。本发明实施例提供的技术方案，可以应用在时序预测电路中，并对时序预测电路中的采样单元的个数不进行限定，可以通过较少的采样单元实现对待预测数字电路的时序余量的大小进行预测的功能，与现有技术相比，不用增加大量的触发器，也不必占用大量的芯片面积。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种时序预测电路，其特征在于，包括：组合逻辑电路、延时电路、采样电路和控制电路；所述采样电路包括N个采样单元，每个所述采样单元的输入端分别通过所述延时电路与所述组合逻辑电路的输出端连接，每个所述采样单元的输出端与所述控制电路的输入端连接；N为整数，N≥2；

其中，所述组合逻辑电路的输入端用于输入预测信号，所述预测信号经所述组合逻辑电路传输至所述延时电路；

所述延时电路用于将传输至自身的预测信号进行延时，使得输入所述N个采样单元中的N-1个采样单元的预测信号分别相对于输入所述N个采样单元中的另一采样单元的预测信号有不同程度的延时；

所述采样单元用于在采样时刻对输入自身的预测信号进行采样，得到采样结果；

所述控制电路用于根据所述N个采样单元的采样结果与基准采样结果之间的比较结果，确定是否需要调节待预测数字电路的时序余量；

所述待预测数字电路还包括内部存储器，所述预测电路还包括：

第二内部存储器，所述第二内部存储器的工作时钟与所述待预测数字电路的工作时钟同步、且所述第二内部存储器的时序路径的时序余量小于所述内部存储器的时序路径的时序余量；

所述第二内部存储器包括输入端和输出端；所述第二内部存储器的输入端用于输入待写入数据，所述第二内部存储器的输出端与所述控制电路的输入端连接；

所述控制电路还用于，当所述第二内部存储器的输出端输出的数据与所述待写入数据不同时，确定需要调节所述待预测数字电路的时序余量。

2.根据权利要求1所述的预测电路，其特征在于，所述控制电路具体用于：

若在一个工作时钟周期内，所述N个采样单元的采样结果中与所述基准采样结果相同的采样结果的数目小于或等于一阈值，则确定需要调节所述待预测数字电路的时序余量；其中，所述工作时钟周期是指所述采样电路的工作时钟周期；或，

若在按照时间先后顺序排列的多个工作时钟周期中的每个所述工作时钟周期内，所述N个采样单元的采样结果中与所述基准采样结果相同的采样结果的数目递减，则确定需要调节所述待预测数字电路的时序余量；其中，所述工作时钟周期是指所述采样电路的工作时钟周期。

3.根据权利要求1或2所述的预测电路，其特征在于，所述预测电路还包括：源信号发生器；

所述源信号发生器的输出端与所述组合逻辑电路的输入端连接；

所述源信号发生器用于产生周期性翻转的预测信号，所述周期性翻转的预测信号的周期为所述工作时钟周期。

4.根据权利要求1-2任一项所述的预测电路，其特征在于，输入所述N个采样单元中的第n个采样单元的预测信号相对于输入所述N个采样单元中的第n-1个采样单元的预测信号有预设时间段的延时；其中，2≤n≤N，n为整数。

5.根据权利要求1-2任一项所述的预测电路，其特征在于，所述预测电路还包括：与所述N个采样单元连接的N个逻辑运算单元，其中，一个所述采样单元对应一个所述逻辑运算单元；

所述逻辑运算单元包括第一输入端、第二输入端和输出端；每个所述第一输入端用于输入基准采样结果；每个所述第二输入端与一个所述采样单元的输出端连接；每个所述逻辑运算单元的输出端与所述控制电路的输入端连接；

所述逻辑运算单元用于比较自身的第二输入端输入的采样结果与所述基准采样结果，得到所述比较结果。

6.一种时序预测方法，其特征在于，包括：

获取M个采样结果与基准采样结果之间的比较结果；其中，所述M个采样结果为在采样时刻对具有不同延时的预测信号进行采样得到的采样结果；

根据所述比较结果确定是否需要调节待预测数字电路的时序余量，包括：

获取第二内部存储器的待写入数据和所述第二内部存储器输出的数据；所述第二内部存储器的工作时钟与所述待预测数字电路的工作时钟同步、且所述第二内部存储器的时序路径的时序余量小于所述内部存储器的时序路径的时序余量；

当所述第二内部存储器输出的数据与所述待写入数据不同时，确定需要调节所述待预测数字电路的时序余量。

7.根据权利要求6所述的方法，其特征在于，所述根据所述比较结果确定是否需要调节所述待预测数字电路的时序余量，包括：

若在一个工作时钟周期内，所述M个采样结果中与所述基准采样结果相同的采样结果的数目小于或等于一阈值，则确定需要调节所述待预测数字电路的时序余量；其中，所述工作时钟周期是指所述采样时刻所属的工作时钟周期；或，

若在按照时间先后顺序排列的多个工作时钟周期中的每个所述工作时钟周期内，所述M个采样结果中与所述基准采样结果相同的采样结果的数目递减，则确定需要调节所述待预测数字电路的时序余量；其中，所述工作时钟周期是指所述采样时刻所属的工作时钟周期。

8.根据权利要求7所述的方法，其特征在于，在所述确定需要调节所述待预测数字电路的时序余量后，所述方法还包括：

降低所述待预测数字电路的工作时钟频率和/或提高所述待预测数字电路的工作电压。

9.根据权利要求8所述的方法，其特征在于，在所述降低所述待预测数字电路的工作时钟频率和/或提高所述待预测数字电路的工作电压后，所述方法还包括：

当确定需要调节所述待预测数字电路的时序余量时，继续降低所述待预测数字电路的工作时钟频率和/或提高所述待预测数字电路的工作电压；或，当确定不需要调节所述待预测数字电路的时序余量时，提高所述待预测数字电路的工作时钟频率和/或降低所述待预测数字电路的工作电压。