CN112685982B - 电路检测方法、装置、存储介质及电子设备 - Google Patents

电路检测方法、装置、存储介质及电子设备 Download PDF

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CN112685982B CN202011644656.9A CN202011644656A CN112685982B CN 112685982 B CN112685982 B CN 112685982B CN 202011644656 A CN202011644656 A CN 202011644656A CN 112685982 B CN112685982 B CN 112685982B
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Abstract

本申请实施例提供了一种电路检测方法、装置、存储介质及电子设备。该电路检测方法，包括以下步骤：获取与待检测的目标电路对应的延时表，所述延时表中存储有多个不同类型的逻辑单元在扇出负载下的参考延时，所述逻辑单元与所述目标电路的PVT参数相同；根据目标电路在预设节点输出的信号的类型信息及扇出负载查询所述延时表，以获得对应的目标逻辑单元在对应扇出负载下的参考延时；获取所述目标电路在所述预设节点的时间余量测量值；根据所述时间余量测量值以及参考延时判断所述目标电路是否合格。本申请可以加快设计迭代，得到最优的余量来保证电路的稳定性和最优性能。

Description

电路检测方法、装置、存储介质及电子设备
技术领域
本申请涉及电路检测领域，具体涉及一种电路检测方法、装置、存储介质及电子设备。
背景技术
在IP(知识产权核)电路的设计流程中，margin QA(余量质量检查)是不可缺少的一部分。margin QA不仅包括时序余量的检查，也要包括信号传输时间(transition time)的质量检查。时序余量和传输时间的质量决定电路设计的性能和稳定性。关键时序节点处的时间余量越大，电路功能稳定性越好，但性能不是最优。信号传输时间短，电路功能性能好，稳定性好，但驱动器尺寸大，面积大，动态功耗大。
为了保证芯片的良率，IP电路的时序余量和信号传输时间余量，需要在所有签核PVT条件下，通过余量检查。签核PVT是从芯片应用以及工艺制程的角度，确保芯片良率，所构建的多组工艺角(Process corner)，电压(Voltage)和温度(Temperature)的组合。在所有签核PVT下，电路通过余量检查，芯片的良率才能得到保证。
由于电路中不同类型的逻辑单元，时序器件和电容、电阻在相同的签核PVT下性能有所偏差，且电路中各关键时序节点的传播路径长度以及所使用的逻辑器件各不相同，各关键时序节点处的逻辑单元也不相同，所以各关键时序节点处的余量在相同PVT下不能使用统一的固定值，
由于电路中不同类型的逻辑单元，时序器件和电容、电阻在不同的签核PVT下性能也有所偏差，在不同的签核PVT下，同一关键时序节点处的余量也不能使用统一的固定值。这使得制余量检查的标准的工作量很大。
因此，需要一种改进的余量检查方法来快速检查电路在所有签核PVT下的余量是否合理，加快设计迭代，得到最优的余量来保证电路的稳定性和最优性能。
发明内容
本申请实施例的目的在于提供一种电路检测方法、装置、存储介质及电子设备，来快速检查电路在所有签核PVT下的余量是否合理，加快设计迭代，得到最优的余量来保证电路的稳定性和最优性能。
本申请实施例提供了一种电路检测方法，包括：
获取与待检测的目标电路对应的延时表，所述延时表中存储有多个不同类型的逻辑单元在不同扇出负载下的参考延时，所述逻辑单元与所述目标电路的PVT参数相同；
根据所述目标电路在预设节点输出的信号的类型信息及扇出负载查询所述延时表，以获得对应的目标逻辑单元在对应扇出负载下的参考延时；
获取所述目标电路在所述预设节点的时间余量测量值；
根据所述时间余量测量值以及所述参考延时判断所述目标电路是否合格。
可选地，在本申请实施例所述的电路检测方法中，所述根据所述目标电路在预设节点输出的信号的类型信息及扇出负载查询所述延时表，以获得对应的目标逻辑单元在对应扇出负载下的参考延时，包括：
根据所述目标电路在预设节点输出的信号的类型信息，确认对应类型的目标逻辑单元；
根据所述预设节点的扇出负载大小获得所述目标逻辑单元在对应扇出负载下的参考延时。
可选地，在本申请实施例所述的电路检测方法中，所述预设节点位于所述目标电路的关键线路上；
所述根据所述时间余量测量值以及所述参考延时判断所述目标电路是否合格，包括：
若所述时间余量测量值小于所述参考延时，则判断所述目标电路不合格；
若所述时间余量测量值大于或等于所述参考延时，且小于所述参考延时的预设倍数，则判断所述目标电路的合格。
可选地，在本申请实施例所述的电路检测方法中，所述预设节点位于所述目标电路的关键线路上；
所述根据所述时间余量测量值以及所述参考延时判断所述目标电路是否合格，包括：
若所述时间余量测量值小于所述参考延时或者所述时间余量小于一个逻辑门延时，则判断所述目标电路不合格；
若所述时间余量测量值大于或等于所述参考延时且大于一个逻辑门延时，则判断所述目标电路合格。
可选地，在本申请实施例所述的电路检测方法中，所述获取所述目标电路在所述预设节点的时间余量测量值，包括：
采用仿真程序并基于所述PVT参数对所述目标电路进行仿真测试，以获取所述目标电路在所述预设节点的时间余量测量值。
可选地，在本申请实施例所述的电路检测方法中，所述获取与待检测的目标电路对应的延时表，包括：
建立环形振荡电路，所述环形振荡电路包括多个不同类型以及不同扇出负载的逻辑单元；
基于所述PVT参数对所述环形振荡电路进行仿真，以获取每一所述逻辑单元在不同扇出负载时的参考延时；
根据每一逻辑单元在不同扇出负载时的参考延时建立延时表。
可选地，在本申请实施例所述的电路检测方法中，所述逻辑单元为逻辑门或者时序器件。
第二方面，本申请实施例还提供了一种电路检测装置，包括：
第一获取模块，用于获取与待检测的目标电路对应的延时表，所述延时表中存储有多个不同类型的逻辑单元在不同扇出负载下的参考延时，所述逻辑单元与所述目标电路的PVT参数相同；
第二获取模块，用于根据所述目标电路在预设节点输出的信号的类型信息及扇出负载查询所述延时表，以获得对应的目标逻辑单元在对应扇出负载下的参考延时；
第三获取模块，用于获取所述目标电路在所述预设节点的时间余量测量值；
判断模块，用于根据所述时间余量测量值以及参考延时判断所述目标电路是否合格。
第四方面，本申请实施例还提供了一种存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时运行如上述任一项所述的方法。
由上可知，本申请实施例提供的电路检测方法及装置通过获取与待检测的目标电路对应的延时表，所述延时表中存储有多个不同类型的逻辑单元在扇出负载下的参考延时，所述逻辑单元与所述目标电路的PVT参数相同；根据目标电路在预设节点输出的信号的类型信息及扇出负载查询所述延时表，以获得对应的目标逻辑单元在对应扇出负载下的参考延时；获取所述目标电路在所述预设节点的时间余量测量值；根据所述时间余量测量值以及参考延时判断所述目标电路是否合格；从而加快设计迭代，得到最优的余量来保证电路的稳定性和最优性能。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1是本申请一些实施例中的一种电路检测方法的流程图。
图2是本申请一些实施例中的一种电路检测装置的结构图。
图3是本申请一些实施例中的一种电子设备的结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
在本申请的描述中，需要说明的是，术语“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
请参照图1，图1是本申请一些实施例中的一种电路检测方法的流程图。该电路检测方法，包括以下步骤：
S101、获取与待检测的目标电路对应的延时表，所述延时表中存储有多个不同类型的逻辑单元在扇出负载下的参考延时，所述逻辑单元与所述目标电路的PVT参数相同。
S102、根据目标电路在预设节点输出的信号的类型信息及扇出负载查询所述延时表，以获得对应的目标逻辑单元在对应扇出负载下的参考延时。
S103、获取所述目标电路在所述预设节点的时间余量测量值。
S104、根据时间余量测量值以及参考延时判断所述目标电路是否合格。
其中，在该步骤S101中，该目标电路为IP电路。该目标电路中有各种类型的功能单元，其中，该功能单元可以为逻辑门电路(例如，非门、与非门、异或门等)或者时序器件(例如，触发器、寄存器等)。
其中，该多个不同类型的逻辑单元可以包括不同类型的逻辑门电路以及不同类型的时序器件。其中，不同类型的逻辑门电路可以包括与门、非门、或门、与非门等。不同类型时序器件可以包括D触发器、比较器等。
其中，该扇出负载的大小为该逻辑单元的扇出负载大小。例如，FO4、FO3、FO6、FO8等类型；其中，FO4是指一个反相器驱动一个比自己大4倍的反相器。FO4的延时是指一个反相器驱动一个比自己大4倍的反相器，从其输入传输的50％到其输出传输的50％所需要的时间，其上升传输时间指输出电压从10％上升90％所需要的时间，下降传输时间指输出电压从90％下降到10％所需要的时间。其中，PVT(process voltage temperature)中，P指工艺角，工艺过程中的偏差会导致晶体管的性能差异；V是工作电压，T是电路的环境温度。这些因素都会对逻辑电路的性能产生影响。不同的PVT组合下的逻辑电路性能不一样。
其中，在该步骤S102中，其中，该类型信息与逻辑单元的类型对应。例如，可以基于该类型信息查询到对应的与门、或门、非门等逻辑门电路，或者查询到对应的D触发器、比较器等时序器件。
该扇出负载大小与延时表中存储的逻辑单元的扇出负载对应。例如，该预设节点为非门，其扇出负载大小为FO4，则需要查找到该延时表中的扇出负载大小为FO4的非门。其中，该关键程度信息用于描述该预设节点是否为该目标电路的关键线路上的节点。例如，对于非关键线路上的预设节点，其对应的时间余量只需要满足大于对应的维持时间或者建立时间即可；而对于关键线路上的预设节点，其对应的时间余量还需要满足大于至少一个逻辑门的延时。
其中，在该步骤S103中，可以采用仿真程序并基于所述PVT参数对所述目标电路进行仿真测试，以获取所述目标电路在所述预设节点的时间余量测量值。当然，可以理解地，也可以获取对对应的实际电路进行实测，从而得到对应的预设节点的时间余量值。通常情况下，对于不影响工作频率的信号，时间余量越大，说明该目标电路的抗PVT漂移能力越强，电路的性能就越稳定；时间余量越小，该目标电路的稳定性就越小。而对于决定电路工作频率的关键路径上，电路关键信号之间的建立时间和维持时间的时间余量不得小于一个逻辑门的延时。电路中信号的传输时间也可以使用相同的方法进行检测。若时间余量测量值大于或等于所述参考延时，且大于所述参考延时的预设倍数，则判定所述目标电路设计合格，稳定性好，但是需要通过减少该关键时序节点处的时间余量，提升目标电路的性能。
其中，在该步骤S104中，如果该预设节点不位于所述目标电路的关键线路上；则若所述时间余量测量值小于所述参考延时，则判断所述目标电路不合格；若所述时间余量测量值大于或等于所述参考延时，且小于所述参考延时的预设倍数，则判断所述目标电路合格。
如果该预设节点位于所述目标电路的关键线路上，则若所述时间余量测量值小于所述参考延时或者所述时间余量小于一个逻辑门延时，则判断所述目标电路不合格；若所述时间余量测量值大于或等于所述参考延时且大于一个逻辑门延时，则判断所述目标电路合格。
其中，该关键线路又称关键路径，为线路上总的工作持续时间最长的路线，即工期最长的路线。如果不合格则需要对该目标电路进行调整。
本申请实施例提供的电路检测方法通过查询与目标电路的PVT参数对应的延时表，从而可以快速获得一个对应的参考延时，然后基于该目标电路的时间余量测量值与该参考延时来判断对应预设节点的时间余量是否达标，可以提高效率，降低运算时间。
在一些实施例中，该步骤S101可以包括以下子步骤：S1011、建立环形振荡电路，所述环形振荡电路包括多个不同类型以及不同扇出负载的逻辑单元；S1012、基于所述PVT参数对所述环形振荡电路进行仿真，以获取每一所述逻辑单元在不同扇出负载时的参考延时；S1013、根据每一逻辑单元在不同扇出负载下的参考延时建立延时表。
其中，该环形振荡电路为采用奇数个非门结合其他门电路、时序器件建立的环形电路。可以根据该环形振荡电路的输出信号的频率计算出每一级逻辑门或者每一级时序器件的延时以及该负载下的上升传输时间和下降传输时间。其中，该环形振荡电路中的逻辑门单元以及时序器件的类型以及扇出负载大小的数量尽量多，以提高后续进行查表的准确性以及查中率。每一个逻辑单元设置有多种扇出负载大小，每一个逻辑单元的一种扇出负载大小与一个参考延时形成映射关系。
当然，可以理解地，在一些实施例中，不限于是否使用环形振荡电路来检测对应的参考延时，只要有合理的方法得到可以复用的测试电路即可。
由上可知，本申请实施例提供的电路检测方法通过获取与待检测的目标电路对应的延时表，所述延时表中存储有多个不同类型的逻辑单元在扇出负载下的参考延时，所述逻辑单元与所述目标电路的PVT参数相同；根据目标电路在预设节点输出的信号的类型信息及扇出负载查询所述延时表，以获得对应的目标逻辑单元在对应扇出负载下的参考延时；获取所述目标电路在所述预设节点的时间余量测量值；根据所述时间余量测量值以及参考延时判断所述目标电路是否合格；从而实现对目标电路的快速质量检测，可以提高效率，缩短时间，加快设计迭代，得到最优的余量来保证电路的稳定性和最优性能。
请参照图2，图2是本申请一些实施例中一种电路检测装置的结构图，该电路检测装置，包括：第一获取模块201、第二获取模块202、第三获取模块203以及判断模块204。
其中，该第一获取模块201用于获取与待检测的目标电路对应的延时表，所述延时表中存储有多个不同类型的逻辑单元在扇出负载下的参考延时，所述逻辑单元与所述目标电路的PVT参数相同。该目标电路为IP电路。该目标电路中有各种类型的功能单元，其中，该功能单元可以为逻辑门电路(例如，非门、与非门、异或门等)或者时序器件(例如，触发器、寄存器等)。其中，该多个不同类型的逻辑单元可以包括不同类型的逻辑门电路以及不同类型的时序器件。其中，不同类型的逻辑门电路可以包括与门、非门、或门、与非门等。不同类型时序器件可以包括D触发器、比较器等。其中，该扇出负载的大小为该逻辑单元的扇出负载大小。例如，FO4、FO3、FO6、FO8等类型；其中，FO4是指一个反相器驱动一个比自己大4倍的反相器。FO4的延时是指一个反相器驱动一个比自己大4倍的反相器，从其输入传输的50％到其输出传输的50％所需要的时间，其上升传输时间指输出电压从10％上升90％所需要的时间，下降传输时间指输出电压从90％下降到10％所需要的时间。其中，PVT(processvoltage temperature)中，P指工艺角，工艺过程中的偏差会导致晶体管的性能差异；V是工作电压，T是电路的环境温度。这些因素都会对逻辑电路的性能产生影响。不同的PVT组合下的逻辑电路性能不一样。
其中，该第二获取模块202用于根据目标电路在预设节点输出的信号的类型信息及扇出负载查询所述延时表，以获得对应的目标逻辑单元在对应扇出负载下的参考延时。该类型信息与逻辑单元的类型对应。例如，可以基于该类型信息查询到对应的与门、或门、非门等逻辑门电路，或者查询到对应的D触发器、比较器等时序器件。该扇出负载大小与延时表中存储的逻辑单元的扇出负载对应。例如，该预设节点为非门，其扇出负载大小为FO4，则需要查找到该延时表中的扇出负载大小为FO4的非门。其中，该关键程度信息用于描述该预设节点是否为该目标电路的关键线路上的节点。例如，对于非关键线路上的预设节点，其对应的时间余量只需要满足大于对应的维持时间或者建立时间即可；而对于关键线路上的预设节点，其对应的时间余量还需要满足大于至少一个逻辑门的延时。
其中，该第三获取模块203，用于获取所述目标电路在所述预设节点的时间余量测量值。可以采用仿真程序并基于所述PVT参数对所述目标电路进行仿真测试，以获取所述目标电路在所述预设节点的时间余量测量值。当然，可以理解地，也可以获取对对应的实际电路进行实测，从而得到对应的预设节点的时间余量值。通常情况下，对于不影响工作频率的信号，时间余量越大，说明该目标电路的抗PVT漂移能力越强，电路的性能就越稳定；时间余量越小，该目标电路的稳定性就越小。而对于决定电路工作频率的关键路径上，电路关键信号之间的建立时间和维持时间的时间余量不得小于一个逻辑门的延时。电路中信号的传输时间也可以使用相同的方法进行检测。
其中，该判断模块204，用于根据所述时间余量测量值以及参考延时判断所述目标电路是否合格。如果该预设节点不位于所述目标电路的关键线路上；则若所述时间余量测量值小于所述参考延时，则判断所述目标电路不合格；若所述时间余量测量值大于或等于所述参考延时，且小于所述参考延时的预设倍数，则判断所述目标电路合格。
如果该预设节点位于所述目标电路的关键线路上，则若所述时间余量测量值小于所述参考延时或者所述时间余量小于一个逻辑门延时，则判断所述目标电路不合格；若所述时间余量测量值大于或等于所述参考延时且大于一个逻辑门延时，则判断所述目标电路合格。
其中，该关键线路又称关键路径，为线路上总的工作持续时间最长的路线，即工期最长的路线。如果不合格则需要对该目标电路进行调整。
在一些实施例中，该该第一获取模块201用于：建立环形振荡电路，所述环形振荡电路包括多个不同类型以及不同扇出负载的逻辑单元；基于所述PVT参数对所述环形振荡电路进行仿真，以获取每一所述逻辑单元在不同扇出负载时的参考延时；根据每一逻辑单元在不同扇出负载下的参考延时建立延时表。
其中，该环形振荡电路为采用奇数个非门结合其他门电路、时序器件建立的环形电路。可以根据该环形振荡电路的输出信号的频率计算出每一级逻辑门或者每一级时序器件的延时以及该负载下的上升传输时间和下降传输时间。其中，该环形振荡电路中的逻辑门单元以及时序器件的类型以及扇出负载大小的数量尽量多，以提高后续进行查表的准确性以及查中率。每一个逻辑单元设置有多种扇出负载大小，每一个逻辑单元的一种扇出负载大小与一个参考延时形成映射关系。当然，可以理解地，在一些实施例中，不限于是否使用环形振荡电路来检测对应的参考延时，只要有合理的方法得到可以复用的测试电路即可。
由上可知，本申请实施例提供的电路检测装置通过获取与待检测的目标电路对应的延时表，所述延时表中存储有多个不同类型的逻辑单元在扇出负载下的参考延时，所述逻辑单元与所述目标电路的PVT参数相同；根据目标电路在预设节点输出的信号的类型信息及扇出负载查询所述延时表，以获得对应的目标逻辑单元在对应扇出负载下的参考延时；获取所述目标电路在所述预设节点的时间余量测量值；根据所述时间余量测量值以及参考延时判断所述目标电路是否合格；从而实现对目标电路的快速质量检测，可以提高效率，缩短时间，还可以加快设计迭代，得到最优的余量来保证电路的稳定性和最优性能。
请参数图3，图3为本申请实施例提供的一种电子设备的结构示意图，本申请提供一种电子设备3，包括：处理器301和存储器302，处理器301和存储器302通过通信总线303和/或其他形式的连接机构(未标出)互连并相互通信，存储器302存储有处理器301可执行的计算机程序，当计算设备运行时，处理器301执行该计算机程序，以执行时执行上述实施例的任一可选的实现方式中的方法。
本申请实施例提供一种存储介质，所述计算机程序被处理器执行时，执行上述实施例的任一可选的实现方式中的方法。其中，存储介质可以由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器(Static Random AccessMemory,简称SRAM)，电可擦除可编程只读存储器(Electrically Erasable ProgrammableRead-Only Memory,简称EEPROM)，可擦除可编程只读存储器(Erasable ProgrammableRead Only Memory,简称EPROM)，可编程只读存储器(Programmable Red-Only Memory,简称PROM)，只读存储器(Read-Only Memory,简称ROM)，磁存储器，快闪存储器，磁盘或光盘。
在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种电路检测方法，其特征在于，包括：
获取与待检测的目标电路对应的延时表，所述延时表中存储有多个不同类型的逻辑单元在不同扇出负载下的参考延时，所述逻辑单元与所述目标电路的PVT参数相同；
根据所述目标电路在预设节点输出的信号的类型信息及扇出负载查询所述延时表，以获得对应的目标逻辑单元在对应扇出负载下的参考延时；
获取所述目标电路在所述预设节点的时间余量测量值；
根据所述时间余量测量值以及所述参考延时判断所述目标电路是否合格。
2.根据权利要求1所述的电路检测方法，其特征在于，所述根据所述目标电路在预设节点输出的信号的类型信息及扇出负载查询所述延时表，以获得对应的目标逻辑单元在对应扇出负载下的参考延时，包括：
根据所述目标电路在预设节点输出的信号的类型信息，确认对应类型的目标逻辑单元；
根据所述预设节点的扇出负载大小获得所述目标逻辑单元在对应扇出负载下的参考延时。
3.根据权利要求1所述的电路检测方法，其特征在于，所述预设节点不位于所述目标电路的关键线路上；
所述根据所述时间余量测量值以及所述参考延时判断所述目标电路是否合格，包括：
若所述时间余量测量值小于所述参考延时，则判断所述目标电路不合格；
若所述时间余量测量值大于或等于所述参考延时，且小于所述参考延时的预设倍数，则判断所述目标电路的合格。
4.根据权利要求1所述的电路检测方法，其特征在于，所述预设节点位于所述目标电路的关键线路上；
所述根据所述时间余量测量值以及所述参考延时判断所述目标电路是否合格，包括：
若所述时间余量测量值小于所述参考延时或者所述时间余量小于一个逻辑门延时，则判断所述目标电路不合格；
若所述时间余量测量值大于或等于所述参考延时且大于一个逻辑门延时，则判断所述目标电路合格。
5.根据权利要求1所述的电路检测方法，其特征在于，所述获取所述目标电路在所述预设节点的时间余量测量值，包括：
采用仿真程序并基于所述PVT参数对所述目标电路进行仿真测试，以获取所述目标电路在所述预设节点的时间余量测量值。
6.根据权利要求1所述的电路检测方法，其特征在于，所述获取与待检测的目标电路对应的延时表，包括：
建立环形振荡电路，所述环形振荡电路包括多个不同类型以及不同扇出负载的逻辑单元；
基于所述PVT参数对所述环形振荡电路进行仿真，以获取每一所述逻辑单元在不同扇出负载时的参考延时；
根据每一逻辑单元在不同扇出负载时的参考延时建立延时表。
7.根据权利要求1-6任一项所述的电路检测方法，其特征在于，所述逻辑单元为逻辑门或者时序器件。
8.一种电路检测装置，其特征在于，包括：
第一获取模块，用于获取与待检测的目标电路对应的延时表，所述延时表中存储有多个不同类型的逻辑单元在不同扇出负载下的参考延时，所述逻辑单元与所述目标电路的PVT参数相同；
第二获取模块，用于根据所述目标电路在预设节点输出的信号的类型信息及扇出负载查询所述延时表，以获得对应的目标逻辑单元在对应扇出负载下的参考延时；
第三获取模块，用于获取所述目标电路在所述预设节点的时间余量测量值；
判断模块，用于根据所述时间余量测量值以及参考延时判断所述目标电路是否合格。
9.一种电子设备，其特征在于，包括处理器以及存储器，所述存储器存储有计算机可读取指令，当所述计算机可读取指令由所述处理器执行时，运行如权利要求1-7任一项所述的方法。
10.一种存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时运行如权利要求1-7任一项所述的方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115563912B (zh) * 2022-11-10 2023-03-24 北京云枢创新软件技术有限公司 一种信号的驱动和负载的验证方法及系统
CN116306417B (zh) * 2023-05-23 2023-08-22 南京芯驰半导体科技有限公司 时钟延时方法、装置、电子设备及存储介质
CN117272889B (zh) * 2023-08-28 2024-04-30 海光云芯集成电路设计(上海)有限公司 一种电路延时的估计方法及装置、电子设备、存储介质

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111413607A (zh) * 2020-03-26 2020-07-14 长沙理工大学 一种敏感门节点的定位方法、装置、设备及介质

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4422179B2 (ja) * 2007-10-19 2010-02-24 株式会社半導体理工学研究センター 半導体集積回路のタイミング解析装置及び方法
KR100930413B1 (ko) * 2008-05-01 2009-12-08 주식회사 하이닉스반도체 라이트 드라이버 제어 회로, 이를 포함하는 반도체 집적회로 및 라이트 드라이버 제어 신호 생성 방법
JP5649777B2 (ja) * 2008-10-08 2015-01-07 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
CN105991111B (zh) * 2015-03-02 2019-05-28 华为技术有限公司 一种时序预测电路及方法
CN105930609B (zh) * 2016-05-04 2018-12-14 华中科技大学 一种用于相干解调的fpga时序优化方法
CN106096171A (zh) * 2016-06-22 2016-11-09 深圳市紫光同创电子有限公司 基于静态分析的异步电路时序检查方法
CN111651946A (zh) * 2020-05-12 2020-09-11 江南大学 一种基于工作负载下层次化识别电路门的方法
CN112115668A (zh) * 2020-08-05 2020-12-22 深圳市紫光同创电子有限公司 Fpga布局方法、装置、电子设备和计算机可读介质

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111413607A (zh) * 2020-03-26 2020-07-14 长沙理工大学 一种敏感门节点的定位方法、装置、设备及介质

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