JP2023067828A - 集積回路、集積回路をテストするテスト装置および方法 - Google Patents

Abstract

【課題】集積回路の性能をテストするためのより効率的なアプローチを提供する。【解決手段】リングオシレータ回路８０１は、複数の論理パス８０２を有しており、各論理パスは、１つのパス入力側８０３と、１つのパス出力側８０４と、１つの入力側マルチプレクサ８０５と、を有しており、入力側マルチプレクサ８０５は、論理パスのパス入力側８０３に接続されている出力側８０６を有している。入力側マルチプレクサ８０５は、テストモードを示す制御信号８０８が入力側マルチプレクサ（入力側マルチプレクサの制御入力側）に供給されると、入力側マルチプレクサがデータ入力側８０７を、（入力側マルチプレクサが属している）論理パスのパス入力側８０３に接続するように構成されている。【選択図】図８

Description

実施例は概して、集積回路、集積回路をテストするテスト装置および方法に関する。

例えば例えば車両用の集積回路、例えばマイクロコントローラ（ＭＣＵ）は、高い品質基準を満たさなければならず、したがって、徹底的にテストされる。性能検査（英語：ｐｅｒｆｏｒｍａｎｃｅ ｓｃｒｅｅｎｉｎｇ）は、このテストの範囲である。性能検査では、集積回路の性能とは、最悪のケース（すなわちワースト・ケース条件）における集積回路の最大クロック周波数である。性能検査に合格しなかった回路（例えばチップ）は、典型的には選別して除外される。

しかし、例えばマイクロコントローラの性能は、多数の機器パラメータおよび周囲条件に関連する。直接的な性能測定の場合には、マイクロコントローラが使用されるあらゆる適用事例をテストするために、システムレベルでの包括的なテストが必要になるだろう。しかし、マイクロコントローラは、コストプレッシャーが高い大量生産製品であるのに、システムレベルでのテストは、多くの手間および莫大なテストコストと結びついている。

したがって、通常、性能を間接的に測定するためにテスト構造体が使用される。しかし、パラメータ（ここでは性能など）を特定するために間接的な測定が使用される場合、測定の精度は、テスト構造体の質に著しく左右される。高い精度が得られる一種のテスト構造体は、リングオシレータ（ＲＯ）、特に集積回路内に自身の通常機能用に設けられているゲートから形成される機能性リングオシレータである。ここでは、（例えば他のテストを実行するために、かつ通常動作のために）集積回路内に設けられているスキャンフリップフロップのゲートに対する適切な側方インプットが供給され、これによってこれらのゲートが論理パスを形成する。

しかし、集積回路内に多数のリングオシレータ（機能性リングオシレータとも称される）を実装することは、典型的には著しいオーバヘッド、特にルーティングコスト（Ｒｏｕｔｉｎｇ－Ａｕｆｗａｎｄ）を生じさせてしまう。それゆえに、集積回路の性能をテストするためのより効率的なアプローチが望まれている。

一実施例によれば、集積回路が提示され、この集積回路は少なくとも１つのリングオシレータ回路を有しており、少なくとも１つのリングオシレータ回路は、複数の論理パスを有しており、各論理パスは、１つのパス入力側と、１つのパス出力側と、論理パスのパス入力側に接続されている出力側を有している１つの入力側マルチプレクサと、を有しており、これらの論理パスの各論理パスに、第１の論理パスで開始して、各後続の論理パスが割り当てられており、この割り当ては論理パスのパス出力側が後続の論理パスの入力側マルチプレクサのデータ入力側に接続されていることによって行われ、これらの論理パスの最後の論理パスに第１の論理パスが後続の論理パスとして割り当てられており、各論理パスに対して、入力側マルチプレクサは、テストモードを示す制御信号が入力側マルチプレクサに供給されると、入力側マルチプレクサが、入力側マルチプレクサのデータ入力側を、論理パスのパス入力側に接続するように構成されている。

別の実施形態によれば、上述したような、集積回路をテストするテスト装置および方法が提示される。

図面は、実際の大きさの状況を再現するものではなく、種々異なる実施例の原理を説明するために用いられるものである。以降では、種々異なる実施例を、以降の図に関連して説明する。

一実施形態による集積回路（もしくはチップ）を示す図である。 リングオシレータを示す図である。 集積回路内に機能性リングオシレータを形成する回路を示す図である。 ３つの論理パスから形成されている３つの機能性リングオシレータを実装する際の、チップ上でのルーティングコストを示す図である。 唯一のパス遅延パターンによって反応性が与えられる、チップの論理パスのサブセットに関する例を示す図である。 一実施形態によるオリジナルループリングオシレータを示す図である。 図４の例におけるルーティングコストの削減を示す図である。 一実施形態による集積回路を示す図である。

以降の詳細な説明は、詳細および実施例を示す添付の図面に関する。これらの実施例は、当業者が本発明を実施することができるように詳細に記載されている。別の実施形態も可能であり、これらの実施例は構造的観点、論理的観点および電気的観点において、本発明の構成要件から逸脱することなく変更可能である。種々異なる実施例は、必ずしも相互に排他的ではなく、種々異なる実施形態を相互に組み合わせることができ、これによって新たな実施形態が得られる。本明細書の枠内において、「接続されている」、「つながれている」ならびに「結合されている」という用語は、直接的な接続および間接的な接続、直接的なつなぎまたは間接的なつなぎならびに直接的な結合または間接的な結合を表すために使用される。

図１には、一実施形態による集積回路（もしくはチップ）１００が示されている。

集積回路１００は、例えば、車両におけるＥＣＵ（ｅｌｅｃｔｒｏｎｉｃ ｃｏｎｔｒｏｌ ｕｎｉｔ）用のマイクロコントローラなどであり、または各フォームファクタのチップカード用のチップカードモジュールでもある。

典型的にそうであるように、集積回路１００は、接続線路を介して相互に接続されている複数の論理ゲート１０１（ＡＮＤゲート、ＮＯＲゲート、排他的ＯＲゲート、インバータ、…）を有している。論理ゲート１０１は、チップデザインライブラリからのセルであり、より複雑な回路（例えば複合ゲート）であってもよい。

集積回路はさらに、論理ゲート１０１に接続されているフリップフロップ１０３を有している。フリップフロップ１０３の少なくとも一部はスキャンフリップフロップとして設けられており、これによって、集積回路をテストするためのテストパターンをスキャンフリップフロップにロードすることが可能になる。スキャンフリップフロップは、入力側にマルチプレクサが取り付けられたＤフリップフロップであり、この場合にはマルチプレクサの一方の入力側はファンクション入力側Ｄとして機能し、他方の入力側はスキャン・イン入力側（ＳＩ）として用いられる。テストパターンは、例えば、１つまたは複数のテストインプットピン１０２を介して（それぞれスキャン・イン入力側を介して）フリップフロップ１０３へ押し動かされる。スキャンイネーブル信号（またはテストイネーブル信号、図１に図示されていない）は、データ入力側（Ｄ）からスキャン・イン入力側（ＳＩ）へ、テストのためにスキャンフリップフロップのマルチプレクサをスイッチングする。スキャンイネーブル信号は、すべてのスキャンフリップフロップに対して同一である一般的な信号である（したがって別個にルーティングされる必要はない）。

性能を測定する１つの手段は、既に集積回路１００内に設けられている論理ゲート１０１（または一般的にはセル）のチェーンを、リングオシレータを形成するために用いることである。

図２には、リングオシレータ２００が示されている。

リングオシレータ２００は、直列接続されている論理ゲート２０１、２０２、２０３（一般にはセル）から成るチェーンを有している。各論理ゲート２０１、２０２、２０３は、各論理ゲート２０１、２０２、２０３をチェーンに接続する入力側と出力側とを有しており、チェーンの最後の論理ゲート２０３の出力側は、チェーンの第１の論理ゲート２０１の入力側と、戻り線路（すなわちフィードバック線路またはフィードバック接続部）２０４と、を介して接続されている。以降で側方入力側と称される、論理ゲート２０１、２０２、２０３の他方の入力側（例えばＮＡＮＤゲートの第２の入力側またはＮＯＲゲートの第２の入力側）は固定値にセットされて、各論理ゲート２０１、２０２、２０３は、各論理ゲート２０１、２０２、２０３をチェーンに接続する入力側と出力側とに関するインバータを形成する。論理ゲートの数Ｎが奇数である場合には、チェーンは全体的に反転作用を有しており、戻り線路２０４によって、チェーンを伴って形成されたループが発振する。

論理ゲート２０１、２０２、２０３をインバータとして機能させる、論理ゲート２０１、２０２、２０３の側方入力側へのインプットは、側方インプットと称される。これらの側方インプットはまとまって、１つの側方インプットパターンを形成する。これらはスキャンフリップフロップ１０３によって供給され、（側方インプットパターンを含んでいる適切なテストパターンをスキャンフリップフロップに記憶することによって）適切にロードされる。適切な側方インプットを備えるゲートをインバータとして機能させること（例えばＡＮＤゲート）が不可能である場合には、側方インプットは、これが非反転作用を有するように（すなわち単にバッファであるように）選択され、論理ゲート２０１、２０２、２０３の数が調整される、または戻り線路内にインバータが設けられる。これによって全体として再び反転特性が生じ、ループが発振する。

このような振動の周波数、すなわちこのように形成されたリングオシレータの発振周波数を観察し、集積回路１００の性能をテストするために使用することができる。テストの質は、リングオシレータ１００の発振周波数の情報内容に関連し、すなわちテストの質は、チップ全体のタイミング特性（ひいては性能）をできるかぎり表現しなければならない。しかし、特に論理ゲートの形成されたチェーンがチップの設計に良好に相応する場合、発振周波数は典型的に集積回路の性能と良好に相関している。それにもかかわらず、典型的には、多数のリングオシレータが必要とされる。

図２を参照しながら説明したリングオシレータは、いわゆる機能性リングオシレータであり、すなわち機能性パスリングオシレータであり、すなわちこれは、上述したように複数の論理ゲート１０１から形成されており、これらの論理ゲート１０１は、集積回路内に（その通常の機能のために、すなわちテスト動作とは異なり通常動作のために）設けられている。これによって、リングオシレータが付加的な論理ゲートから形成される（すなわち、元来設けられている論理ゲートからは形成されない）場合のようにリングオシレータが付加的な面積コストおよびエネルギコストを生じさせることが回避される。

図３は集積回路内に機能性リングオシレータを形成する回路を示している。

図２を参照しながら説明したように、組み合わせ論理パス３０２（すなわち機能性パス）は、適切な側方インプットが供給される論理ゲートのチェーンによって形成される。フィードバックは、（入力側）マルチプレクサ３０４の入力側につなげられた戻り線路３０３（これには、組み合わせ論理パス３０２が自己反転性でない場合には、インバータが設けられる）を介して行われる。

機能性リングオシレータの基本的な着想は、上述したように、集積回路の通常の機能のために（すなわち設計によって）設けられている機能的な組み合わせ論理パス３０２を、リングオシレータを形成するために使用することであると見ることができる。

パスの入力側におけるマルチプレクサ３０４は、機能モード（すなわち通常動作のための論理パス３０２の使用、ここではマルチプレクサの入力側「０」）から、発振モードへの切り替えを可能にし、発振モードにおいてマルチプレクサ３０４は、戻り線路の信号を論理パス３０２に供給する（ここではマルチプレクサ３０４の入力側「１」）。通常動作のために、マルチプレクサ３０４は、例えば、入力側のフリップフロップ３０６（これはメモリまたはレジスタのフリップフロップであってもよい）からの入力信号を、論理パス３０２に通す。論理パス３０２のアウトプットは、出力側のフリップフロップ３０７（例えばメモリまたはレジスタのフリップフロップ）に送られる。入力側のフリップフロップ３０６は、送信側（Ｌａｕｎｃｈ）フリップフロップとも称される。

リングオシレータの発振周波数を、測定端子３０５を介して観察することができる。

上述したように、論理パス３０２を形成する論理ゲートに、論理パス３０２を形成するために適切な側方インプットが印加される。このために、工業的な自動テストパターン生成（ＡＴＰＧ：英語：Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｉｏｎ）ツールをパス遅延モードにおいて使用することができる。ＡＴＰＧツールはテスト装置（すなわちテストコンピュータ）上で実行され、テストピン１０２を介してテストパターンを集積回路に供給する。したがって、すべての側方インプットを安定した値にセットすることによって、ＡＴＰＧツールは論理パス３０２に反応性を与える。

このようにして、機能性リングオシレータを用いたテストを、テスト容易化設計（ＤＦＴ）手法を適用することによって、通常の工業的なテストフローに容易に組み込むことができる。

機能性リングオシレータは、多くの面積オーバヘッドを生成することなく、実際のチップ特性を良好に表す。リングオシレータを形成するために付加的に必要となるのは、マルチプレクサ３０４と戻り線路３０３だけである。

チップ上の各機能性リングオシレータは、個々の中央制御信号３０８（「イネーブル」信号）によってアクティブ化可能であり、この中央制御信号３０８は、集積回路においてマルチプレクサ３０４へ案内される。テストではすべてのリングオシレータが同時にアクティブ化されるべきではないので、このような制御信号は、機能性リングオシレータごとに個別のものである。このような手法では、制御信号３０８を案内するために、高いルーティングコストが生じる。リングオシレータが自身でアクティブ化するアーキテクチャによってこれを回避することができる。ここでは、チップ内に設けられているスキャンフリップフロップの一部が、リングオシレータをアクティブ化するために使用され、ここでは異なるリングオシレータに対して異なるスキャンフリップフロップがアクティブ化のために使用される。これによって、チップ上の中央制御機器への制御接続を設ける必要がなくなる。

しかし、ＧＰＩＯピンにおける周波数測定のために、出力側３０５からチップを介してＧＰＩＯピンに観察信号が案内されなければならず、さらには論理パス３０２の終端点（出力側）を始点（入力側）に接続する戻り線路（またはフィードバック線路）３０３のために、さらなるルーティングコストが生じる。

図４は、イネーブル信号のための線路４０４と、観察信号のための線路４０５と、戻り線路４０６と、を通る、３つの論理パス４０１、４０２、４０３から成る３つの機能性リングオシレータを実装する際の、チップ４００上でのルーティングコストを示している。イネーブル信号のための線路４０４および戻り線路４０６がつながっている、論理パス４０１、４０２、４０３の入力側でのマルチプレクサは、見やすくするために示されていない。

この例では、イネーブル信号のための線路４０４と観察信号のための線路４０５とは、両方とも、中央制御ユニット４０７に接続されている。観察信号のための線路４０５は、中央制御ユニット４０７とは異なる箇所に配置されている出力ピンにもつながっていてよい。しかしこの場合にも、ルーティングコストは同様のままである。

チップ上のリングオシレータが少数である場合には、ルーティングコストの役割はわずかである。しかし今日のＣＭＯＳ技術では、プロセス変更、特にチップ内の変更に起因して、プロセス変更に起因した変動をカバーし、チップの全体的な性能を検出するために、典型的には、チップにわたって分散して存在する多数のテスト構造体が必要とされる。しかし、チップ上に複数の、例えば何百ものリングオシレータを付け加えることによって、ルーティングコストが高くなる。さらに、テストコストを削減するためには、テスト持続時間が短くなければならない。

最終的には、テスト構造体（すなわちここではリングオシレータ）の数と、テスト構造体に対する高いルーティングコストと、の間で妥協が行われる。

特に、戻り線路４０６は、特に、チップ４００上の長い区間にわたって延在する論理パス４０１、４０２、４０３に対して、著しく高いルーティングコストを生じさせる。この場合には、さらに、適切なエッジ急峻性を得るために、典型的には付加的なバッファが必要とされる。これによって、戻り線路の長さに関連して、論理回路が付加的に必要となる。

種々の実施形態によれば、機能性リングオシレータのルーティングコストを削減するアプローチが提示される。

これは、種々異なる実施例によれば、２つ以上の論理パス４０１、４０２、４０３が組み合わせられ、これによって、長い戻り線路が必要されることなく、機能性リングオシレータが形成されることによって達成される。これは、具体的には、戻り線路（の少なくとも大部分）が論理パスによって置き換えられ、これによって付加的に不要になることによって行われる。すなわち論理パスは、具体的には、以降で「オリジナルループ（Ｎａｔｕｅｒｌｉｃｈｅ－Ｓｃｈｌｅｉｆｅ）」リングオシレータとも称されるリングオシレータにおいて、往路方向と復路方向との両方とを形成する。このようなリングオシレータはすなわち、ループによって形成されるリングオシレータであり、その構成部分は「オリジナル」、すなわちチップのために設けられている機能にしたがって、いずれにせよチップ上に存在している。機能性リングオシレータの自己アクティブ化が予定されるようにこのアプローチを組み合わせることによって、ルーティングコストをさらに減らすことができる。

上述したように、論理パス３０２を形成する論理ゲートのすべての側方インプットを静的な値にセットすることによって、論理パス３０２に、ＡＴＰＧツールを用いて、反応性が与えられ、これによって、論理パスによって形成されたリングオシレータにおいて発振信号が生じることが可能になる、もしくは発振信号がリングオシレータを通走することが可能になる。ＡＴＰＧツールによってスキャンフリップフロップのセットにロードされる（例えば押し動かされる）ロバストなパス遅延パターンを介して、このように反応性が与えられる。

典型的に、このようなＡＴＰＧパス遅延パターンの空間は十分に大きく、したがって十分な自由度が存在しており、これによって、機能性リングオシレータを形成する論理パスに対するすべての側方インプットは適切に選択され得る（例えばリングオシレータに対して矛盾しない）。チップ上のリングオシレータに対する論理パスに反応性を与えるために選択されたＡＴＰＧパス遅延パターンは、典型的には、チップ上の複数の論理パスに反応性を与える。これによって、特にオリジナルループを形成するために、すなわち元来、反応性を与えるためにＡＴＰＧパス遅延パターンが選択された論理パスに対するフィードバックの少なくとも一部を置き換えるために、これらの反応性が与えられたすべての論理パスから選択を行うことができる。

図５は、唯一のＡＴＰＧパス遅延パターンによって反応性が与えられる、チップの論理パスのサブセットに関する例を示している。

図５の例から見て取れるように、そこから選択が行われ得る複数の論理パスは、チップにわたって分散して存在しており、異なる長さを有している。

最も簡単なケースでは、一実施形態によれば、図６に示されているような、同一のＡＴＰＧパス遅延パターンによって反応性が与えられ、かつ異なる方向に延在している２つの論理パスが使用される。

図６は、一実施形態によるオリジナルループリングオシレータ６００を示している。

オリジナルループリングオシレータ６００は、第１の（組み合わせられた）論理パス６０１と第２の（組み合わせられた）論理パス６０２とを有しており、これらの論理パス６０１、６０２は、それぞれ適切に側方インプットが供給される（すなわち、その結果、論理パス６０１、６０２に反応性が与えられる）論理ゲートのチェーンによって形成される。

各論理パス６０１、６０２に対して、入力側に、各マルチプレクサ６０３、６０４が設けられており、マルチプレクサ６０３、６０４は、機能モード（すなわち、通常動作のために論理パスを使用すること、ここではマルチプレクサの入力側「０」）から発振モードへの切り替えを可能にする。

通常動作のために、マルチプレクサ６０３、６０４は、各入力側のフリップフロップ（送信側のフリップフロップ）６０５、６０６（これはメモリまたはレジスタのフリップフロップであってもよい）からの入力信号を、論理パス６０１、６０２に通す。各論理パス６０１、６０２のアウトプットは、各出力側のフリップフロップ６０７、６０８（例えばメモリまたはレジスタのフリップフロップ）に送られる。

第１の論理パス６０１の出力側は、第２の論理パス６０２の入力側マルチプレクサ６０４のデータ入力側に接続されており、マルチプレクサ６０４はこれを、発振モード（すなわちテストモード）において、通すように切り替える（ここではマルチプレクサ６０４の入力側「１」）。同様に、第２の論理パス６０２の出力側は、第１の論理パス６０１の入力側マルチプレクサ６０３のデータ入力側に接続されており、マルチプレクサ６０３はこれを発振モードにおいて、通すように切り替える（ここではマルチプレクサ６０３の入力側「１」）。すなわち発振モードでは、ループが形成され、ここではこのループの２つの方向は、２つの論理パス６０１、６０２によって形成される。

オリジナルループを用いてリングオシレータを形成することによって、ルーティングコストを大幅に削減することができる。

図７は、図４の例におけるルーティングコストの削減を示している。

図６を参照して説明したように、２つの論理パス７０１、７０２（これらは、チップ４００上の図４の論理パス４０１、４０２に相当する）から成るオリジナルループリングオシレータが、チップ７００上に形成される。

第１の論理パス７０１の出力側を第２の論理パス７０２の入力側マルチプレクサに接続するために、また第２の論理パス７０２の出力側を第１の論理パス７０１の入力側マルチプレクサに接続するために、２つの論理パス４０１、４０２のための戻り線路４０６の代わりに、短い線路７０６だけが必要とされる。図４のように、論理パス７０１、７０２、７０３の入力側におけるマルチプレクサは、見やすくするために図示されていない。

さらに、この例では、第１の論理パス４０１、７０１の出力側から中央制御ユニット４０７、７０７への観察線路４０５が省かれる。観察線路７０５を、リングオシレータ全体の適切な点に設けることができ、例えば、これによって、ルーティングコストが低いまま保たれる。中央制御ユニット７０７へと続くイネーブル信号の線路７０４を、入力側マルチプレクサのスイッチングを自己アクティブ化によって行うことによって回避することができる。

オリジナルループを用いて機能性リングオシレータを形成する上述のアプローチは、特に、長い戻り線路と戻り線路に沿った多くのバッファとを必要とするだろう長い論理パスの場合に有利である。ルーティングコストの観点から、３つ以上の論理パスを接続することが有利である場合に、２つ以上の論理パスからも１つのオリジナルループを形成することができることを考慮すべきである。

オリジナルループを用いた機能性リングオシレータの形成によって、測定を誤らせるおそれのある、発生した電圧降下を平均化することも可能になる。すなわち発振周波数の測定は、テストモードにおいてのみアクティブであるチップパーティション間で付加的な電圧降下が発生し得るテストモードにおいて行われる。オリジナルループは、電圧降下の影響を平均化し、これによって生じる誤差を減らす。

さらに、２つ以上の論理パスが互いに組み合わせられると、発振周波数が低減される。設計によってチップが物理的に支援する最大周波数が存在する。これに相応に、リングオシレータの発振周波数は、このような物理的な境界を下回るべきである。しかし、短い遅延を有する論理パスが使用される場合には、発振周波数は極めて高くなる。オリジナルループの使用によって、リングオシレータは全体として、比較的長い論理パス（図６の例では第１の論理パス６０１＋第２の論理パス６０２）を有するので、発振周波数が低減され、またオリジナルループの一部である短い論理パスも監視可能である。

バスが両方の方向において一方向性線路を有している場合には、論理パス上でオリジナルループを形成するアプローチは、チップ上のデータバスのバス接続にも適用可能である。データバスは、チップを介してデータ信号を伝送する。このようなデータバス信号が、チップの最大性能を左右することがある。一方向性線路を有するバスは、リーディング線路（送信線路）と戻り線路（受信線路）とを有している。したがって、オリジナル線路リングオシレータは、２つの線路が上述のアプローチにしたがって接続されることによって形成され得る。ここでは、送信線路および受信線路（これらは、例えばバッファのチェーンから成る）が、ループを形成するために使用される。

要約すると、種々異なる実施形態にしたがって、図８に示されているような集積回路（例えばチップ）が提供される。

図８には、集積回路８００が示されている。

集積回路は、少なくとも１つのリングオシレータ回路８０１を有している。

リングオシレータ回路８０１は、複数の論理パス８０２を有しており、各論理パスは、１つのパス入力側８０３と、１つのパス出力側８０４と、１つの入力側マルチプレクサ８０５と、を有しており、入力側マルチプレクサ８０５は、論理パスのパス入力側８０３に接続されている出力側８０６を有している。

これらの論理パス８０２の各論理パスに、第１の論理パスで開始して、各後続の論理パスが割り当てられており、この割り当ては、論理パスのパス出力側８０４が、後続の論理パスの入力側マルチプレクサ８０５のデータ入力側８０７に接続されていることによって行われ、ここではこれらの論理パスの最後の論理パスに、第１の論理パスが後続の論理パスとして割り当てられている。

入力側マルチプレクサ８０５は、テストモードを示す制御信号８０８が入力側マルチプレクサ（入力側マルチプレクサの制御入力側）に供給されると、入力側マルチプレクサがデータ入力側８０７を、（入力側マルチプレクサが属している）論理パスのパス入力側８０３に接続するように構成されている。

言い換えれば、リングオシレータは、テストモードにおいて複数の論理パスが相前後して接続され、これによってループが生じる（したがって、戻り線路は不要である）ことによって形成される。

通常動作モード（すなわち非テストモード）では、テストモードにおいて相前後して接続される論理パスは、例えば分離されている。言い換えれば、テストのために論理パスが相前後して接続されており、これらの論理パスは、通常の動作モードでは接続されておらず（少なくとも直接的には接続されておらず）、すなわち、（直接的には）協働しない。すなわち、これらの論理パスのいずれも、別の論理パスの処理結果を受け取らない。これらの論理パスは、種々異なる実施形態によれば、ビット論理パスである。

上述したように、図８のアプローチは、ルーティングコストを削減することを可能にし（これは特に、リングオシレータが多数である場合に重要であり、これによって拡張性が改良され、すなわちより多くの数のテスト構造体が可能になる）、電圧降下を平均化することを可能にし、発生する発振周波数を低く保つことを可能にし、その結果、より多くの機能性論理パスを監視することが可能になる。

以降では、種々異なる実施例を示す。

実施例１は、図８を参照して説明したような集積回路である。

実施例２は、実施例１による集積回路であり、ここでは各論理パスは、相前後して接続されている複数の論理ゲートのチェーンを有している、かつ／またはデータバス線路を有している。

実施例３は、実施例１または実施例２による集積回路であり、ここでは入力側マルチプレクサは、さらなるデータ入力側を有しており、入力側マルチプレクサは、通常動作モードを示す制御信号が入力側マルチプレクサに供給されると、入力側マルチプレクサが、さらなるデータ入力側を、論理パスのパス入力側に接続するように構成されている。

実施例４は、実施例１から実施例３のうちのいずれか１つの実施例による集積回路であり、ここでは入力側マルチプレクサは、２対１マルチプレクサである。

実施例５は、実施例１から実施例４のうちのいずれか１つの実施例による集積回路であり、ここでは少なくとも１つのリングオシレータ回路はテスト出力側を有しており、集積回路は、このテスト出力側に接続されているテスト端子を有している。

実施例６は、実施例５による集積回路であり、ここではテスト出力側は、論理パスのうちの１つの論理パスと後続の論理パスとの間の接続部に配置されている。

実施例７は、実施例１から実施例６のうちのいずれか１つの実施例による集積回路であり、ここでは複数の論理パスのうちの各論理パスが、相前後して接続されている複数の論理ゲートのチェーンを有しており、少なくとも１つのリングオシレータ回路に、１つまたは複数のスキャンフリップフロップが割り当てられており、１つまたは複数のスキャンフリップフロップは、次のようにリングオシレータ回路の論理パスのチェーンの論理ゲートの少なくとも一部の入力側に接続されている、すなわち、１つまたは複数のスキャンフリップフロップが事前に規定された側方インプットパターンを記憶している場合に、リングオシレータ回路の各論理パスに対して、論理パスのチェーンの論理ゲートが、論理パスのチェーンの第１の論理ゲートの入力側から論理パスのチェーンの最後の論理ゲートの出力側へシリアル１ビット論理パスを形成するように、接続されている。

実施例８は、実施例１から実施例７のうちのいずれか１つの実施例による集積回路であり、ここでは各論理パスには、少なくとも１つのスキャンフリップフロップを含んでいる１つのスキャンフリップフロップグループが割り当てられており、論理パスの入力側マルチプレクサは、論理パスに割り当てられているスキャンフリップフロップグループのうちの少なくとも１つのスキャンフリップフロップによって記憶されているビットに関連して、入力側マルチプレクサが、入力側マルチプレクサのデータ入力側を論理パスのパス入力側に接続するように、制御される。

実施例９は、実施例１から実施例８のうちのいずれか１つの実施例による集積回路であり、この集積回路は複数のリングオシレータ回路を有しており、ここでは各リングオシレータ回路は、複数の論理パスを有しており、各論理パスは、１つのパス入力側と、１つのパス出力側と、論理パスのパス入力側に接続されている出力側を有している１つの入力側マルチプレクサと、を有しており、これらの論理パスの各論理パスに、第１の論理パスで開始して、各後続の論理パスが割り当てられており、この割り当ては論理パスのパス出力側が後続の論理パスの入力側マルチプレクサのデータ入力側に接続されていることによって行われ、これらの論理パスの最後の論理パスに第１の論理パスが後続の論理パスとして割り当てられており、各論理パスに対して、入力側マルチプレクサは、テストモードを示す制御信号が入力側マルチプレクサに供給されると、入力側マルチプレクサが、入力側マルチプレクサのデータ入力側を、論理パスのパス入力側に接続するように構成されている。

実施例１０は、実施例９による集積回路であり、ここでは各リングオシレータ回路の各論理パスに、少なくとも１つのスキャンフリップフロップを含んでいる１つのスキャンフリップフロップグループが割り当てられており、論理パスの入力側マルチプレクサは、論理パスに割り当てられているスキャンフリップフロップグループのうちの少なくとも１つのスキャンフリップフロップによって記憶されているビットに関連して、入力側マルチプレクサが、入力側マルチプレクサのデータ入力側を論理パスのパス入力側に接続するように制御され、異なるリングオシレータ回路の論理パスに、異なるスキャンフリップフロップグループが割り当てられている。

実施例１１は、実施例９または実施例１０による集積回路をテストするテスト装置であり、このテスト装置は、各リングオシレータ回路および各論理パスに対して、リングオシレータ回路の論理パスの入力側マルチプレクサに、テストモードを示す制御信号を供給し、リングオシレータ回路によってテストモードにおいて生成された測定信号を受信するように構成されている。

実施例１２は、受信した測定信号の発振周波数から集積回路の性能を求めるように構成されている分析機器を有している、実施例１１によるテスト装置である。

実施例１３は、実施例９または実施例１０による集積回路をテストする方法であって、この方法は、各リングオシレータ回路および各論理パスに対して、リングオシレータ回路の論理パスの入力側マルチプレクサへ、テストモードを示す制御信号を供給することおよびリングオシレータ回路によってテストモードにおいて生成された測定信号を受信することを含んでいる。

本発明をとりわけ、特定の実施形態を参照して図示および説明したが、当技術分野に精通している者であれば、以降の特許請求の範囲によって規定される本発明の本質および範囲から逸脱することなく、構成および詳細に関する多くの変更を行うことができることを理解するだろう。したがって、本発明の範囲は、添付の特許請求の範囲によって決定され、特許請求の範囲の文字通りの意味または等価の範囲に属するすべての変更が含まれることが意図されている。

１００ 集積回路
１０１ 論理ゲート
１０２ テストインプットピン
１０３ フリップフロップ
２００ リングオシレータ
２０１～２０３ 論理ゲート
２０４ 戻り線路
３０２ 論理パス
３０３ 戻り線路
３０４ マルチプレクサ
３０５ 測定端子
３０６ 送信側のフリップフロップ
３０７ 出力側のフリップフロップ
３０８ 制御信号
４００ チップ
４０１～４０３ 論理パス
４０４ イネーブル線路
４０５ 観察線路
４０６ 戻り線路
４０７ 中央制御ユニット
６００ オリジナルループリングオシレータ
６０１，６０２ 論理パス
６０３，６０４ マルチプレクサ
６０５，６０６ 入力側のフリップフロップ
６０７，６０８ 出力側のフリップフロップ
７００ チップ
７０１～７０３ 論理パス
７０４ イネーブル線路
７０５ 観察線路
７０６ 戻り線路
７０７ 中央制御ユニット
８００ 集積回路
８０１ リングオシレータ回路
８０２ 論理パス
８０３ パス入力側
８０４ パス出力側
８０５ 入力側マルチプレクサ
８０６ マルチプレクサ出力側
８０７ マルチプレクサのデータ入力側
８０８ 制御信号

Claims (13)

1. 集積回路であって、前記集積回路は
   少なくとも１つのリングオシレータ回路を有しており、前記少なくとも１つのリングオシレータ回路は、
   複数の論理パスを有しており、各論理パスは、１つのパス入力側と、１つのパス出力側と、前記論理パスの前記パス入力側に接続されている出力側を有している１つの入力側マルチプレクサと、を有しており、
   前記論理パスの各論理パスに、第１の論理パスで開始して、各後続の論理パスが割り当てられており、前記割り当ては、前記論理パスの前記パス出力側が前記後続の論理パスの前記入力側マルチプレクサのデータ入力側に接続されていることによって行われ、前記論理パスの最後の論理パスに前記第１の論理パスが後続の論理パスとして割り当てられており、
   各論理パスに対して、前記入力側マルチプレクサは、テストモードを示す制御信号が前記入力側マルチプレクサに供給されると、前記入力側マルチプレクサが、前記入力側マルチプレクサの前記データ入力側を、前記論理パスの前記パス入力側に接続するように構成されている、
   集積回路。
2. 各論理パスは、相前後して接続されている複数の論理ゲートのチェーンを有している、かつ／または、データバス線路を有している、
   請求項１記載の集積回路。
3. 前記入力側マルチプレクサは、さらなるデータ入力側を有しており、前記入力側マルチプレクサは、通常動作モードを示す制御信号が前記入力側マルチプレクサに供給されると、前記入力側マルチプレクサが、前記さらなるデータ入力側を、前記論理パスの前記パス入力側に接続するように構成されている、
   請求項１または２記載の集積回路。
4. 前記入力側マルチプレクサは、２対１マルチプレクサである、
   請求項１から３までのいずれか１項記載の集積回路。
5. 前記少なくとも１つのリングオシレータ回路は、テスト出力側を有しており、前記集積回路は、前記テスト出力側に接続されているテスト端子を有している、
   請求項１から４までのいずれか１項記載の集積回路。
6. 前記テスト出力側は、前記論理パスのうちの１つの論理パスと前記後続の論理パスとの間の接続部に配置されている、
   請求項５記載の集積回路。
7. 前記複数の論理パスのうちの各論理パスは、相前後して接続されている複数の論理ゲートのチェーンを有しており、前記少なくとも１つのリングオシレータ回路に、１つまたは複数のスキャンフリップフロップが割り当てられており、前記１つまたは複数のスキャンフリップフロップは、次のように前記リングオシレータ回路の前記論理パスの前記チェーンの前記論理ゲートの少なくとも一部の入力側に接続されている、すなわち、前記１つまたは複数のスキャンフリップフロップが事前に規定された側方インプットパターンを記憶している場合に、前記リングオシレータ回路の各論理パスに対して、前記論理パスの前記チェーンの前記論理ゲートが、前記論理パスの前記チェーンの第１の論理ゲートの入力側から前記論理パスの前記チェーンの最後の論理ゲートの前記出力側へシリアル１ビット論理パスを形成するように、接続されている、
   請求項１から６までのいずれか１項記載の集積回路。
8. 各論理パスには、少なくとも１つのスキャンフリップフロップを含んでいる１つのスキャンフリップフロップグループが割り当てられており、前記論理パスの前記入力側マルチプレクサは、前記論理パスに割り当てられている前記スキャンフリップフロップグループのうちの前記少なくとも１つのスキャンフリップフロップによって記憶されているビットに関連して、前記入力側マルチプレクサが、前記入力側マルチプレクサの前記データ入力側を前記論理パスの前記パス入力側に接続するように、制御される、
   請求項１から７までのいずれか１項記載の集積回路。
9. 前記集積回路は、複数のリングオシレータ回路を有しており、各リングオシレータ回路は、
   複数の論理パスを有しており、各論理パスは、１つのパス入力側と、１つのパス出力側と、前記論理パスの前記パス入力側に接続されている出力側を有している１つの入力側マルチプレクサと、を有しており、
   前記論理パスの各論理パスに、第１の論理パスで開始して、各後続の論理パスが割り当てられており、前記割り当ては、前記論理パスの前記パス出力側が前記後続の論理パスの前記入力側マルチプレクサのデータ入力側に接続されていることによって行われ、前記論理パスの最後の論理パスに前記第１の論理パスが後続の論理パスとして割り当てられており、
   各論理パスに対して、前記入力側マルチプレクサは、前記テストモードを示す制御信号が前記入力側マルチプレクサに供給されると、前記入力側マルチプレクサが、前記入力側マルチプレクサの前記データ入力側を、前記論理パスの前記パス入力側に接続するように構成されている、
   請求項１から８までのいずれか１項記載の集積回路。
10. 各リングオシレータ回路の各論理パスに、少なくとも１つのスキャンフリップフロップを含んでいる１つのスキャンフリップフロップグループが割り当てられており、前記論理パスの前記入力側マルチプレクサは、前記論理パスに割り当てられている前記スキャンフリップフロップグループのうちの前記少なくとも１つのスキャンフリップフロップによって記憶されているビットに関連して、前記入力側マルチプレクサは、前記入力側マルチプレクサの前記データ入力側を前記論理パスの前記パス入力側に接続するように制御され、異なるリングオシレータ回路の前記論理パスに、異なるスキャンフリップフロップグループが割り当てられている、
    請求項９記載の集積回路。
11. 請求項９または１０記載の集積回路をテストするテスト装置であって、
    前記テスト装置は、各リングオシレータ回路および各論理パスに対して、前記リングオシレータ回路の前記論理パスの前記入力側マルチプレクサに、前記テストモードを示す前記制御信号を供給し、前記リングオシレータ回路によって前記テストモードにおいて生成された測定信号を受信するように構成されている、
    テスト装置。
12. 前記テスト装置は、受信した前記測定信号の発振周波数から前記集積回路の性能を求めるように構成されている分析機器を有している、
    請求項１１記載のテスト装置。
13. 請求項９または１０記載の集積回路をテストする方法であって、前記方法は、
    各リングオシレータ回路および各論理パスに対して、前記リングオシレータ回路の前記論理パスの前記入力側マルチプレクサへ、前記テストモードを示す前記制御信号を供給することステップと、
    前記リングオシレータ回路によって前記テストモードにおいて生成された測定信号を受信するステップと、
    を含む方法。

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