CN116306417B - 时钟延时方法、装置、电子设备及存储介质 - Google Patents

Abstract

本公开提供了一种时钟延时方法、装置、电子设备及存储介质，所述方法包括：基于芯片的制程、电压和温度，确认芯片包括的可配置延时电路中，至少一个延时单元对应的子延迟时间；基于延迟时钟信号相对于根时钟信号的延迟时间，以及至少一个延时单元对应的子延迟时间，确认可配置延时电路的配置级数；基于至少一个延时单元对应的子延迟时间和所述可配置延时电路的配置级数，对根时钟信号进行延迟，输出延迟时钟信号；如此，全部工艺角下仅需要一套时钟约束即可实现多种工艺角下不同要求的时钟延时，简化了时钟约束的定义复杂度、工具分析的时间和开销，增强了电路的复用和灵活度。

Description

时钟延时方法、装置、电子设备及存储介质

技术领域

本公开涉及芯片技术领域，尤其涉及一种时钟延时方法、装置、电子设备及存储介质。

背景技术

随着先进工艺制程的发展，在日益复杂的大型片上系统芯片中，高性能电路在复杂的工艺角（由制程、电压和温度构成）场景下的实现难度增加；特别在产生特定延迟的时钟的场景，相关技术选择为每一个工艺角设置固定的静态分析实例进行时钟延迟，但如此会影响其他电路复用静态分析实例对应的电路，降低电路的复用和灵活度，同时也会增加硬件开销和时间开销。

发明内容

本公开提供了一种时钟延时方法、装置、电子设备及存储介质，以至少解决现有技术中存在的以上技术问题。

根据本公开的第一方面，提供了一种时钟延时方法，应用于芯片，所述方法包括：

基于芯片的制程、电压和温度，确认芯片包括的可配置延时电路中，至少一个延时单元对应的子延迟时间；

基于延迟时钟信号相对于根时钟信号的延迟时间，以及所述至少一个延时单元对应的子延迟时间，确认所述可配置延时电路的配置级数；

基于所述至少一个延时单元对应的子延迟时间和所述可配置延时电路的配置级数，对所述根时钟信号进行延迟，输出所述延迟时钟信号；

其中，所述至少一个延时单元中每一个延时单元对应的延迟时间相同。

根据本公开的第二方面，提供了一种时钟延时钟置，应用于芯片，所述装置包括可配置延时电路和级数控制电路：

所述级数控制电路，用于基于芯片的制程、电压和温度，确认芯片包括的可配置延时电路中，至少一个延时单元对应的子延迟时间；基于延迟时钟信号相对于根时钟信号的延迟时间，以及所述至少一个延时单元对应的子延迟时间，确认所述可配置延时电路的配置级数；

所述可配置延时电路，用于基于所述至少一个延时单元对应的子延迟时间和所述可配置延时电路的配置级数，对所述根时钟信号进行延迟，输出所述延迟时钟信号；

其中，所述至少一个延时单元中每一个延时单元对应的延迟时间相同。

根据本公开的第三方面，提供了一种电子设备，包括：

至少一个处理器；以及

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行本公开所述的方法。

根据本公开的第四方面，提供了一种存储有计算机指令的非瞬时计算机可读存储介质，所述计算机指令用于使所述计算机执行本公开所述的方法。

本公开的时钟延时方法，基于芯片的制程、电压和温度，确认芯片包括的可配置延时电路中，至少一个延时单元对应的子延迟时间；基于延迟时钟信号相对于根时钟信号的延迟时间，以及所述至少一个延时单元对应的子延迟时间，确认所述可配置延时电路的配置级数；基于所述至少一个延时单元对应的子延迟时间和所述可配置延时电路的配置级数，对所述根时钟信号进行延迟，输出所述延迟时钟信号；其中，所述至少一个延时单元中每一个延时单元对应的延迟时间相同；如此，全部工艺角下仅需要一套时钟约束即可实现多种工艺角下不同要求的时钟延迟，简化了时钟约束的定义复杂度、工具分析的时间和开销，增强了电路的复用和灵活度。

应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。

附图说明

通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，其中：

在附图中，相同或对应的标号表示相同或对应的部分。

图1示出了本公开实施例提供的时钟延时方法的一种可选流程示意图；

图2示出了本公开实施例提供的时钟延时方法的另一种可选流程示意图；

图3示出了本公开实施例提供的任一个延时单元的输入端口和输出端口示意图；

图4示出了本公开实施例提供的时钟延时装置的可选结构示意图；

图5示出了本公开实施例一种电子设备的组成结构示意图。

具体实施方式

为使本公开的目的、特征、优点能够更加的明显和易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而非全部实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解,“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

在以下的描述中，所涉及的术语“第一\第二”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

除非另有定义，本公开所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本公开中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

应理解，在本公开的各种实施例中，各实施过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。

对本公开实施例进行进一步详细说明之前，对本公开实施例中涉及的名词和术语进行说明，本公开实施例中涉及的名词和术语适用于如下的解释。

工艺角：本公开实施例所涉及的工艺角由制程、电压以及温度构成，即PVT（Process，Voltage，Temperature）。其中，P是指芯片制造过程中的工艺偏差（即制程），在不同晶体管/晶片/批次之间，NMOS或PMOS的驱动能力（有时也理解为电流大小或载流子迁移率）都会发生变化，用slow/fast/typical分别表示晶体管驱动能力弱/强/一般，则所有逻辑门的性能就可以限制在ss、ff、sf、fs和tt，5个制程内；V或本公开实施例中所涉及的电压是指芯片的供电电压；T或本公开实施例中所涉及的温度是指芯片的工作温度。

随着先进工艺制程的发展，在日益复杂的大型片上系统芯片中，高性能电路在复杂PVT场景下的实现难度增加。在静态时序分析中，现有的针对此类电路的时钟约束通常有2种方式：1）在不同工艺角下分别在对应级数处定义产生时钟；2）针对每个工艺角在级数控制电路处设置固定的set_case_analysis。

由于芯片的制程、电压和温度所构成的工艺角组合多达数十种，传统定义方式会扩展出相应套数的约束。如果选择方式2），则会影响其他复用这个电路的时钟路径，无法和该约束共用。从约束文件的开发上，复用和灵活度低；从工具分析角度，硬件开销和时间开销大。

因此，针对相关技术中存在的缺陷，本公开实施例提供一种时钟延时方法，可以根据不同PVT来动态调整时钟相位的电路。经过多级的可配置延时电路的时钟电路结构，通过配置级数达到相同延迟时间总和，来起到调整时钟相位的效果。在静态时序收敛中，由于不同制程电压温度工艺角下每一级延时单元的延迟时间不同，时钟经过的延时单元级数不同，时钟的电路路径也不同。在可配置延时电路输出点定义一个产生时钟，并通过在每个工艺角下对应级数的延时电路处设置时钟属性，来达到约束静态时序分析工具解析的时钟路径的效果。

图1示出了本公开实施例提供的时钟延时方法的一种可选流程示意图将根据各个步骤进行说明。

步骤S101，基于芯片的制程、电压和温度，确认芯片包括的可配置延时电路中，至少一个延时单元对应的子延迟时间。

在一些实施例中，可配置延时电路中包括多个延时单元，每次参与延迟的延时电路的数量（即可配置延时电路的配置级数）不一定相同，至少一个延时单元依次对根时钟信号进行延迟，最终得到延迟时钟信号；芯片中每一个延时单元对应的延迟时间相同（或误差很小可以忽略不计）；其中，可配置延时电路中，“可”表征可以，意为该电路中，参与延迟的延时电路的数量可以根据不同的工艺角或延迟时间配置，或该电路的配置级数可以根据不同的工艺角或延迟时间配置。

在一些实施例中，不同的制程、电压和温度组合，会导致延时单元对应的子延迟时间不同，具体的，电压和温度不变的情况下，芯片的制程越快，则对应的延时单元的子延迟时间越短；电压和制程不变的情况下，芯片的温度越高，则对应的延时单元的子延迟时间越短；温度和制程不变的情况下，芯片的电压越高，则对应的延时单元的子延迟时间越短。因此，需要基于芯片的制程、电压和温度确认可配置延时电路中延时单元对应的子延迟时间，后续才能更加准确的确定出参与延迟的延时单元的数量。

步骤S102，基于延迟时钟信号相对于根时钟信号的延迟时间，以及所述至少一个延时单元对应的子延迟时间，确认所述可配置延时电路的配置级数。

在一些实施例中，所述芯片还包括级数控制电路，所述级数控制电路用于根据每一个延时单元对应的子延迟时间和延迟时间，确认可配置延时电路的配置级数。其中，所述可配置延时电路的配置级数与参与延迟的延时单元的数量相同；所述参与延迟的延时单元的数量，可以基于跟时钟信号、延迟时钟信号和延时单元对应的子延迟时间确定。

其中，所述延迟时钟信号相对于根时钟信号的延迟时间，可以是所述延迟时钟信号与根时钟信号之间的差值，所述至少一个延时单元对应的子延迟时间，可以是每个延时单元对时钟信号的延迟时间，例如一个延时单元可以对时钟信号延迟皮秒（ps）。

步骤S103，基于所述至少一个延时单元对应的子延迟时间和所述可配置延时电路的配置级数，对所述根时钟信号进行延迟，输出所述延迟时钟信号。

在一些实施例中，基于所述可配置延时电路的配置级数确认可配置延时电路中参与延迟的延时单元，将所述根时钟信号输入至所述可配置延时电路中，依次经过参与延迟的至少一个延时单元进行延迟，得到延迟后的根时钟信号，即延迟时钟信号，所述可配置延时电路输出所述延迟时钟信号。

如此，通过本公开实施例提供的时钟延时方法，全部工艺角下仅需要一套时钟约束即可实现多种工艺角下不同要求的时钟延时，简化了时钟约束的定义复杂度、工具分析的时间和开销，增强了电路的复用和灵活度。

图2示出了本公开实施例提供的时钟延时方法的另一种可选流程示意图，将根据各个步骤进行说明。

步骤S201，基于预设芯片工艺角和子延迟时间的对照关系表，确认芯片当前的制程、电压和温度对应的可配置延时电路中，至少一个延时单元对应的子延迟时间。

在一些实施例中，不同的制程、温度和电压的组合会导致延时单元的子延迟时间不同，具体的，电压和温度不变的情况下，芯片的制程越快，则对应的延时单元的子延迟时间越短；电压和制程不变的情况下，芯片的温度越高，则对应的延时单元的子延迟时间越短；温度和制程不变的情况下，芯片的电压越高，则对应的延时单元的子延迟时间越短。

在一些实施例中，可以预先确认不同的制程、温度和电压的组合所对应的延时单元的子延迟时间，并汇总成预设芯片工艺角和子延迟时间的对照关系表；在需要可配置延时电路对根时钟信号进行延迟时，基于当前的制程、温度和电压与预设芯片工艺角和子延迟时间的对照关系表进行匹配，确认当前延时单元的子延迟时间。

在一些可选实施例中，步骤S201可以由所述芯片包括的级数控制电路实现。

步骤S202，基于延迟时钟信号相对于根时钟信号的延迟时间，以及所述至少一个延时单元对应的子延迟时间，确认所述可配置延时电路的配置级数。

在一些实施例中，所述可配置延时电路的配置级数与参与延迟的延时单元的数量相同。可以基于所述延迟时间与子延迟时间之间的商，确认所述可配置延时电路的配置级数。

例如，延迟时钟信号相对于根时钟信号的延迟时间为M×x皮秒，每一个延时单元的子延迟时间为x皮秒，则所述可配置延时电路的配置级数为M×x÷x，即级数为M，也就是需要可配置延时电路中M个延时单元参与延迟，其中，x为任意数值，M为正整数。

步骤S203，基于所述至少一个延时单元对应的子延迟时间和所述可配置延时电路的配置级数，对所述根时钟信号进行延迟。

在一些实施例中，可配置延时电路中各延时单元串联，即一个延时单元对时钟信号进行延迟后，发送至下一个相连的延时单元继续对所述时钟信号进行延迟。在进行延迟时，确认参与延迟的延时单元包括：与所述可配置延时电路的输入端连接的延时单元，以及与所述延时单元连接的M-1个延时单元。即与输入端连接的延时单元，以及所述延时单元后接的M-1个延时单元。

图3示出了本公开实施例提供的任一个延时单元的输入端口和输出端口示意图。

如图3所示，以可配置延时电路的输入端在相对左侧为例，则对任一个延时单元而言，左侧为前一个延时单元，右侧为后一个延时单元，所述延时单元对前一个延时单元发送的时钟信号进行进一步延迟，所述后一个延时单元，对所述延时单元发送的时钟信号进行进一步延迟。本领域技术人员需要理解，此处输入端设置在左侧仅为示例，也可以设置于任一侧，延时单元的相对位置及关系也根据输入端相对位置的不同适应性调整。

如图3所示，所述至少一个延时单元中，每一个延时单元均包括至少一个输入端口和至少一个输出端口；最低一级（即串连中最后一个）延时单元可以只包括一个输入端口和一个输出端口，其中输入端口用于接收前一个延时单元或输入端发送的时钟信号，所述输出端口用于将进行延迟的时钟信号发送至所述前一个延时单元或所述输入端；对于除最低一级以外的延时单元，包括2个输入端口和2个输出端口，设定接收前一个延时单元的输入端口为第一输入端口，向前一个延时单元发送时钟信号的输出端口为第一输出端口，向后一个延时单元发送时钟信号的输出端口为第二输出端口，接收后一个延时单元发送的时装信号的输入端口为第二输入端口。

具体实施时，若第一延时单元前接第二延时单元，则所述第一延时单元的第一输入端口与所述第二延时单元的第二输出端口连接，所述第一延时单元的第一输出端口与所述第二延时单元的第二输入端口连接；若所述第一延时单元后接第三延时单元，则所述第一延时单元的第二输出端口与所述第三延时单元的第一输入端口连接，所述第一延时单元的第二输入端口与所述第三延时单元的第一输出端口连接。其中，所述第三延时单元可以是最后一级延时单元，也可以是除最后一级延时单元以外的延时单元，所述第一延时单元和所述第二延时单元可以是除最后一级延时单元以外的延时单元。

在一些实施例中，所述级数控制电路确认所述可配置延时电路的配置级数之后，向所述可配置延时电路发送级数配置信号，其中，所述级数配置信号中携带有所述可配置延时电路的配置级数，指示所述可配置延时电路中，用于延迟的延时单元的数量。

在一些实施例中，所述可配置延时电路接收所述级数配置信号后，确认参与延迟的至少一个延时单元，并基于所述参与延迟的至少一个延时单元，对可配置延时电路接收的根时钟信号进行延迟，具体包括：

将所述根时钟信号输入至所述至少一个延时单元中排在最前的延时单元的第一输入端口中，所述对所述根时钟信号进行延迟的至少一个延时单元中每一个延时单元基于第一输入端口接收前一个延时单元发送的时钟信号，并基于子延迟时间对所述时钟信号进行延迟处理后，基于第二输出端口将经过延迟处理后的时钟信号输出至下一个延时单元的第一输入端口。

响应于最后一级对应的延时单元对接收的时钟信号进行延迟处理得到所述延迟时钟信号，则基于所述最后一级对应的延时单元的第一输出端口将所述延迟时钟信号发送至前一个延时单元的第二输入端口，逐级传输至排在最前的延时单元；所述排在最前的延时单元通过第一输出端口输出所述延迟时钟信号。

其中，所述时钟信号可以是根时钟信号，也可以是经过一级或多级（即一个或多个）延时单元延迟后的跟时钟信号。

在一些可选实施例中，根时钟信号经过多级延时单元延迟后，还需要再通过所述多级延时单元返回至所述可配置延时电路的输入端，也就是由后一个延时单元的第一输出端口向前一个延时单元的第二输入端口传输的过程，在此过程中，每一个延时单元的第一输出端口都会输出延迟时钟信号，可以设置除排在最前的延时单元以外的其他延时单元的第一输出端口输出的延迟时钟信号的属性为假；设置排在最前的延时单元的第一输出端口输出的延迟时钟信号的属性为真；所述可配置延时电路输出属性为真的延迟时钟信号。

在一些实施例中，电压和温度可能不断变化，为了保证延迟准确，每一次延迟都需要重新通过工艺角（制程、电压和温度）确定延时单元的子延迟时间和可配置延时电路的配置级数，重新向可配置延时电路发送级数配置信号。

如此，通过本公开实施例提供的时钟延时方法，经过可配置延时电路中多级延时单元的时钟电路结构，通过配置级数达到相同延迟时间总和，来起到调整时钟相位的效果，在可配置延时电路的静态时序收敛中，由于不同制程、电压和温度组成的工艺角下每一级延时单元的子延迟时间不同，时钟经过的延时单元级数不同，时钟的电路路径也不同，但整体而言，不同的延迟时间，或者同一延迟时间不同的工艺角，所使用的可配置延时电路中的延时单元部分重合，能够提升可配置延时电路的复用和灵活度；并且，在全部工艺角下仅需要一套时钟约束，仅需定义一个延迟时钟信号。极大的简化了时钟约束的定义复杂度，以及工具分析的时间开销，为时序收敛起到加速作用。

图4示出了本公开实施例提供的时钟延时装置的可选结构示意图，将根据各个步骤进行说明。

在一些实施例中，所述时钟延时装置400应用于芯片，包括可配置延时电路401和级数控制电路402。

其中，所述可配置延时电路401用于接收所述时钟延时装置400外部的时钟产生电路所产生的根时钟信号，并基于至少一个延时单元对所述根时钟信号进行延迟，输出延迟时钟信号。定义时钟产生电路的输出为根时钟信号，定义可配置延时电路401的输出为延迟时钟信号。

在一些实施例中，所述可配置延时电路401包括至少一个延时单元，如图4所示，包括N个延时单元，其中延时单元4与延时单元N-3之间的虚线表示省略的延时单元5至延时单元N-2。以可配置延时电路的输入端在相对左侧为例，则对任一个延时单元而言，左侧为前一个延时单元，右侧为后一个延时单元，所述延时单元对前一个延时单元发送的时钟信号进行进一步延迟，所述后一个延时单元，对所述延时单元发送的时钟信号进行进一步延迟。本领域技术人员需要理解，此处输入端设置在左侧仅为示例，也可以设置于任一侧，延时单元的相对位置及关系也根据输入端相对位置的不同适应性调整。

如图4所示，所述至少一个延时单元中，每一个延时单元均包括至少一个输入端口和至少一个输出端口；最低一级（即串连中最后一个）延时单元可以只包括一个输入端口和一个输出端口，其中输入端口用于接收前一个延时单元或输入端发送的时钟信号，所述输出端口用于将进行延迟的时钟信号发送至所述前一个延时单元或所述输入端；对于除最低一级以外的延时单元，包括2个输入端口和2个输出端口，设定接收前一个延时单元的输入端口为第一输入端口，向前一个延时单元发送时钟信号的输出端口为第一输出端口，向后一个延时单元发送时钟信号的输出端口为第二输出端口，接收后一个延时单元发送的时装信号的输入端口为第二输入端口。

具体实施时，若第一延时单元前接第二延时单元，则所述第一延时单元的第一输入端口与所述第二延时单元的第二输出端口连接，所述第一延时单元的第一输出端口与所述第二延时单元的第二输入端口连接；若所述第一延时单元后接第三延时单元，则所述第一延时单元的第二输出端口与所述第三延时单元的第一输入端口连接，所述第一延时单元的第二输入端口与所述第三延时单元的第一输出端口连接。其中，所述第三延时单元可以是最后一级延时单元，也可以是除最后一级延时单元以外的延时单元，所述第一延时单元和所述第二延时单元可以是除最后一级延时单元以外的延时单元。

在一些实施例中，所述级数控制电路402，用于基于芯片的制程、电压和温度，确认芯片包括的可配置延时电路中，至少一个延时单元对应的子延迟时间；基于延迟时钟信号相对于根时钟信号的延迟时间，以及所述至少一个延时单元对应的子延迟时间，确认所述可配置延时电路的配置级数。

所述可配置延时电路401，用于基于所述至少一个延时单元对应的子延迟时间和所述可配置延时电路的配置级数，对所述根时钟信号进行延迟，输出所述延迟时钟信号；其中，所述至少一个延时单元中每一个延时单元对应的延迟时间相同。

所述级数控制电路402，具体用于基于预设芯片工艺角和子延迟时间的对照关系表，确认芯片当前的制程、电压和温度对应的可配置延时电路中，至少一个延时单元对应的子延迟时间；

其中，所述芯片工艺角包括所述芯片的制程、电压和温度。

在一些实施例中，电压和温度不变的情况下，芯片的制程越快，则对应的延时单元的子延迟时间越短；电压和制程不变的情况下，芯片的温度越高，则对应的延时单元的子延迟时间越短；温度和制程不变的情况下，芯片的电压越高，则对应的延时单元的子延迟时间越短。

所述级数控制电路402，具体用于基于所述延迟时间和子延迟时间，确认实现所述延迟实现需要的延时单元的数量；

确认所述延时单元的数量为所述芯片包括的级数控制电路发送的级数配置信号携带的级数；

其中，所述级数配置信号用于指示所述可配置延时电路的配置级数；

所述级数控制电路402，还用于向可配置延时电路401发送级数配置信号。

所述可配置延时电路401，用于接收根时钟信号，输出延迟时钟信号；具体用于基于所述芯片包括的级数控制电路发送的级数配置信号携带的级数，确认所述可配置延时电路中对所述根时钟信号进行延迟的至少一个延时单元；

将所述根时钟信号输入至所述至少一个延时单元中排在最前的延时单元的第一输入端口中，所述对所述根时钟信号进行延迟的至少一个延时单元中每一个延时单元基于第一输入端口接收前一个延时单元发送的时钟信号，并基于子延迟时间对所述时钟信号进行延迟处理后，基于第二输出端口将经过延迟处理后的时钟信号输出至下一个延时单元的第一输入端口；

响应于最后一级对应的延时单元对接收的时钟信号进行延迟处理得到所述延迟时钟信号，则基于所述最后一级对应的延时单元的第一输出端口将所述延迟时钟信号发送至前一个延时单元的第二输入端口，逐级传输至排在最前的延时单元；

所述排在最前的延时单元通过第一输出端口输出所述延迟时钟信号。

所述可配置延时信号，还用于设置除排在最前的延时单元以外的其他延时单元的第一输出端口输出的延迟时钟信号的属性为假（即每一级延时单元的绕回点处，定义时钟的属性为假）；设置排在最前的延时单元的第一输出端口输出的延迟时钟信号的属性为真（即每个工艺角对应的级数所对应的延时单元绕回点处，定义时钟的属性为真）；输出属性为真的延迟时钟信号。

根据本公开的实施例，本公开还提供了一种电子设备和一种可读存储介质。

图5示出了可以用来实施本公开的实施例的示例电子设备800的示意性框图。电子设备旨在表示各种形式的数字计算机，诸如，膝上型计算机、台式计算机、工作台、个人数字助理、服务器、刀片式服务器、大型计算机、和其它适合的计算机。电子设备还可以表示各种形式的移动装置，诸如，个人数字处理、蜂窝电话、智能电话、可穿戴设备和其它类似的计算装置。本文所示的部件、它们的连接和关系、以及它们的功能仅仅作为示例，并且不意在限制本文中描述的和/或者要求的本公开的实现。

如图5所示，电子设备800包括计算单元801，其可以根据存储在只读存储器（ROM）802中的计算机程序或者从存储单元808加载到随机访问存储器（RAM）803中的计算机程序，来执行各种适当的动作和处理。在RAM 803中，还可存储电子设备800操作所需的各种程序和数据。计算单元801、ROM 802以及RAM 803通过总线804彼此相连。输入/输出（I/O）接口805也连接至总线804。

电子设备800中的多个部件连接至I/O接口805，包括：输入单元806，例如键盘、鼠标等；输出单元807，例如各种类型的显示器、扬声器等；存储单元808，例如磁盘、光盘等；以及通信单元809，例如网卡、调制解调器、无线通信收发机等。通信单元809允许电子设备800通过诸如因特网的计算机网络和/或各种电信网络与其他设备交换信息/数据。

计算单元801可以是各种具有处理和计算能力的通用和/或专用处理组件。计算单元801的一些示例包括但不限于中央处理单元（CPU）、图形处理单元（GPU）、各种专用的人工智能（AI）计算芯片、各种运行机器学习模型算法的计算单元、数字信号处理器（DSP）、以及任何适当的处理器、控制器、微控制器等。计算单元801执行上文所描述的各个方法和处理，例如时钟延时方法。例如，在一些实施例中，时钟延时方法可被实现为计算机软件程序，其被有形地包含于机器可读介质，例如存储单元808。在一些实施例中，计算机程序的部分或者全部可以经由ROM 802和/或通信单元809而被载入和/或安装到电子设备800上。当计算机程序加载到RAM 803并由计算单元801执行时，可以执行上文描述的时钟延时方法的一个或多个步骤。备选地，在其他实施例中，计算单元801可以通过其他任何适当的方式（例如，借助于固件）而被配置为执行时钟延时方法。

本文中以上描述的系统和技术的各种实施方式可以在数字电子电路系统、集成电路系统、场可编程门阵列（FPGA）、专用集成电路（ASIC）、专用标准产品（ASSP）、芯片上系统的系统（SOC）、负载可编程逻辑设备（CPLD）、计算机硬件、固件、软件、和/或它们的组合中实现。这些各种实施方式可以包括：实施在一个或者多个计算机程序中，该一个或者多个计算机程序可在包括至少一个可编程处理器的可编程系统上执行和/或解释，该可编程处理器可以是专用或者通用可编程处理器，可以从存储系统、至少一个输入装置、和至少一个输出装置接收数据和指令，并且将数据和指令传输至该存储系统、该至少一个输入装置、和该至少一个输出装置。

用于实施本公开的方法的程序代码可以采用一个或多个编程语言的任何组合来编写。这些程序代码可以提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器或控制器，使得程序代码当由处理器或控制器执行时使流程图和/或框图中所规定的功能/操作被实施。程序代码可以完全在机器上执行、部分地在机器上执行，作为独立软件包部分地在机器上执行且部分地在远程机器上执行或完全在远程机器或服务器上执行。

在本公开的上下文中，机器可读介质可以是有形的介质，其可以包含或存储以供指令执行系统、装置或设备使用或与指令执行系统、装置或设备结合地使用的程序。机器可读介质可以是机器可读信号介质或机器可读储存介质。机器可读介质可以包括但不限于电子的、磁性的、光学的、电磁的、红外的、或半导体系统、装置或设备，或者上述内容的任何合适组合。机器可读存储介质的更具体示例会包括基于一个或多个线的电气连接、便携式计算机盘、硬盘、随机存取存储器（RAM）、只读存储器（ROM）、可擦除可编程只读存储器（EPROM或快闪存储器）、光纤、便捷式紧凑盘只读存储器（CD-ROM）、光学储存设备、磁储存设备、或上述内容的任何合适组合。

为了提供与用户的交互，可以在计算机上实施此处描述的系统和技术，该计算机具有：用于向用户显示信息的显示装置（例如，CRT（阴极射线管）或者LCD（液晶显示器）监视器）；以及键盘和指向装置（例如，鼠标或者轨迹球），用户可以通过该键盘和该指向装置来将输入提供给计算机。其它种类的装置还可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的传感反馈（例如，视觉反馈、听觉反馈、或者触觉反馈）；并且可以用任何形式（包括声输入、语音输入或者、触觉输入）来接收来自用户的输入。

可以将此处描述的系统和技术实施在包括后台部件的计算系统（例如，作为数据服务器）、或者包括中间件部件的计算系统（例如，应用服务器）、或者包括前端部件的计算系统（例如，具有图形用户界面或者网络浏览器的用户计算机，用户可以通过该图形用户界面或者该网络浏览器来与此处描述的系统和技术的实施方式交互）、或者包括这种后台部件、中间件部件、或者前端部件的任何组合的计算系统中。可以通过任何形式或者介质的数字数据通信（例如，通信网络）来将系统的部件相互连接。通信网络的示例包括：局域网（LAN）、广域网（WAN）和互联网。

计算机系统可以包括客户端和服务器。客户端和服务器一般远离彼此并且通常通过通信网络进行交互。通过在相应的计算机上运行并且彼此具有客户端-服务器关系的计算机程序来产生客户端和服务器的关系。服务器可以是云服务器，也可以为分布式系统的服务器，或者是结合了区块链的服务器。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发公开中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本公开公开的技术方案所期望的结果，本文在此不进行限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种时钟延时方法，其特征在于，应用于芯片，所述方法包括：

基于芯片的制程、电压和温度，确认芯片包括的可配置延时电路中，至少一个延时单元对应的子延迟时间；

基于延迟时钟信号相对于根时钟信号的延迟时间，以及所述至少一个延时单元对应的子延迟时间，确认所述可配置延时电路的配置级数；

基于所述至少一个延时单元对应的子延迟时间和所述可配置延时电路的配置级数，对所述根时钟信号进行延迟，输出所述延迟时钟信号；

其中，所述至少一个延时单元中每一个延时单元对应的延迟时间相同，所述可配置延时电路用于接收根时钟信号，输出延迟时钟信号，所述可配置延时电路中至少两个延时单元串行连接，具体包括：所述至少一个延时单元中，每一个延时单元均包括至少一个输入端口和至少一个输出端口；若第一延时单元前接第二延时单元，则所述第一延时单元的第一输入端口与所述第二延时单元的第二输出端口连接，所述第一延时单元的第一输出端口与所述第二延时单元的第二输入端口连接；若所述第一延时单元后接第三延时单元，则所述第一延时单元的第二输出端口与所述第三延时单元的第一输入端口连接，所述第一延时单元的第二输入端口与所述第三延时单元的第一输出端口连接。

2.根据权利要求1所述的方法，其特征在于，所述基于芯片的制程、电压和温度，确认芯片包括的可配置延时电路中，至少一个延时单元对应的子延迟时间，包括：

基于预设芯片工艺角和子延迟时间的对照关系表，确认芯片当前的制程、电压和温度对应的可配置延时电路中，至少一个延时单元对应的子延迟时间；

其中，所述芯片工艺角包括所述芯片的制程、电压和温度。

3.根据权利要求2所述的方法，其特征在于，所述预设芯片工艺角和子延迟时间的对照关系表中，制程、电压和温度与延时单元的子延迟时间之间的关系包括以下至少之一：

电压和温度不变的情况下，芯片的制程越快，则对应的延时单元的子延迟时间越短；

电压和制程不变的情况下，芯片的温度越高，则对应的延时单元的子延迟时间越短；

温度和制程不变的情况下，芯片的电压越高，则对应的延时单元的子延迟时间越短。

4.根据权利要求1所述的方法，其特征在于，所述基于延迟时钟信号相对于根时钟信号的延迟时间，以及所述至少一个延时单元对应的子延迟时间，确认所述可配置延时电路的配置级数，包括：

基于所述延迟时间和子延迟时间，确认实现所述延迟需要的延时单元的数量；

确认所述延时单元的数量为所述芯片包括的级数控制电路发送的级数配置信号携带的级数；

其中，所述级数配置信号用于指示所述可配置延时电路的配置级数。

5.根据权利要求1所述的方法，其特征在于，所述基于所述至少一个延时单元对应的子延迟时间和所述可配置延时电路的配置级数，对所述根时钟信号进行延迟，包括：

基于所述芯片包括的级数控制电路发送的级数配置信号携带的级数，确认所述可配置延时电路中对所述根时钟信号进行延迟的至少一个延时单元；

将所述根时钟信号输入至所述至少一个延时单元中排在最前的延时单元的第一输入端口中，所述对所述根时钟信号进行延迟的至少一个延时单元中每一个延时单元基于第一输入端口接收前一个延时单元发送的时钟信号，并基于子延迟时间对所述时钟信号进行延迟处理后，基于第二输出端口将经过延迟处理后的时钟信号输出至下一个延时单元的第一输入端口；

响应于最后一级对应的延时单元对接收的时钟信号进行延迟处理得到所述延迟时钟信号，则基于所述最后一级对应的延时单元的第一输出端口将所述延迟时钟信号发送至前一个延时单元的第二输入端口，逐级传输至排在最前的延时单元；

所述排在最前的延时单元通过第一输出端口输出所述延迟时钟信号。

6.根据权利要求5所述的方法，其特征在于，所述输出所述延迟时钟信号包括：

设置除排在最前的延时单元以外的其他延时单元的第一输出端口输出的延迟时钟信号的属性为假；

设置排在最前的延时单元的第一输出端口输出的延迟时钟信号的属性为真；

输出属性为真的延迟时钟信号。

7.一种时钟延时装置，其特征在于，应用于芯片，所述装置包括：可配置延时电路和级数控制电路；

所述级数控制电路，用于基于芯片的制程、电压和温度，确认芯片包括的可配置延时电路中，至少一个延时单元对应的子延迟时间；基于延迟时钟信号相对于根时钟信号的延迟时间，以及所述至少一个延时单元对应的子延迟时间，确认所述可配置延时电路的配置级数；

所述可配置延时电路，用于基于所述至少一个延时单元对应的子延迟时间和所述可配置延时电路的配置级数，接收根时钟信号，并对所述根时钟信号进行延迟，输出所述延迟时钟信号，所述可配置延时电路中至少两个延时单元串行连接，具体包括：若第一延时单元前接第二延时单元，则所述第一延时单元的第一输入端口与所述第二延时单元的第二输出端口连接，所述第一延时单元的第一输出端口与所述第二延时单元的第二输入端口连接；若所述第一延时单元后接第三延时单元，则所述第一延时单元的第二输出端口与所述第三延时单元的第一输入端口连接，所述第一延时单元的第二输入端口与所述第三延时单元的第一输出端口连接；

其中，所述至少一个延时单元中每一个延时单元对应的延迟时间相同。

8. 一种电子设备，其特征在于，包括：

至少一个处理器；以及

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行权利要求1-6中任一项所述的方法。

9.一种存储有计算机指令的非瞬时计算机可读存储介质，其特征在于，所述计算机指令用于使计算机执行根据权利要求1-6中任一项所述的方法。