JP4422179B2 - 半導体集積回路のタイミング解析装置及び方法 - Google Patents

Description

本発明は、半導体集積回路のタイミング解析装置及び方法に関し、特に、半導体大規模デジタル集積回路（ＬＳＩ）における論理ゲートの遅延時間を、ＬＳＩの電源／グラウンド電位の変動、すなわち電源／グラウンド雑音の影響を考慮して計算するタイミング解析装置及び方法に関する。

半導体製造プロセスの進展とともに、デジタルＬＳＩには極微細トランジスタを用いた論理ゲート回路が高密度かつ大量に集積されている。このようなデジタルＬＳＩの動作時に発生する電源配線及びグラウンド配線の電位変動、すなわち電源雑音は、微細化に伴う電源電圧低下により顕在化し、無視できなくなっている。論理ゲートの遅延時間の計算には、スイッチング動作時に論理ゲートに印加される実効的な電源電圧値及びグラウンド電圧値を考慮する必要がある。

従来のタイミング解析方法における電源雑音の扱いは、その直流成分（ＩＲドロップ）及び時間変動成分（ダイナミックドロップ）に分けて考えることができる。前者は、デジタルＬＳＩの平均電源電流値と、内部電源網やグラウンド網の抵抗成分を乗じた、電圧降下の直流成分である。ここで、平均電源電流値は、例えばデジタルＬＳＩに与えるテストベクタ時間全体の電源電流を積分し、テストベクタ時間で平均化して得ることができる。

また、大規模なデジタルＬＳＩにおける面内の電圧変動分布を表現するために、デジタルＬＳＩをメッシュあるいはブロック分割し、前述の平均電流値を小領域毎に求めて実効電圧値の分布を得ることも行われる。ここで、論理ゲートの遅延時間は実効電圧値に比例して変動するとして、公称電圧値における遅延時間からの変更量として算出される。一方、後者では論理ゲートの動作時間内での電圧変動値を平均化することで、短時間区間毎にダイナミック雑音を静的に近似する手法の提案がある（例えば、非特許文献１参照。）。論理ゲートの遅延時間の更新は前者と同様である。

特許３５６９６８１号公報。 K. Shimazaki, et al., "An Integrated Timing and Dynamic Supply Noise Verification for Nano-meter CMOS SoC Designs", Proceedings of IEEE 2005 Custom Integrated Circuits Conference (CICC 2005), pp.31-34, September 2005. M. Fukazawa et al., "Measurements of Digital Signal Delay Variation Due to Dynamic Power Supply Noise", Proceedings of IEEE Asian Solid-State Circuits Conference 2005 (A-SSCC 2005), #6-6, pp. 165-168, November 2005. M. Fukazawa et al., "Delay Variation Analysis in Consideration of Dynamic Power Supply Noise Waveform", Proceedings of IEEE 2006 Custom Integrated Circuits Conference (CICC 2006), pp. 865-868, September 2006.

実際の電源やグラウンドの電位変動、すなわち雑音は、直流を含む低周波成分から、ＬＳＩのクロック周波数及びその高調波に至る、広帯域な周波数成分を含むことが知られている。論理ゲートのスイッチング動作時間に比べて十分に長い周期の変動は、前述した従来技術のように、一定の電源・グラウンド電圧として論理ゲートに作用するものとして近似できる。

しかしながら、スイッチング動作時間と同程度かそれ以下の短い周期（すなわち高い周波数）の変動成分は、論理ゲートのスイッチング動作の過程における実効的な電源／グラウンド電圧のダイナミックな変化として作用し、これによる電流変化が遅延時間を変動させる。この場合、論理ゲートの遅延時間は、スイッチング動作のタイミングと、雑音の発生タイミングの時間差にも影響を受けるものであり、従来手法では解析できない（例えば、非特許文献２及び３参照。図３参照。）。

このように、従来のタイミング解析方法では、電源雑音やグラウンド雑音の時間変動を考慮した遅延時間の計算を含めていないため、十分な解析精度が得られていなかった。

本発明の目的は以上の問題点を解決し、デジタルＬＳＩなどの半導体集積回路における静的及び動的な電源／グラウンド電圧変動、すなわち雑音の影響を考慮して論理ゲートの遅延時間を決定することができる半導体集積回路のタイミング解析装置及び方法を提供することにある。

第１の発明に係る半導体集積回路のタイミング解析装置は、複数の論理ゲートを含む論理ゲート回路を備えた半導体集積回路の動作タイミングを解析する半導体集積回路のタイミング解析装置において、
電源電圧と、電源のグラウンド電位との少なくとも一方を検出し、その雑音波形を周波数成分に分解し、当該周波数成分を、所定のしきい値周波数未満の低周波成分と、上記しきい値周波数以上の高周波成分とに分類して、上記低周波成分による各論理ゲートの静的な遅延時間を算出し、上記高周波成分による各論理ゲートの動的な遅延時間を算出し、上記算出された各遅延時間を合成して各論理ゲートの遅延時間を決定する制御手段を備えたことを特徴とする。

上記半導体集積回路のタイミング解析装置において、上記制御手段はさらに、上記決定された各論理ゲートの遅延時間に基づいて、上記各論理ゲートの出力タイミングが所定期間に収まるように調整することにより上記半導体集積回路の回路設計を行うことを特徴とする。

また、上記半導体集積回路のタイミング解析装置において、上記制御手段は、上記半導体集積回路における上記低周波成分による遅延時間について負荷状態と低周波成分の電圧との関係を示す第１のテーブルを予め作成して第１の記憶装置に格納し、上記第１のテーブルを参照して上記静的な遅延時間を算出することを特徴とする。

さらに、上記半導体集積回路のタイミング解析装置において、上記制御手段は、上記半導体集積回路における上記高周波成分による遅延時間の変動成分について、負荷状態と高周波成分の電圧振幅と電源電圧の周波数との関係を示す第２のテーブルを予め作成して第２の記憶装置に格納し、上記第２のテーブルを参照して上記動的な遅延時間を算出することを特徴とする。

また、上記半導体集積回路のタイミング解析装置において、上記制御手段は、上記高周波成分のうち最大の電圧振幅を有する高周波成分による各論理ゲートの動的な遅延時間を算出することを特徴とする。もしくは、上記制御手段は、上記高周波成分のうち上記半導体集積回路のクロック周波数を有する高周波成分による各論理ゲートの動的な遅延時間を算出することを特徴とする。とって代わって、上記制御手段は、上記高周波成分のうち上記半導体集積回路のクロック周波数とその２倍の周波数とを有する高周波成分による各論理ゲートの動的な遅延時間を算出することを特徴とする。

さらに、上記半導体集積回路のタイミング解析装置において、上記制御手段は、上記半導体集積回路について実測することにより電源電圧と、電源のグラウンド電位との少なくとも一方を検出することを特徴とする。もしくは、上記制御手段は、上記半導体集積回路について回路シミュレーションすることにより電源電圧と、電源のグラウンド電位との少なくとも一方を検出することを特徴とする。

第２の発明に係る半導体集積回路のタイミング解析方法は、複数の論理ゲートを含む論理ゲート回路を備えた半導体集積回路の動作タイミングを解析する半導体集積回路のタイミング解析方法において、
電源電圧と、電源のグラウンド電位との少なくとも一方を検出し、その雑音波形を周波数成分に分解し、当該周波数成分を、所定のしきい値周波数未満の低周波成分と、上記しきい値周波数以上の高周波成分とに分類して、上記低周波成分による各論理ゲートの静的な遅延時間を算出し、上記高周波成分による各論理ゲートの動的な遅延時間を算出し、上記算出された各遅延時間を合成して各論理ゲートの遅延時間を決定する制御ステップを含むことを特徴とする。

上記半導体集積回路のタイミング解析方法において、上記制御ステップはさらに、上記決定された各論理ゲートの遅延時間に基づいて、上記各論理ゲートの出力タイミングが所定期間に収まるように調整することにより上記半導体集積回路の回路設計を行うことを特徴とする。

また、上記半導体集積回路のタイミング解析方法において、上記制御ステップは、上記半導体集積回路における上記低周波成分による遅延時間について負荷状態と低周波成分の電圧との関係を示す第１のテーブルを予め作成して第１の記憶方法に格納し、上記第１のテーブルを参照して上記静的な遅延時間を算出することを特徴とする。

さらに、上記半導体集積回路のタイミング解析方法において、上記制御ステップは、上記半導体集積回路における上記高周波成分による遅延時間の変動成分について、負荷状態と高周波成分の電圧振幅と電源電圧の周波数との関係を示す第２のテーブルを予め作成して第２の記憶方法に格納し、上記第２のテーブルを参照して上記動的な遅延時間を算出することを特徴とする。

また、上記半導体集積回路のタイミング解析方法において、上記制御ステップは、上記高周波成分のうち最大の電圧振幅を有する高周波成分による各論理ゲートの動的な遅延時間を算出することを特徴とする。もしくは、上記制御ステップは、上記高周波成分のうち上記半導体集積回路のクロック周波数を有する高周波成分による各論理ゲートの動的な遅延時間を算出することを特徴とする。とって代わって、上記制御ステップは、上記高周波成分のうち上記半導体集積回路のクロック周波数とその２倍の周波数とを有する高周波成分による各論理ゲートの動的な遅延時間を算出することを特徴とする。

さらに、上記半導体集積回路のタイミング解析方法において、上記制御ステップは、上記半導体集積回路について実測することにより電源電圧と、電源のグラウンド電位との少なくとも一方を検出することを特徴とする。もしくは、上記制御ステップは、上記半導体集積回路について回路シミュレーションすることにより電源電圧と、電源のグラウンド電位との少なくとも一方を検出することを特徴とする。

従って、本発明に係る半導体集積回路のタイミング解析装置及び方法によれば、デジタルＬＳＩなどの半導体集積回路を構成する論理ゲートの遅延値を静的及び動的な電源雑音を考慮して算出できる。さらに雑音波形と論理ゲート動作の時間軸上の相対関係の作用を遅延時間の変動幅として扱うことにより、半導体集積回路における遅延時間の算出を周波数毎に分割して行うことで精度が増し、また遅延時間の算出工程を現在の計算機の能力で足りる程度に大幅に簡略化しているため、高精度なタイミング設計を短時間で行うことができる。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

図１は本発明の一実施形態に係る半導体集積回路のタイミング解析装置の構成を示すブロック図である。本実施形態に係る半導体集積回路のタイミング解析装置は、図１に示すように、デジタル計算機である半導体集積回路のタイミング解析コントローラ１０を含むように構成され、図６のダイナミック電源雑音を考慮した論理ゲート遅延時間の計算とタイミング解析処理、図７のダイナミック電源雑音を考慮した論理ゲート遅延時間の計算とデジタル回路設計処理、又は図１６のデジタル回路設計処理を実行することにより、例えば複数の論理ゲートからなる論理ゲート回路を含む半導体ＬＳＩ回路である被検査回路デバイス（以下、ＤＵＴという。）５０の電源電圧Ｖｄｄを検出してその雑音を解析し、その解析結果に基づいて、論理ゲート回路の動作タイミングを決定して当該論理ゲート回路のタイミング解析及び設計やデジタル回路の設計を行うことを特徴としている。

図１において、半導体集積回路のタイミング解析コントローラ１０は、
（ａ）当該半導体集積回路のタイミング解析コントローラ１０の動作及び処理を演算及び制御するコンピュータのＣＰＵ（中央演算処理装置）２０と、
（ｂ）オペレーションプログラムなどの基本プログラム及びそれを実行するために必要なデータを格納するＲＯＭ（読み出し専用メモリ）２１と、
（ｃ）ＣＰＵ２０のワーキングメモリとして動作し、図６のダイナミック電源雑音を考慮した論理ゲート遅延時間の計算とタイミング解析処理、図７のダイナミック電源雑音を考慮した論理ゲート遅延時間の計算とデジタル回路設計処理、及び図１６のデジタル回路設計処理と、その処理において必要なパラメータやデータを一時的に格納するＲＡＭ（ランダムアクセスメモリ）２２と、
（ｄ）例えばハードディスクメモリで構成され、入力パラメータのデータやシミュレーション結果のデータなどのデータを格納するデータメモリ２３と、
（ｅ）例えばハードディスクメモリで構成され、ＣＤ−ＲＯＭドライブ装置４５を用いて読みこんだ図６、図７及び図１６の処理プログラムを格納するプログラムメモリ２４と、
（ｆ）所定のデータや指示コマンドを入力するためのキーボード４１に接続され、キーボード４１から入力されたデータや指示コマンドを受信して所定の信号変換などのインターフェース処理を行ってＣＰＵ２０に伝送するキーボードインターフェース３１と、
（ｇ）ＣＲＴディスプレイ４３上で指示コマンドを入力するためのマウス４２に接続され、マウス４２から入力されたデータや指示コマンドを受信して所定の信号変換などのインターフェース処理を行ってＣＰＵ２０に伝送するマウスインターフェース３２と、
（ｈ）ＣＰＵ２０によって処理されたデータや設定指示画面などを表示するＣＲＴディスプレイ４３に接続され、表示すべき画像データをＣＲＴディスプレイ４３用の画像信号に変換してＣＲＴディスプレイ４３に出力して表示するディスプレイインターフェース３３と、
（ｉ）ＣＰＵ２０によって処理されたデータ及び所定の解析結果及び設計結果などを印字するプリンタ４４に接続され、印字すべき印字データの所定の信号変換などを行ってプリンタ４４に出力して印字するプリンタインターフェース３４と、
（ｊ）図６、図７及び図１６処理プログラムが記憶されたＣＤ−ＲＯＭ４６から当該処理プログラムのプログラムデータを読み出すＣＤ−ＲＯＭドライブ装置４５に接続され、読み出された処理プログラムのプログラムデータを所定の信号変換などを行ってプログラムメモリ２４に転送するドライブ装置インターフェース３５と、
（ｋ）ＤＵＴ５０の電源電圧Ｖｄｄをその所定の電源ノードを介して信号検出回路５１により検出された電圧信号を受信して所定の信号形式にＡ／Ｄ変換してＣＰＵ２０に出力する信号検出インターフェース３６とを備え、
ここで、これらの回路２０−２４及び３１−３６はバス３０を介して接続される。なお、電源電圧Ｖｄｄ（さらに、接地電位Ｖｇｎｄも加えてもよい。）のデータについては、上述のようにＤＵＴ５０から実際の回路のデータを取得してもよいし、半導体集積回路について例えばネットリスト（その回路の接続状態を表現したデータ）に基づいて回路シミュレータを用いて回路シミュレーションを行って取得してもよい。

第１の実施形態では、半導体集積回路の電源雑音についてＤＣを含む低周波成分に加えて高周波成分による論理ゲートの遅延時間の変動を算出して動作タイミングの解析及び設計を行う方法について以下に説明する。

図２（ａ）は半導体集積回路の雑音振幅が小さいときの電源電圧及び信号電圧の各波形を示す波形図であり、図２（ｂ）は半導体集積回路の雑音振幅が大きいときの電源電圧及び信号電圧の各波形を示す波形図であり、図２（ｃ）は本実施形態に係る雑音振幅に対する遅延時間を示す解析グラフである。また、図３（ａ）は半導体集積回路の電源電圧及び信号電圧の各波形を示す波形図であり、図３（ｂ）は従来技術に係る雑音振幅に対する遅延時間を示す解析グラフである。さらに、図４は本実施形態に係る半導体集積回路のタイミング解析方法を示す図である。従来技術では、図３に示すように、電源電圧のＤＣ成分Ｖｄｄｄｃのみに基づいて雑音振幅の遅延時間Ｔｄｅｌａｙの解析を行っているが（例えば特許文献１参照。）、本実施形態では、図２及び図４に示すように、電源電圧のＤＣ成分Ｖｄｄｄｃに加えて、そのＡＣ成分Ｖｄｄａｃに基づいて雑音振幅の遅延時間Ｔｄｅｌａｙの解析をその変動Ｔｄｅｌａｙｖａｒを考慮して行うことを特徴としている。例えば、図４に示すように、電源電圧１００には雑音を含むが、それをＦＦＴ処理して高周波成分１０１と低周波成分１０２とに分解して、低周波成分１０２に基づく静的な遅延時間と、高周波成分１０１に基づく動的な遅延時間とに基づいて論理ゲート回路１０３においてワースト・タイミング１０５を考慮してそれらの合成で出力信号の動作タイミングの解析を行う。

図６は本実施形態に係るダイナミック電源雑音を考慮した論理ゲート遅延時間の計算とタイミング解析処理の概要を示すフローチャートである。図６において、ステップＳ１で電源雑音モデルを得る処理を行う。具体的には、ＤＵＴ５０の波形精度の高い電源電流モデル及び電源系ＡＣインピーダンスモデル（電源と直列に挿入したインダクタンス、キャパシタンス、及び抵抗で構成した電源のインピーダンスを表すモデルという。）を用いて電源雑音モデルを形成し、これに基づいて回路シミュレータを用いて電源雑音の電圧波形（電圧波形については、電源電圧と、電源のグラウンド電位との少なくとも一方であってもよい。）をシミュレーションし（もしくは実際の電圧波形を検出してもよい。）そのデータを得る。次いで、ステップＳ２においてＦＦＴ（Fast Fourier Transformation）解析処理を行う。具体的には、電源雑音の電圧データに対してＦＦＴ演算を行ってスペクトルデータを算出した後、周波数及び位相の異なる複数のクロックドメインを考慮して低周波数域及び高周波数域の主成分について抽出する。そして、ステップＳ３において遅延時間の変動解析処理を実行する。具体的には、低周波数成分から静的な遅延時間を計算し、高周波数成分によるタイミング変動幅を解析して算出する。さらに、ステップＳ４において遅延時間マージンを用いたタイミング解析処理を行う。具体的には、タイミング解析処理において、雑音波形と遷移の位相関係を遅延時間の幅に吸収し、各論理ゲートの出力タイミングが所定期間に収まるように調整して、当該技術分野で使用されている例えばＳＤＦ（Standard Delay Format）に幅をもたせるようにタイミング設計を行う。すなわちＳＤＦを用いたタイミング設計において、計算された回路内の遅延が所定値内に収まるようにデジタル回路を再構成することで、最適なタイミングとなる設計を行う。

図７は本実施形態に係るダイナミック電源雑音を考慮した論理ゲート遅延時間の計算とデジタル回路設計処理を示すフローチャートである。図７において、当該処理は以下のステップを含む。
（１）ステップＳ１１：電源雑音モデルを得る処理。
（２）ステップＳ１２：ＦＦＴ解析処理。
（３）ステップＳ１３：遅延時間の変動解析処理。この処理はＤＣ成分による処理と、ＡＣ成分による処理とを含む。
（４）ステップＳ１４：遅延時間の算出処理。
（５）ステップＳ１５：デジタル回路設計処理。
以下、これらの各処理について図８乃至図１４を参照して詳述する。

まず、ステップＳ１１において、デジタルＬＳＩの電源雑音（及びグラウンド雑音）を例えば電源系ＡＣインピーダンスモデルを用いてシミュレーションし（又は実際の回路から検出して）その電圧雑音波形データを得る。次いで、ステップＳ１２においてＦＦＴ（Fast Fourier Transformation）解析処理を行う。具体的には、電源雑音の電圧データに対してＦＦＴ演算を行ってスペクトルデータを算出した後、周波数及び位相の異なる複数のクロックドメインを考慮して低周波数域及び高周波数域の主成分について抽出する。図８は本実施形態に係る電源雑音の解析処理を示す図である。図８（ａ）は電源雑音の電圧波形１００を示しており、そのデータに対してＦＦＴ処理を行うことにより、図８（ｂ）に示すように、ＤＣを含む低周波成分１０２と、高周波成分１０１とをスペクトル分解して得る。図９は電源雑音の一例を示す波形図であり、図１０は図９の電源雑音をフーリエ変換したときのスペクトル図である。図９及び図１０から明らかなように、電源雑音には種々のピーク成分を存在することがわかる。

次いで、ステップＳ１３において遅延時間の変動解析処理を行う。ここで、電源雑音のＤＣ成分による静的なゲート遅延時間の解析処理と、電源雑音のＡＣ成分によるゲート遅延時間の変動成分の解析処理とを行うが、以下分けて詳述する。

まず、電源雑音のＤＣ成分による静的なゲート遅延時間の解析処理においては、ステップＳ１２で得られた低周波の雑音成分について、論理ゲートのスイッチング動作時間内の電圧変動を平均化することで電源（及び好ましくは、グラウンド）の直流電圧値（Ｖｄｄｄｃ（Ｖｇｎｄ））を算出し、その電圧における論理ゲートの静的な遅延時間（Ｔｄｅｌａｙｄｃ）を算出する。ここでＶｄｄｄｃ（Ｖｇｎｄ）とＴｄｅｌａｙｄｃの関係は、回路シミュレーションにより予め特性づける。具体的には、直流電圧値、論理ゲートの種類、入力の遷移時間、出力負荷、を離散化した各条件の組み合わせに対して遅延時間Ｔｄｅｌａｙｄｃを回路シミュレーションにより算出したテーブルを準備し、論理ゲート・ライブラリ（データメモリ２３内に格納）に付加する。図１１は本実施形態に係る遅延時間の変動解析処理（ＤＣ）で用いるテーブルの一例であり、負荷状態とＤＣ成分の電圧に対する静的なゲート遅延時間を示す図である。また、図１２は上記遅延時間の変動解析処理（ＤＣ）におけるゲート遅延時間の変化を示す波形図である。電源雑音のＤＣ成分は、論理ゲートに印加される実効的な電源電圧とみなせるので、ゲート遅延時間を、ＤＣ成分の電圧と、負荷状態（出力負荷インピーダンスや入力信号の傾きなど）との条件に対して回路シミュレータにより算出して各論理ゲート毎に図１１のごとくテーブル化しておく。図１１において、縦軸は出力負荷インピーダンスや入力信号の傾きなどの負荷状態である一方、横軸はＤＣ成分の電圧である。テーブル内の数値は各項目に対応する遅延時間Ｔｄｅｌａｙｄｃ（Ｆｄｃ）である。

次いで、電源雑音のＡＣ成分による静的なゲート遅延時間の解析処理においては、ステップＳ１２で得られた高周波の雑音成分による電源（及び好ましくは、グラウンド）の電圧変動（Ｖｄｄａｃ（Ｖｇｄａｃ））が、論理ゲートのスイッチング動作時間内で論理ゲートに流れる電源電流を動的に変調することによる遅延時間の変動量（Ｔｄｅｌａｙｖａｒ）に着目する。ここで、電源電圧（グラウンド）の高周波雑音成分と論理ゲートのスイッチング動作について、両者の時間軸上の相対位置により遅延時間の変動Ｔｄｅｌａｙｖａｒが変化する。本実施形態では、電源雑音を高周波の主要な成分で代表させる。すなわち、雑音を周期性のある正弦波形で置き換えることにより、遅延時間の変動Ｔｄｅｌａｙｖａｒの最小値、最大値（及び好ましくは、変化幅）（Ｔｄｅｌａｙｍｉｎ，Ｔｄｅｌａｙｍａｘ（Ｔｄｅｌａｙｖａｒｗｉｄｔｈ））を算出する。ここで（Ｖｄｄａｃ（Ｖｇｄａｃ））とＴｄｅｌａｙｖａｒの関係は、回路シミュレーションにより予め特性づける。具体的には、雑音の周波数、雑音の振幅、論理ゲートの種類、入力の遷移時間、出力負荷、電源（グラウンド）雑音と出力の相対時間を離散化した各条件の組み合わせに対して遅延時間の変動Ｔｄｅｌａｙｖａｒを回路シミュレーションにより算出したテーブルを準備し、論理ゲート・ライブラリ（データメモリ２３に格納する。）に付加する。また、電源（グラウンド）雑音の主成分を複数周波数で表現する場合には、それぞれの周波数Ｆａｃに対するＴｄｅｌａｙｖａｒ（Ｆａｃ）を算出する。

図１３は本実施形態に係る遅延時間の変動解析処理（ＡＣ）で用いる電源雑音の周波数成分（Ｆａｃ）の電圧Ｖａｃ（Ｖｐｐ）及び負荷状態に対する遅延時間の変動成分のテーブル（周波数Ｆａｃ毎に用意する。）の一例を示す図である。当該処理では、電源雑音の動的成分を、周期的に変動するＡＣ電源で近似し、この電源下での論理ゲートの遅延時間を解析する。このとき、ＡＣ電源と論理ゲートの遷移タイミングの位相差による遅延時間の変動を評価し、最大値Ｔｄｅｌａｙｍａｘ及び最小値Ｔｄｅｌａｙｍｉｎを求める。ここで、ゲート遅延時間を、ＡＣ電圧振幅、周波数及び負荷状態（出力負荷インピーダンスや入力信号の傾きなど）等に対してこれらの値を回路シミュレーションにより論理ゲートの種別毎に算出して図１３のごとくテーブル化する。図１３において、縦軸は出力負荷インピーダンスや入力信号の傾きなどの負荷状態であり、横軸は電源雑音のＡＣ成分の周波数Ｆａｃにおける電圧振幅Ｖａｃ（Ｖｐｐ）である。

さらに、ステップＳ１４において各論理ゲート毎の遅延時間の算出処理を行う。この処理では、デジタルＬＳＩ内の各論理ゲートについて、静的な遅延時間Ｔｄｅｌａｙｄｃと動的な遅延時間の変動幅Ｔｄｅｌａｙｖａｒを合成し、設計上の動作タイミングを決定する。複数の周波数成分に対して算出したＴｄｅｌａｙｖａｒ（Ｆａｃ）を用いる場合には、ＴｄｅｌａｙｖａｒはＴｄｅｌａｙｖａｒ（Ｆａｃ）全体を内包するように加算して考えればよい。なお、多くの場合、最も強度の大きい周波数成分ＦａｃによるＴｄｅｌａｙｖａｒ（Ｆａｃ）の変化範囲Ｔｄｅｌａｙｗｉｄｔｈ（Ｆａｃ）に、その他成分のＴｄｅｌａｙｖａｒ（Ｆａｃ）が含まれると考えられる。具体的には以下の実施例を提案する。

ダイナミック電源雑音を考慮したゲート遅延時間Ｔｄｅｌａｙｍｏｄｉｆｉｅｄを次式（１）を用いて計算する。なお、Ｆ_１，Ｆ_２，Ｆ_３，…は例えば所定のしきい値振幅（又はしきい値電力）以上の高周波成分の各周波数を表す。

［数１］
Ｔｄｅｌａｙｍｏｄｉｆｉｅｄ
＝ａ_０Ｔｄｅｌａｙｄｃ（Ｆｄｃ）＋ａ_１Ｔｄｅｌａｙｍａｘ（Ｆ_１）
＋ａ_２Ｔｄｅｌａｙｍａｘ（Ｆ_２）＋ａ_３Ｔｄｅｌａｙｍａｘ（Ｆ_３）＋… （１）

上記式（１）の使用方法として以下の４つの実施例を提案する。
（１）実施例１：全ての係数ａ_ｘ（ｘ＝０，１，…，ｎ）を１とする。
（２）実施例２：係数ａ_０及び最大の電圧振幅をとる周波数Ｆ_ｘｍａｘに係る係数ａ_ｘｍａｘのみを１とし、その他の係数ａ_ｘを全て０とする。
（３）実施例３：係数ａ_０及びクロック周波数に等しいＦ_ｘＣＬＫに係るａ_ｘＣＬＫのみを１とし、その他の係数ａ_ｘを全て０とする。
（４）実施例４：係数ａ_０、クロック周波数に等しいＦ_ｘＣＬＫに係るａ_ｘＣＬＫ、及びクロック周波数の２倍（又は複数倍であってもよい。）に等しいＦ_{２ｘＣＬＫ}に係るａ_{２ｘＣＬＫ}のみを１とし、その他の係数ａ_ｘを全て０とする。
（５）実施例５：各係数ａ_ｘは、実測結果、シミュレーション結果、電圧値、パッケージのインピーダンスを考慮したモデル、電源配線の構造、デジタル回路のゲート数、経験、などに基づいて重み付けした実数とする。

すなわち、実施例１では、高周波成分として、所定のしきい値振幅（又はしきい値電力）以上の高周波成分の各周波数の遅延時間の影響を考慮して各論理ゲートの遅延時間を求める。また、実施例２では、高周波成分として、最大の電圧振幅をとる周波数Ｆ_ｘｍａｘに係る遅延時間の影響を考慮して各論理ゲートの遅延時間を求める。さらに、実施例３では、高周波成分として、クロック周波数Ｆ_ｘＣＬＫに係る遅延時間の影響を考慮して各論理ゲートの遅延時間を求める。またさらに、実施例４では、高周波成分として、クロック周波数Ｆ_ｘＣＬＫ及びその２倍の周波数Ｆ_{２ｘＣＬＫ}に係る遅延時間の影響を考慮して各論理ゲートの遅延時間を求める。

以上の式（１）においては、ＤＣ成分と複数の周波数の高周波成分とに分けてゲート遅延時間を評価しているが、本発明はこれに限らず、ＤＣ成分の近傍の低周波成分（少なくとも１つの周波数）も考慮に入れてもよい。その場合において、電源雑音の低周波成分と高周波成分とを切り分けるしきい値周波数については、ステップＳ１２における電源雑音の周波数成分の解析処理において、周波数分布の平均値から設定し、あるいは周波数分布の動的な変化に追随して設定することが考えられる。すなわち、雑音波形を被解析デジタル回路の動作事項（クロック周波数、動作電圧、動作モードの切替や、処理データ種類の切替など）を考慮してＦＦＴ解析して、ステップＳ１２において周波数の切り出しを変更する。また、より一般的には、低周波数域ではデジタルＬＳＩのリーク電流及び論理ゲート貫通電流の平均による静的ＤＣドロップ成分、また高周波数域はクロック信号供給系やフリップフロップによるクロック周波数成分及びその高調波（特に２倍）が、それぞれの周波数領域における雑音の主成分であり、これらを上述のごとくステップＳ１３における２つの成分の変動算出における代表値とすることができる。

さらに、ステップＳ１５において、デジタル回路設計処理を行う。具体的には、図１６の回路設計の処理を行う。図１５は従来技術に係るデジタル回路設計フローを示すフローチャートであり、図１６は本実施形態に係るデジタル回路設計フローを示すフローチャートである。図１５に示すように、ステップＳ２１においてＲＴＬ（Register Transfer Level）設計を行い、ステップＳ２２において論理合成を行い、ステップＳ２３において自動配置配線を行い、ステップＳ２４において各論理ゲートのタイミング設計を行って当該設計を完了する。本実施形態では、ステップＳ２３の処理の後、ステップＳ２６において詳細上述したように電源雑音の解析（ステップＳ１１−Ｓ１３）を行った後、ステップＳ２７において電源雑音を考慮したゲート遅延時間の計算（ステップＳ１４）を行い、ステップＳ２４における各論理ゲートにおけるタイミング設計に反映させる。具体的には、タイミング解析処理において、雑音波形と遷移の位相関係を遅延時間の幅に吸収し、各論理ゲートの出力タイミングが所定期間に収まるように調整して、当該技術分野で使用されている例えばＳＤＦ（Standard Delay Format）に幅をもたせるようにタイミング設計を行う。すなわちＳＤＦを用いたタイミング設計のように、計算された回路内の遅延が所定値内に収まるようにデジタル回路を再構成を行うことで、最適なタイミングとなる設計を行う。

図１４は本実施形態に係るデジタル回路の設計処理における遅延時間の更新処理を示す図である。図１４に示すように、論理ゲートの遅延時間の変動を評価し、それに基づいて論理ゲートの遷移開始時間を相対的に移動させることにより、遅延時間の変動を相殺するように動作タイミングを調整することができる。上記遅延時間の反映後のデジタル回路についてステップＳ２２において論理合成又はステップＳ２３の自動配置配線に戻り、デジタル回路について再設計した後、ステップＳ２６−Ｓ２７の処理を行い、遅延時間を更新しながら、ステップＳ２４において最適なタイミング設計を行うようにする。

以上説明したように、本実施形態によれば、デジタルＬＳＩを構成する論理ゲートの遅延値を静的及び動的な電源雑音を考慮して算出できる。さらに雑音波形と論理ゲート動作の時間軸上の相対関係の作用を遅延時間の変動幅として扱うことにより、半導体集積回路における遅延時間の算出を周波数毎に分割して行うことで精度が増し、また遅延時間の算出工程を現在の計算機の能力で足りる程度に大幅に簡略化しているため、高精度なタイミング設計を短時間で行うことができる。

実施形態の特有の効果．
近年のシステムオンチップ（ＳｏＣ）デジタルＬＳＩの開発においては、システムの高機能化に伴う大規模集積化と、サブ１００ｎｍ領域に微細化の進むトランジスタの使用による低電源電圧化（低電圧化）と低消費電力化が進んでいる。特に、低消費電力化を目的として、ＳｏＣの機能ブロック毎に電源供給をオン／オフする多電源ドメイン設計や、クロック信号を選択供給する多クロックドメイン設計が、一般的である。さらに、動作周波数を最適値に維持するため、電源電圧あるいはクロック周波数をこれらのドメイン毎に切り換えることもある。

デジタルＬＳＩ設計におけるタイミング設計は前述の多ドメイン化により複雑化し、さらに、低消費電力化しながらＬＳＩの動作性能を向上するためには、タイミング・マージンの過不足の無い最適なタイミング設計が欠かせない。

本発明に係る実施形態により、デジタルＬＳＩのタイミング設計において、静的及び動的な電源雑音による論理ゲートの遅延時間変動を考慮することで、タイミング設計の最適化が期待できる。さらに、電源雑音波形と論理ゲート動作の時間軸上の相対関係を遅延時間の変動幅として扱うことにより、前述のようなＳｏＣの多ドメイン設計におけるドメイン間のタイミング差及びその変動（クロックジッタ等による）に対して、タイミング設計のロバスト化が期待できる（図５参照。）。

ここで、電源雑音の周波数分析と、電源雑音による論理ゲート遅延時間変化の静的及び動的な扱いの実施例について以下に説明する。

デジタルＬＳＩにおける電源／グラウンド雑音波形と周波数成分の分析結果例題として、Ｚ８０プロセッサ（トランジスタ数５０ｋ個程度）の動作時における電源雑音のシミュレーション波形と、そのＦＦＴ解析結果とをそれぞれ図９及び図１０に示す。このシミュレーションは、時系列分割寄生容量列モデルによるデジタル集積回路の電流波形モデル（「半導体集積回路における電源電流波形の解析方法及び解析装置」（特許文献１参照。）及びレイアウトから抽出した電源系インピーダンスネットワーク等価回路を回路シミュレータで解析して得た。なお、同じ例題について同じ手法で解析した基板雑音波形について、０．２５μｍのＣＭＯＳテストチップの実測値との良い一致を確認しており、図９の電源雑音波形はデジタル回路の実動作時の電源雑音波形として信頼できる。本プロセッサは小規模であるが、その内部の活性化や雑音はテストベクタに依存する。しかしながら、図１０のＦＦＴ結果で明らかであるように、主たる雑音成分は動作クロック周波数６２．５ＭＨｚ及びその高調波成分であり、強度が際立って大きいクロック周波数の成分を高周波側の成分として代表できる。一方でＤＣレベルは標準電源電圧２．５Ｖに対してわずかにドロップしており、これを低周波側の数値として扱うことができる。

なお、電源雑音波形の取得手法及び周波数成分解析については以下の方法を用いることができる。電源雑音波形の取得には、半導体集積回路の電源電圧又はグラウンド電位を実測して電圧雑音波形データを得る方法に加えて、高速回路シミュレータを用いたデジタルＬＳＩ全体のネットリストの過渡解析、市販のダイナミック雑音解析ツールによるデジタルＬＳＩ全体の雑音波形解析、あるいはデジタルＬＳＩの電流波形を推定するマクロモデル化手法（特許文献１参照。）などの既存技術を用いることができる。また、電源雑音の周波数成分は、フーリエ変換法（ＦＦＴ）を適用することで分析できる。

実施例２では、ＣＭＯＳスタンダードセルライブラリに対する適用事例であって、ゲート遅延時間を負荷状態の条件に対して回路シミュレーションにより算出した結果について以下に説明する。ノイズの重畳した電源波形のDC成分は、論理ゲートに印加される実効的な電源電圧とみなせるので、ゲート遅延時間を、実効電源電圧、負荷状態の条件に対して回路シミュレーションにより算出してテーブル化することができる。ここで、論理ゲート種別毎にテーブルを用意する。

図１７は図６のステップＳ３又は図７のステップＳ１３における遅延時間の変動解析処理の数値事例であって、実施例２に係る遅延時間の変動解析処理において、基準負荷条件における遅延時間を１．０としたときの負荷容量比（Ｆａｎ Ｏｕｔ：Ｆ．Ｏ．）と遅延時間比との関係を示すグラフである。ここで、負荷容量比（Ｆ．Ｏ．）とは、遅延評価の対象としている論理ゲートの出力負荷容量の大きさを、後段論理ゲートの入力容量で規格化して測定して得た値であって、ここでは、「標準的な駆動能力の２入力ＮＡＮＤゲート」の入力容量をＦ．Ｏ．＝１とする。Ｆ．Ｏ．＝１とは、論理ゲートに上記ゲートが１つ接続されている負荷状態をいい、Ｆ．Ｏ．＝４とは、論理ゲートに上記ゲートが４つ並列に接続されている負荷状態をいう。図１７の横軸の負荷容量比（Ｆ．Ｏ．）は０から９で、データ点はＦ．Ｏ．＝１，４，８である。

図１８は上記遅延時間の変動解析処理の数値事例であって、実施例２に係る遅延時間の変動解析処理において、基準電源電圧（例えば公称電圧１．０Ｖ）からのＤＣ成分差分（Ｖ）と負荷容量比（Ｆ．Ｏ．）に対する遅延時間の変動量を示すグラフである。図１８のグラフは、ゲート遅延時間の変動量をＤＣ電圧の変動量に対して回路シミュレーションにより算出したものである。図１８及び図２１においては、電源電圧を基準値（１．０Ｖ）とし、負荷容量比Ｆ．Ｏ．＝１．０としたときのゲート遅延時間（Ｔ０）は共通の値である。このときの、ゲート遅延時間の変動量（％）を比較すると、ＤＣ成分（Ｆｄｃ）よりもＡＣ成分（Ｆａｃ）による遅延時間変動が大きいことがわかる。

図１９は上記遅延時間の変動解析処理の数値事例であって、実施例２に係る遅延時間の変動解析処理において、ＤＣ成分の基準電源電圧からの変動比率Ｒｖｄｃと負荷容量比Ｒｌｏａｄ（Ｆ．Ｏ．）に対する遅延時間の補正量を示すテーブルの一例である。図１９のグラフは、ゲート遅延時間の補正係数とＤＣ電圧の変動成分との関係を示す数表であって、各負荷条件の基準電源電圧値Ｖｄｃ＝１．０（すなわち変動比率Ｒｖｄｃ＝０．０）におけるゲート遅延時間値を０．０（すなわち、補正量Ｒｃｏｒｒｅｃｔ＝０．０）として、電源変動のＤＣ成分（Ｆｄｃ）に対するゲート遅延時間の補正量（％）（遅延量の相対値）を回路シミュレーションにより算出して作成したものである。図１９の数値例に示しているのは、各列の変動比率Ｒｖｄｃは電源雑音の重畳した電源波形のＤＣ成分を基準電源電圧値からの変動比率として表した数値を示し、各行の負荷容量比Ｒｌｏａｄ（Ｆ．Ｏ．）は、２入力ナンドゲート単体の入力負荷容量をＦａｎ Ｏｕｔ＝１．０として計った負荷容量値を示す。また、テーブルの各マス目には、基準電源電圧値において各負荷容量が接続されている状態でのゲート遅延時間（Ｔ０）からのゲート遅延値の補正量Ｒｃｏｒｒｅｃｔ（％）を示している。ここで、補正後のゲート遅延時間はＴｄｅｌａｙｄｃは次式で表される。

［数２］
Ｔｄｅｌａｙｄｃ＝Ｔ０×（１．０＋Ｒｃｏｒｒｅｃｔ） （２）

実施例３においては、ＡＣ成分に着目した遅延時間の変動解析処理の処理例について以下に説明する。図２０は上記遅延時間の変動解析処理の数値事例であって、実施例３に係る遅延時間の変動解析処理において、ＡＣ成分周波数Ｆａｃ（ＭＨｚ）毎の、出力負荷インピーダンス又は入力信号の傾きなどの負荷状態と、ＡＣ成分電圧Ｖａｃ（Ｖｐｐ）とに対する遅延時間変動成分を示すテーブルの一例を示す図である。ここで、Ｖｐｐはピーク・ツー・ピークで測定された電圧値を示す。

実施例３では、電源ノイズの動的成分を周期的に変動するＡＣ電源で近似し、この電源下での論理ゲートの遅延時間を解析する。このとき、ＡＣ電源と論理ゲートの遷移タイミングの位相差による遅延時間の変動を評価し、その最大値Ｔｄｅｌａｙｍａｘ及び最小値Ｔｄｅｌａｙｍｉｎを求める。ここで、ゲート遅延時間をＡＣ成分電圧Ｖａｃ（Ｖｐｐ）及び負荷条件に対してこれらの値を回路シミュレーションにより算出し、周波数Ｆａｃ毎にテーブル化する。また、論理ゲート種別毎に当該テーブルを用意する。

図２１は上記遅延時間の変動解析処理の数値事例であって、実施例３に係る遅延時間の変動解析処理において、ＡＣ成分（Ｆａｃ）における論理ゲートの遷移タイミングの位相差に対する遅延時間の変動量（％）の一例を示すグラフである。ここで、ＡＣ成分（Ｆａｃ）における論理ゲートの遷移タイミングの位相差とは、図１４に示すように、ある周波数（ここでは、２００ＭＨｚ）のＡＣ成分に対して、論理ゲートの遷移がどのタイミングで発生するかを示しており、相対的な位置関係を、正弦波１周期に対する位相値として表現した。ここでは、図１４の横方向の矢印の方向に測定する。

図２１のグラフは、Ｆａｃ＝２００ＭＨｚにおいて、ゲート遅延時間の変動量を電源ノイズの動的成分と論理ゲート動作の位相差に対して回路シミュレーションにより算出したものである。この事例では、ＤＣ成分（Ｆｄｃ）よりもＡＣ成分（Ｆａｃ）による遅延時間変動が大きいので、ＤＣ的に扱う従来法では精度が出にくいこと、並びに、提案手法によるダイナミックノイズの扱いが有効であることがいえる。なお、図１９及び図２１においては、遅延時間の変動量で表しているが、本発明はこれに限らず、遅延量の絶対値で表してもよい。

図２２は図２０の数値事例であって、負荷容量比Ｒｌｏａｄ（Ｆ．Ｏ．）と基準電源電圧に対するＡＣ成分振幅の比率Ｒｖａｃ（％）に対する遅延時間の補正量を示すテーブルの一例を示す図である。図２２のテーブルは、ゲート遅延時間の変動量を電源ノイズの動的成分と負荷状態に対して表した数表の一例である。すなわち、各負荷条件の基準電源電圧値Ｖｄｃ＝１．０（すなわち、変動比率Ｒｖｄｃ＝Ｒｖａｃ＝０．０）におけるゲート遅延時間値を１．０として、電源変動のＡＣ成分電圧Ｖａｃ（Ｖｐｐ）に対するゲート遅延時間の補正量（％）を記入した例である。図２２において、各異なる条件における２段形式の数値は、その上段の数値が遅延値が最小となる補正量を表し、その下段の数値は遅延値が最大となる補正量を表す。電源変動にＡＣ成分があるときは、これだけの遅延時間の変動幅が存在することになる。当該数値も回路シミュレーションにより導出し、ＡＣ周波数Ｆａｃ（ＭＨｚ）毎に各テーブルを作成する。当該テーブルにおいて、各列の変動比率Ｒｖａｃは電源雑音の重畳した電源波形のＡＣ成分のピーク・ツー・ピーク振幅を、基準電源電圧値に対する変動比率として表した数値を示し、各行の負荷容量比Ｒｌｏａｄ（Ｆ．Ｏ．）は２入力ナンドゲート単体の入力負荷容量をＦａｎ Ｏｕｔ＝１．０として計った負荷容量値を示す。また、当該テーブルの各マス目には、基準電源電圧値において各負荷容量が接続されている状態でのゲート遅延時間（Ｔ０）からのゲート遅延値の補正量Ｒｃｏｒｒｅｃｔ（％）を示している。ここで、上段の数値はゲート遅延値が最小となる補正量を示し、下段の数値はゲート遅延値が最大となる補正量を示している。補正後のゲート遅延時間Ｔｄｅｌａｙｖａｒ｛ｍｉｎ，ｍａｘ｝は次式で表される。

［数３］
Ｔｄｅｌａｙｖａｒ｛ｍｉｎ，ｍａｘ｝
＝Ｔ０×（１．０＋Ｒｃｏｒｒｅｃｔ｛上段、下段｝） （３）

なお、図２２においては、遅延時間の変動量で表しているが、本発明はこれに限らず、遅延量の絶対値で表してもよい。

実施例４では、式（１）を用いて実際のゲート遅延の設計例について以下に説明する。ゲートＧ１の出力信号を入力とするゲートＧ２が接続している場合において、ゲートＧ１におけるダイナミック電源雑音を考慮したゲート遅延時間Ｔｄｅｌａｙｍｏｄｉｆｉｅｄを、式（１）を用いて表す。ゲートＧ２の入力負荷状態が負荷容量比（Ｆ．Ｏ．）＝４．０であり、ゲートＧ１に印加される電源電圧が、電源雑音のＤＣ成分（Ｆｄｃ）により０．１Ｖ低下しているとき、図１９より電源雑音のＤＣ成分（Ｆｄｃ）による遅延時間Ｔｄｅｌａｙｄｃ（Ｆｄｃ）は、補正量で表現して＋１２．５％と求めることができる。また、ゲートＧ１には電源雑音のＡＣ成分（Ｆａｃ＝２００ＭＨｚ）により０．１Ｖｐｐの振幅の雑音が生じていたとすると、図２２より電源雑音のＡＣ成分による最大遅延時間Ｔｄｅｌａｙｍａｘ（２００ＭＨｚ）、及び最小遅延時間Ｔｄｅｌａｙｍｉｎ（２００ＭＨｚ）はそれぞれ、補正量で表現して１２．７％及び−１０．７％であると求まる。上記最大遅延時間Ｔｄｅｌａｙｍａｘ及び最小遅延時間Ｔｄｅｌａｙｍｉｎの値を式（１）において全ての係数ａ_ｘ（ｘ＝０，１，…，ｎ）を１として計算した場合、ダイナミック電源雑音を考慮したゲート遅延時間Ｔｄｅｌａｙｍｏｄｉｆｉｅｄは次式で表される。

［数４］
Ｔｄｅｌａｙｍｏｄｉｆｉｅｄ
＝Ｔｄｅｌａｙｄｃ（Ｆｄｃ）＋Ｔｄｅｌａｙｍａｘ（２００ＭＨｚ）
＝Ｔ０×（１．０＋０．１２５＋０．１２７）
＝１．２５２×Ｔ０ （４）

すなわち、基準電源電圧における遅延時間Ｔ０＝１．０ｎｓｅｃを仮定したとき、＋２５２ｐｓｅｃの遅延補正を求めている。あるいは、上記式（４）にＴｄｅｌａｙｍａｘ（２００ＭＨｚ）ではなく、Ｔｄｅｌａｙｍｉｎ（２００ＭＨｚ）を代入することで、次式を得る。

［数５］
Ｔｄｅｌａｙｍｏｄｉｆｉｅｄ
＝Ｔｄｅｌａｙｄｃ（Ｆｄｃ）＋Ｔｄｅｌａｙｍｉｎ（２００ＭＨｚ）
＝Ｔ０×（１．０＋０．１２５−０．１０７）
＝１．０１８×Ｔ０ （５）

例えば基準電源電圧における遅延時間Ｔ０＝１．０ｎｓｅｃを仮定したとき、＋１８ｐｓｅｃの遅延補正を求めている。このようにして、電源雑音のＤＣ成分による遅延の周辺で、ＡＣ成分により遅延時間に幅があると考えるのであれば、ゲートＧ１でのダイナミック電源雑音を考慮したゲート遅延時間Ｔｄｅｌａｙｍｏｄｉｆｉｅｄは、雑音の無い基準電源電圧下の遅延時間に対する補正率として最大０．２５２を見込む必要があると
考えられる。このようにして求めた各ゲートの遅延時間からＳＤＦを作成し、タイミング設計によるデジタル回路の再構成を行うことで、最適なタイミングとなる設計が実現できる。

以上説明したように、本発明に係る半導体集積回路のタイミング解析装置及び方法によれば、デジタルＬＳＩなどの半導体集積回路を構成する論理ゲートの遅延値を静的及び動的な電源雑音を考慮して算出できる。さらに雑音波形と論理ゲート動作の時間軸上の相対関係の作用を遅延時間の変動幅として扱うことにより、半導体集積回路における遅延時間の算出を周波数毎に分割して行うことで精度が増し、また遅延時間の算出工程を現在の計算機の能力で足りる程度に大幅に簡略化しているため、高精度なタイミング設計を短時間で行うことができる。

本発明の一実施形態に係る半導体集積回路のタイミング解析装置の構成を示すブロック図である。 （ａ）は半導体集積回路の雑音振幅が小さいときの電源電圧及び信号電圧の各波形を示す波形図であり、（ｂ）は半導体集積回路の雑音振幅が大きいときの電源電圧及び信号電圧の各波形を示す波形図であり、（ｃ）は本実施形態に係る雑音振幅に対する遅延時間を示す解析グラフである。 （ａ）は半導体集積回路の電源電圧及び信号電圧の各波形を示す波形図であり、（ｂ）は従来技術に係る雑音振幅に対する遅延時間を示す解析グラフである。 本実施形態に係る半導体集積回路のタイミング解析方法を示す図である。 半導体集積回路において各ドメインからの論理ゲート回路１０３への影響を示す図である。 本実施形態に係るダイナミック電源雑音を考慮した論理ゲート遅延時間の計算とタイミング解析処理の概要を示すフローチャートである。 本実施形態に係るダイナミック電源雑音を考慮した論理ゲート遅延時間の計算とデジタル回路設計処理を示すフローチャートである。 本実施形態に係る電源雑音の解析処理を示す図である。 電源雑音の一例を示す波形図である。 図９の電源雑音をフーリエ変換したときのスペクトル図である。 本実施形態に係る遅延時間の変動解析処理（ＤＣ）で用いるテーブルの一例であり、負荷状態とＤＣ成分の電圧に対する静的なゲート遅延時間を示す図である。 上記遅延時間の変動解析処理（ＤＣ）におけるゲート遅延時間の変化を示す波形図である。 図１３は本実施形態に係る遅延時間の変動解析処理（ＡＣ）で用いる電源雑音の周波数成分（Ｆａｃ）の電圧Ｖａｃ（Ｖｐｐ）及び負荷状態に対する周波数成分の遅延時間の変動成分のテーブル（周波数Ｆａｃ毎に用意する。）の一例を示す図である。 本実施形態に係るデジタル回路の設計処理における遅延時間の更新処理を示す図である。 従来技術に係るデジタル回路設計フローを示すフローチャートである。 本実施形態に係るデジタル回路設計フローを示すフローチャートである。 図６のステップＳ３又は図７のステップＳ１３における遅延時間の変動解析処理の数値事例であって、実施例２に係る遅延時間の変動解析処理において、基準負荷条件における遅延時間を１．０としたときの負荷容量比（Ｆ．Ｏ．）と遅延時間比との関係を示すグラフである。 上記遅延時間の変動解析処理の数値事例であって、実施例２に係る遅延時間の変動解析処理において、基準電源電圧（例えば公称電圧１．０Ｖ）からのＤＣ成分差分（Ｖ）と負荷容量比（Ｆ．Ｏ．）に対する遅延時間の変動量を示すグラフである。 図１９は上記遅延時間の変動解析処理の数値事例であって、実施例２に係る遅延時間の変動解析処理において、ＤＣ成分の基準電源電圧からの変動比率Ｒｖｄｃと負荷容量比Ｒｌｏａｄ（Ｆ．Ｏ．）に対する遅延時間の補正量を示すテーブルの一例である。 上記遅延時間の変動解析処理の数値事例であって、実施例３に係る遅延時間の変動解析処理において、ＡＣ成分周波数Ｆａｃ（ＭＨｚ）毎の、出力負荷インピーダンス又は入力信号の傾きなどの負荷状態と、ＡＣ成分電圧Ｖａｃ（Ｖｐｐ）とに対する遅延時間変動成分を示すテーブルの一例を示す図である。 上記遅延時間の変動解析処理の数値事例であって、実施例３に係る遅延時間の変動解析処理において、ＡＣ成分（Ｆａｃ）における論理ゲートの遷移タイミングの位相差に対する遅延時間の変動量（％）の一例を示すグラフである。 図２０の数値事例であって、負荷容量比Ｒｌｏａｄ（Ｆ．Ｏ．）と基準電源電圧に対するＡＣ成分振幅の比率Ｒｖａｃ（％）に対する遅延時間の補正量を示すテーブルの一例を示す図である。

符号の説明

１０…半導体集積回路のタイミング解析コントローラ、
２０…ＣＰＵ、
２１…ＲＯＭ、
２２…ＲＡＭ、
２３…データメモリ、
２４…プログラムメモリ、
３０…バス、
３１…キーボードインターフェース、
３２…マウスインターフェース、
３３…ディスプレイインターフェース、
３４…プリンタインターフェース、
３５…ドライブ装置インターフェース、
３６…信号検出インターフェース、
４１…キーボード、
４２…マウス、
４３…ＣＲＴディスプレイ、
４４…プリンタ、
４５…ＣＤ−ＲＯＭドライブ装置、
４６…ＣＤ−ＲＯＭ、
５０…被検査回路デバイス（ＤＵＴ）、
５１…信号検出回路。

Claims (18)

1. 複数の論理ゲートを含む論理ゲート回路を備えた半導体集積回路の動作タイミングを解析する半導体集積回路のタイミング解析装置において、
   電源電圧と、電源のグラウンド電位との少なくとも一方を検出し、その雑音波形を周波数成分に分解し、当該周波数成分を、所定のしきい値周波数未満の低周波成分と、上記しきい値周波数以上の高周波成分とに分類して、上記低周波成分による各論理ゲートの静的な遅延時間を算出し、上記高周波成分による各論理ゲートの動的な遅延時間を算出し、上記算出された各遅延時間を合成して各論理ゲートの遅延時間を決定する制御手段を備えたことを特徴とする半導体集積回路のタイミング解析装置。
2. 上記制御手段はさらに、上記決定された各論理ゲートの遅延時間に基づいて、上記各論理ゲートの出力タイミングが所定期間に収まるように調整することにより上記半導体集積回路の回路設計を行うことを特徴とする請求項１記載の半導体集積回路のタイミング解析装置。
3. 上記制御手段は、上記半導体集積回路における上記低周波成分による遅延時間について負荷状態と低周波成分の電圧との関係を示す第１のテーブルを予め作成して第１の記憶装置に格納し、上記第１のテーブルを参照して上記静的な遅延時間を算出することを特徴とする請求項１又は２記載の半導体集積回路のタイミング解析装置。
4. 上記制御手段は、上記半導体集積回路における上記高周波成分による遅延時間の変動成分について、負荷状態と高周波成分の電圧振幅と電源電圧の周波数との関係を示す第２のテーブルを予め作成して第２の記憶装置に格納し、上記第２のテーブルを参照して上記動的な遅延時間を算出することを特徴とする請求項１乃至３のうちのいずれか１つに記載の半導体集積回路のタイミング解析装置。
5. 上記制御手段は、上記高周波成分のうち最大の電圧振幅を有する高周波成分による各論理ゲートの動的な遅延時間を算出することを特徴とする請求項１乃至４のうちのいずれか１つに記載の半導体集積回路のタイミング解析装置。
6. 上記制御手段は、上記高周波成分のうち上記半導体集積回路のクロック周波数を有する高周波成分による各論理ゲートの動的な遅延時間を算出することを特徴とする請求項１乃至４のうちのいずれか１つに記載の半導体集積回路のタイミング解析装置。
7. 上記制御手段は、上記高周波成分のうち上記半導体集積回路のクロック周波数とその２倍の周波数とを有する高周波成分による各論理ゲートの動的な遅延時間を算出することを特徴とする請求項１乃至４のうちのいずれか１つに記載の半導体集積回路のタイミング解析装置。
8. 上記制御手段は、上記半導体集積回路について実測することにより電源電圧と、電源のグラウンド電位との少なくとも一方を検出することを特徴とする請求項１乃至７のうちのいずれか１つに記載の半導体集積回路のタイミング解析装置。
9. 上記制御手段は、上記半導体集積回路について回路シミュレーションすることにより電源電圧と、電源のグラウンド電位との少なくとも一方を検出することを特徴とする請求項１乃至７のうちのいずれか１つに記載の半導体集積回路のタイミング解析装置。
10. コンピュータが、複数の論理ゲートを含む論理ゲート回路を備えた半導体集積回路の動作タイミングを解析する半導体集積回路のタイミング解析方法において、
    上記コンピュータが、電源電圧と、電源のグラウンド電位との少なくとも一方を検出し、その雑音波形を周波数成分に分解し、当該周波数成分を、所定のしきい値周波数未満の低周波成分と、上記しきい値周波数以上の高周波成分とに分類して、上記低周波成分による各論理ゲートの静的な遅延時間を算出し、上記高周波成分による各論理ゲートの動的な遅延時間を算出し、上記算出された各遅延時間を合成して各論理ゲートの遅延時間を決定する制御ステップを含むことを特徴とする半導体集積回路のタイミング解析方法。
11. 上記制御ステップはさらに、上記決定された各論理ゲートの遅延時間に基づいて、上記各論理ゲートの出力タイミングが所定期間に収まるように調整することにより上記半導体集積回路の回路設計を行うことを特徴とする請求項１０記載の半導体集積回路のタイミング解析方法。
12. 上記制御ステップは、上記半導体集積回路における上記低周波成分による遅延時間について負荷状態と低周波成分の電圧との関係を示す第１のテーブルを予め作成して第１の記憶方法に格納し、上記第１のテーブルを参照して上記静的な遅延時間を算出することを特徴とする請求項１０又は１１記載の半導体集積回路のタイミング解析方法。
13. 上記制御ステップは、上記半導体集積回路における上記高周波成分による遅延時間の変動成分について、負荷状態と高周波成分の電圧振幅と電源電圧の周波数との関係を示す第２のテーブルを予め作成して第２の記憶方法に格納し、上記第２のテーブルを参照して上記動的な遅延時間を算出することを特徴とする請求項１０乃至１２のうちのいずれか１つに記載の半導体集積回路のタイミング解析方法。
14. 上記制御ステップは、上記高周波成分のうち最大の電圧振幅を有する高周波成分による各論理ゲートの動的な遅延時間を算出することを特徴とする請求項１０乃至１３のうちのいずれか１つに記載の半導体集積回路のタイミング解析方法。
15. 上記制御ステップは、上記高周波成分のうち上記半導体集積回路のクロック周波数を有する高周波成分による各論理ゲートの動的な遅延時間を算出することを特徴とする請求項１０乃至１３のうちのいずれか１つに記載の半導体集積回路のタイミング解析方法。
16. 上記制御ステップは、上記高周波成分のうち上記半導体集積回路のクロック周波数とその２倍の周波数とを有する高周波成分による各論理ゲートの動的な遅延時間を算出することを特徴とする請求項１０乃至１３のうちのいずれか１つに記載の半導体集積回路のタイミング解析方法。
17. 上記制御ステップは、上記半導体集積回路について実測することにより電源電圧と、電源のグラウンド電位との少なくとも一方を検出することを特徴とする請求項１０乃至１６のうちのいずれか１つに記載の半導体集積回路のタイミング解析方法。
18. 上記制御ステップは、上記半導体集積回路について回路シミュレーションすることにより電源電圧と、電源のグラウンド電位との少なくとも一方を検出することを特徴とする請求項１０乃至１６のうちのいずれか１つに記載の半導体集積回路のタイミング解析方法。

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