CN104598659B - 对数字电路进行仿真的方法和设备 - Google Patents
对数字电路进行仿真的方法和设备 Download PDFInfo
- Publication number
- CN104598659B CN104598659B CN201310530202.2A CN201310530202A CN104598659B CN 104598659 B CN104598659 B CN 104598659B CN 201310530202 A CN201310530202 A CN 201310530202A CN 104598659 B CN104598659 B CN 104598659B
- Authority
- CN
- China
- Prior art keywords
- circuit
- gate circuit
- gate
- signal
- parameter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 37
- 230000008859 change Effects 0.000 claims abstract description 4
- 230000004048 modification Effects 0.000 claims description 14
- 238000012986 modification Methods 0.000 claims description 14
- 238000005086 pumping Methods 0.000 claims description 14
- 230000005611 electricity Effects 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 4
- 230000005284 excitation Effects 0.000 claims description 2
- 238000012795 verification Methods 0.000 abstract description 15
- 238000013461 design Methods 0.000 abstract description 12
- 230000005540 biological transmission Effects 0.000 description 32
- 230000006870 function Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 13
- 230000006399 behavior Effects 0.000 description 10
- 238000012545 processing Methods 0.000 description 7
- 230000009471 action Effects 0.000 description 6
- 238000004590 computer program Methods 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 238000010276 construction Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000009466 transformation Effects 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 241000208340 Araliaceae Species 0.000 description 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 1
- 235000003140 Panax quinquefolius Nutrition 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 235000008434 ginseng Nutrition 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
- G06F30/3312—Timing analysis
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/06—Power analysis or power optimisation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/12—Timing analysis or timing optimisation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明公开了一种对数字电路进行仿真的方法和设备。所述方法包括：获取该数字电路的门级网表，所述门级网表指示该数字电路包含的至少一个门电路及其连接关系；修改该门级网表，以便在该门级网表中增加每个门电路的时序和功率模型，所述时序和功率模型用于计算输入该门电路的信号经过该门电路时产生的时间延迟以及该门电路在工作时消耗的功率；以及基于修改后的门级网表对该数字电路进行仿真。通过在网表中增加数字电路包含的每个门电路的时序和功率模型，可以在对该数字电路进行功能验证的同时进行该数字电路的功率估计，从而将所述功能验证和功率估计无缝地结合起来，提高了数字电路设计的效率。
Description
技术领域
本发明涉及电子设计自动化领域，并且具体涉及一种对数字电路进行仿真的方法和设备。
背景技术
在电路设计领域，在数字电路设计完成之后，可以通过仿真来对该数字电路进行功能验证，以确定该数字电路是否能够实现期望的功能。另一方面，数字电路在工作时将消耗功率。例如，互补金属氧化物半导体（CMOS）数字电路在工作时消耗的功率可以包括静态功率和动态功率。静态功率包括泄漏功率，动态功率包括切换功率和短路功率，其中，切换功率可进一步分为功能功率(functional power)和跳变功率（glitch power）。当输入该数字电路的信号在每个时钟周期内在0和1之间切换时，将消耗功能功率。此外，当所述信号在1和1之间切换时，由于数字电路中各个门电路的传输延迟，在门电路的输出处可能产生波形跳变（glitch），从而消耗跳变功率。如果数字电路在工作时消耗的总功率过大，或者例如由于门电路的传输延迟导致的跳变功率过大，该数字电路可能无法投入使用。因此，在制造所设计的数字电路之前，除了功能验证以外，还需要对所设计的数字电路进行功率估计。
对数字电路进行功率估计比较困难，精确的功率估计通常需要进行大量的仿真。尽管已经提出了一些无向量功率估计方法和研究工具来估计数字电路的功率，但是这些方法和工具精度有限，并且仅适用于规模较小的电路设计，而不适用于工业化的电路设计。目前，更广泛使用的是基于仿真的功率估计方法。在这种方法中，首先对数字电路进行仿真并记录所得到的波形，然后基于该波形和该数字电路的激励信号的切换活动信息，计算数字电路消耗的功率。同时，为了使仿真更接近现实，在仿真之前，通过静态时序分析（STA）来确定数字电路的详细时序信息，包括门电路的传输延迟和线路的传输延迟，并且将该时序信息预先存储在标准延迟格式（SDF）文件中，在仿真期间，读取所述SDF文件并且基于其中记载的时序信息来进行仿真。
然而，上述基于仿真的功率估计方法有很多缺点。首先，在这种方法中，功能验证与时序信息的确定是分开进行的，也就是说，无法在进行功能验证（仿真）的同时获得数字电路的时序信息，这降低了数字电路设计的效率。另外，如本领域公知的，在数字电路的各个输入端口和输出端口之间存在多条路径，然而在这种方法中，保存在SDF文件中的时序信息只针对关键路径（信号传输最慢的路径），而不针对其他路径（非关键路径），因此，基于该SDF文件进行的仿真实际上使用的是不准确的时序信息，使得无法准确地估计功率。特别是，由于跳变功率（其往往占动态功率的20%-40%）的准确估计需要非常精确的时序信息，而保存在SDF文件中的时序信息无法满足这一要求，因此无法准确估计跳变功率。
发明内容
本发明的一个目的是提供一种对数字电路进行仿真的方法和设备，所述方法和设备能够在对数字电路进行功能验证的同时进行功率估计，从而将所述功能验证和功率估计无缝地结合起来，提高数字电路设计的效率。
根据本发明的一个方面，提供了一种对数字电路进行仿真的方法，包括：获取该数字电路的门级网表，所述门级网表指示该数字电路包含的至少一个门电路及其连接关系；修改该门级网表，以便在该门级网表中增加每个门电路的时序和功率模型，所述时序和功率模型用于计算输入该门电路的信号经过该门电路时产生的时间延迟（即，该门电路的传输延迟）以及该门电路在工作时消耗的功率；以及基于修改后的门级网表对该数字电路进行仿真。
根据本发明的另一个方面，提供了一种对数字电路进行仿真的设备，包括：网表获取装置，被配置为获取该数字电路的门级网表，所述门级网表指示该数字电路包含的至少一个门电路及其连接关系；网表修改装置，被配置为修改该门级网表，以便在该门级网表中增加每个门电路的时序和功率模型，所述时序和功率模型用于计算输入该门电路的信号经过该门电路时产生的时间延迟以及该门电路在工作时消耗的功率；以及仿真装置，被配置为基于修改后的门级网表对该数字电路进行仿真。
在根据本发明上述方面的方法和设备中，通过在网表中增加数字电路包含的每个门电路的时序和功率模型，可以在对该数字电路进行功能验证的同时进行该数字电路的功率估计，从而将所述功能验证和功率估计无缝地结合起来，提高了数字电路设计的效率。此外，通过根据本发明上述方面的方法和设备，可以动态地确定数字电路的时序信息，使得该时序信息更加准确，从而可以更加准确地确定数字电路的功率，尤其是跳变功率。
附图说明
通过结合附图对本公开示例性实施方式进行更详细的描述，本公开的上述以及其它目的、特征和优势将变得更加明显，其中，在本公开示例性实施方式中，相同的参考标号通常代表相同部件。
图1示出了适于用来实现本发明实施方式的示例性计算机系统/服务器12的框图。
图2示出了根据本发明的实施例的对数字电路进行仿真的方法的流程图。
图3示出了修改前的门级网表对应的数字电路的等效逻辑结构图。
图4示出了修改后的门级网表对应的数字电路的等效逻辑结构图。
图5示出了作为数字电路的示例的2输入与门的逻辑结构。
图6示出了修改后的门级网表对应的2输入与门的等效逻辑结构。
图7示出了作为更为复杂的数字电路的示例的全加器的逻辑结构。
图8示出了修改后的门级网表对应的全加器的等效逻辑结构。
图9示出了根据本发明实施例的对数字电路进行仿真的设备的框图。
具体实施方式
在附图中显示了本公开的一些优选实施方式，下面将参照附图更详细地描述这些优选实施方式。然而，可以以各种形式实现本公开，其不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。
所属技术领域的技术人员知道，本发明的各个方面可以实现为系统、方法或计算机程序产品。因此，本发明的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式（包括固件、驻留软件、微代码等），或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。此外，在一些实施例中，本发明的各个方面还可以实现为在一个或多个计算机可读介质中的计算机程序产品的形式，该计算机可读介质中包含计算机可读的程序代码。
可以采用一个或多个计算机可读介质的任意组合。计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子（非穷举的列表）包括：具有一个或多个导线的电连接、便携式计算机盘、硬盘、随机存取存储器（RAM）、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本文件中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
计算机可读的信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括——但不限于——电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。
计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括——但不限于——无线、有线、光缆、RF等等，或者上述的任意合适的组合。
可以以一种或多种程序设计语言的任意组合来编写用于执行本发明操作的计算机程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java、Smalltalk、C++等，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络——包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机（例如利用因特网服务提供商来通过因特网连接）。
下面将参照根据本发明实施例的方法、装置（系统）和计算机程序产品的流程图和/或框图描述本发明。应当理解，流程图和/或框图的每个方框以及流程图和/或框图中各方框的组合，都可以由计算机程序指令实现。这些计算机程序指令可以提供给通用计算机、专用计算机或其它可编程数据处理装置的处理器，从而生产出一种机器，使得这些计算机程序指令在通过计算机或其它可编程数据处理装置的处理器执行时，产生了实现流程图和/或框图中的一个或多个方框中规定的功能/动作的装置。
也可以把这些计算机程序指令存储在计算机可读介质中，这些指令使得计算机、其它可编程数据处理装置、或其他设备以特定方式工作，从而，存储在计算机可读介质中的指令就产生出包括实现流程图和/或框图中的一个或多个方框中规定的功能/动作的指令的制造品（article of manufacture）。
也可以把计算机程序指令加载到计算机、其它可编程数据处理装置、或其它设备上，使得在计算机、其它可编程数据处理装置或其它设备上执行一系列操作步骤，以产生计算机实现的过程，从而使得在计算机或其它可编程装置上执行的指令提供实现流程图和/或框图中的一个或多个方框中规定的功能/动作的过程。
图1示出了适于用来实现本发明实施方式的示例性计算机系统/服务器12的框图。图1显示的计算机系统/服务器12仅仅是一个示例，不应对本发明实施例的功能和使用范围带来任何限制。
如图1所示，计算机系统/服务器12以通用计算设备的形式表现。计算机系统/服务器12的组件可以包括但不限于：一个或者多个处理器或者处理单元16，系统存储器28，连接不同系统组件（包括系统存储器28和处理单元16）的总线18。
总线18表示几类总线结构中的一种或多种，包括存储器总线或者存储器控制器，外围总线，图形加速端口，处理器或者使用多种总线结构中的任意总线结构的局域总线。举例来说，这些体系结构包括但不限于工业标准体系结构（ISA）总线，微通道体系结构（MAC）总线，增强型ISA总线、视频电子标准协会（VESA）局域总线以及外围组件互连（PCI）总线。
计算机系统/服务器12典型地包括多种计算机系统可读介质。这些介质可以是任何能够被计算机系统/服务器12访问的可用介质，包括易失性和非易失性介质，可移动的和不可移动的介质。
系统存储器28可以包括易失性存储器形式的计算机系统可读介质，例如随机存取存储器（RAM）30和/或高速缓存存储器32。计算机系统/服务器12可以进一步包括其它可移动/不可移动的、易失性/非易失性计算机系统存储介质。仅作为举例，存储系统34可以用于读写不可移动的、非易失性磁介质（图1未显示，通常称为“硬盘驱动器”）。尽管图1中未示出，可以提供用于对可移动非易失性磁盘（例如“软盘”）读写的磁盘驱动器，以及对可移动非易失性光盘（例如CD-ROM,DVD-ROM或者其它光介质）读写的光盘驱动器。在这些情况下，每个驱动器可以通过一个或者多个数据介质接口与总线18相连。存储器28可以包括至少一个程序产品，该程序产品具有一组（例如至少一个）程序模块，这些程序模块被配置以执行本发明各实施例的功能。
具有一组（至少一个）程序模块42的程序/实用工具40，可以存储在例如存储器28中，这样的程序模块42包括——但不限于——操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。程序模块42通常执行本发明所描述的实施例中的功能和/或方法。
计算机系统/服务器12也可以与一个或多个外部设备14（例如键盘、指向设备、显示器24等）通信，还可与一个或者多个使得用户能与该计算机系统/服务器12交互的设备通信，和/或与使得该计算机系统/服务器12能与一个或多个其它计算设备进行通信的任何设备（例如网卡，调制解调器等等）通信。这种通信可以通过输入/输出（I/O）接口22进行。并且，计算机系统/服务器12还可以通过网络适配器20与一个或者多个网络（例如局域网（LAN），广域网（WAN）和/或公共网络，例如因特网）通信。如图所示，网络适配器20通过总线18与计算机系统/服务器12的其它模块通信。应当明白，尽管图中未示出，可以结合计算机系统/服务器12使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、RAID系统、磁带驱动器以及数据备份存储系统等。
下面，参照附图来描述根据本发明实施例的对数字电路进行仿真的方法和设备。
首先，参照图2来描述根据本发明实施例的对数字电路进行仿真的方法。在设计者完成数字电路的逻辑设计之后，可以使用这一方法对数字电路进行仿真，以对其进行功能验证，同时进行该数字电路的功率估计。
如图2所示，在步骤S201中，获取该数字电路的门级网表，所述门级网表指示该数字电路包含的至少一个门电路及其连接关系。
具体地，根据数字电路的具体用途，该数字电路可以是一个门电路，例如与门、或门、非门等，也可以是包括多个门电路的复杂电路，例如寄存器、全加器、静态随机存取存储器或者更复杂的电路。如本领域公知的，可以用门级网表来描述该数字电路。门级网表可以指示该数字电路中包含的至少一个门电路，例如指示所述至少一个门电路的类型，从而表示出该门电路的输入与输出之间的逻辑关系（也称为该门电路的逻辑功能或逻辑行为模型）。门电路的逻辑行为模型可以表示为布尔等式。例如，对于2输入与门，假设其两个输入端口为A和B，输出端口为Z，则该2输入与门的逻辑行为模型可表示为布尔等式Z=A*B。此外，门级网表还指示所述至少一个门电路的连接关系，例如指示所述至少一个门电路的输入端口和输出端口连接到哪些门电路，由此，根据该门级网表，可以获知整个数字电路的输入与输入之间的逻辑关系（即，该数字电路的逻辑行为模型）。图3示出了所获取的网表（即，未进行下文所述的修改的网表）对应的数字电路的等效逻辑结构图。如图3所示，经由该数字电路的逻辑输入端口（其对应于数字电路的实际输入端口）输入该数字电路的信号根据该数字电路的逻辑行为模型而进行逻辑转换，并且经由该数字电路的逻辑输出端口（其对应于数字电路的实际输出端口）输出。
作为在步骤S201中获取上述门级网表的方法，可以根据本领域公知的方法来生成数字电路的门级网表，也可以简单地接收已经预先生成的该数字电路的门级网表。
继续参照图2，在步骤S202中，修改该门级网表，以便在该门级网表中增加每个门电路的时序和功率模型，所述时序和功率模型用于计算输入该门电路的信号经过该门电路时产生的时间延迟（即，该门电路的传输延迟）以及该门电路在工作时消耗的功率。
可以看到，在步骤S201中获取的数字电路的门级网表并不包含该数字电路的时序和功率信息，因此，无法基于该门级网表来进行数字电路的功率估计。为了解决这个问题，在本发明的实施例中，可以修改该数字电路的门级网表，以便在该门级网表中对于数字电路包含的每个门电路增加相应的时序和功率模型，该时序和功率模型可以用来计算该门电路的传输延迟以及该门电路在工作时消耗的功率。图4示出了修改后的门级网表对应的数字电路的等效逻辑结构图。如图4所示，通过修改门级网表，在图3所示的图中增加了时序和功率模型，以用于计算数字电路的传输延迟和功率，其中，该时序和功率模型具有与逻辑输入端口对应的虚拟输入端口和与逻辑输出端口对应的虚拟输出端口。
具体地，每个门电路的时序和功率模型可以用于根据表示该门电路的特性（即，该门电路本身的固有特性）的参数和表示输入该门电路的信号的特性的参数来计算该门电路的传输延迟、以及用于根据表示该门电路的特性的参数和表示输入该门电路的信号的特性的参数来计算该门电路在工作时消耗的功率。例如，所述每个门电路的时序和功率模型可以定义相应的公式来计算所述传输延迟和功率。在本发明的实施例中，表示门电路的特性的参数可以包括表示该门电路的驱动能力的参数、表示信号经过该门电路的各个输入端口之前的线路时产生的延迟的参数以及表示经过所述各个输入端口之前的线路的信号的转变时间改变量的参数，并且表示输入该门电路的信号的特性的参数包括表示输入该门电路的各个输入端口的信号的转变时间（slew）的参数，其中，表示门电路的驱动能力的参数可以用该门电路的输出能够驱动的下一级电路的电容值来表示，所述转换时间是指信号从0转变为1或者从1转变为0时耗费的时间。
此外，每个门电路的时序和功率模型还可以用于根据表示该门电路的特性的参数和表示输入该门电路的信号的特性的参数来计算该门电路的输出信号的转变时间。例如，每个门电路的时序和功率模型可以定义相应的公式来计算该门电路的输出信号的转变时间。该门电路的输出信号的转变时间充当输入连接在该门电路下游的电路的信号的转变时间。
可以预先建立门电路的时序和功率模型并且将其存储在预定格式的文件（例如.lib文件）中。在该文件中，将存储上述表示该门电路的特性的参数、以及上述三种公式。这样，对于数字电路包含的每个门电路，可以通过读取该文件来获取对应的时序和功率模型，并且将该时序和功率模型增加到该数字电路的门级网表中。应当注意，除了上述三种公式以外，所述表示该门电路的特性的参数的具体取值也可以由设计者根据电路的具体情况自由地设定。
下面，结合数字电路的具体示例来描述步骤S202的修改门级网表的操作。
图5示出了作为数字电路的示例的2输入与门的逻辑结构。该2输入与门具有逻辑输入端口（实际输入端口）A和B以及逻辑输出端口（实际输出端口）Z。通过读取存储有该2输入与门的时序与功率模型的文件，可以修改该2输入与门的门级网表，以便在该网表中增加该2输入与门的时序和功率模型。如上文所述，该2输入与门的时序和功率模型可以例如通过定义相应的公式而用于根据表示该2输入与门的特性的参数和表示输入该2输入与门的信号的特性的参数来计算该2输入与门的传输延迟、以及用于根据表示该2输入与门的特性的参数和表示输入该2输入与门的信号的特性的参数来计算该2输入与门在工作时消耗的功率，并且还可以用于根据所述参数计算该2输入与门的输出信号的转变时间。如上文所述，表示该2输入与门的特性的参数可以包括表示该2输入与门的驱动能力的参数（在这里表示为outputCapZ，其对应于该2输入与门可以驱动的下一级电路的电容值）、表示信号分别经过该2输入与门的各个输入端口A和B之前的线路时产生的延迟的参数（在这里表示为wireDelayA和wireDelayB）、表示经过各个输入端口A和B之前的线路的信号的转变时间改变量的参数（在这里表示为wireSlewDegA和wireSlewDegB），并且表示输入该2输入与门的信号的特性的参数包括表示输入该2输入与门的各个输入端口A和B的信号的转变时间的参数（在这里表示为inSlewA和inSlewB）。应当注意，由于在每个输入端口和输出端口之间都存在一条路径，因此，像2输入与门这样具有多个输入端口的门电路的时序与功率模型实际上包括对于每个输入端口设置的一个时序和功率模型，并且对于每个输入端口设置的该时序和功率模型可以用于计算该输入端口到输出端口的路径的传输延迟、当该输入端口被激活时产生的输出信号的转变时间、和当信号在该路径上传输时数字电路消耗的功率。换言之，在修改门级网表时，对门电路的每个输入端口增加对应的时序与功率模型。图6示出了修改后的门级网表对应的2输入与门的等效逻辑结构。如图6所示，通过修改2输入与门的门级网表，对2输入与门的每个输入端口增加对应的时序和功率模型，这两个时序和功率模型分别具有虚拟输入端口（从所述虚拟输入端口分别输入inSlewA和inSlewB），并且具有共同的虚拟输出端口（从所述虚拟输出端口输出outSlewZ）。
用于计算该2输入与门的传输延迟的公式、用于计算该2输入与门在工作时消耗的功率的公式以及用于计算该2输入与门的输出信号的转变时间的公式可以根据数字电路的具体情况来设置，并且，如上文所述，可以对每个输入端口设置上述各个公式。在图6所示的示例中，可以对输入端口A如下设置用于计算从输入端口A到输出端口Z的路径的传输延迟（可表示为Delay）、当输入端口A被激活时2输入与门的输出信号的转变时间（可表示为outSlewZ）、和该2输入与门在工作时消耗的功率（可表示为Power）的公式：
Delay=a1*outputCapZ+b1*(inSlewA+wireSlewDegA)+c1*outputCapZ*(inslewA+wireSlewDegA)+d1+wireDelayA
outSlewZ=a2*outputCapZ+b2*(inSlewA+wireSlewDegA)+c2*outputCapZ*(InslewA+wireSlewDegA)+d2+wireDelayA
Power=a3*outputCapZ+b3*(inSlewA+wireSlewDegA)+c3*outputCapZ*(Insle wA+wireSlewDegA)+d3。
其中，系数a1-a3、b1-b3、c1-c3和d1-d3可以根据需要灵活地设定。例如，可以将a1、b1、c1、d1分别设置为1.4、0.2、0.1和0.1，将a2、b2、c2、d2分别设置为1.5、0.1、0.2和0.2，并且将a1、b1、c1、d1分别设置为15.2、1.7、0.2和1.1。可替换地，也可以将a1-a3、b1-b3、c1-c3和d1-d3设置为其他值。
类似地，对于输入端口B，可以如下设置用于计算从输入端口B到输出端口Z的路径的传输延迟（可表示为DelaB）、当输入端口B被激活时2输入与门的输出信号的转变时间（可表示为outSlewZ）、和该2输入与门在工作时消耗的功率（可表示为Power）的公式：
Delay=a4*outputCapZ+b4*(inSlewA+wireSlewDegA)+c4*outputCapZ*(InslewA+wireSlewDegA)+d4+wireDelayA。
outSlewZ=a5*outputCapZ+b5*(inSlewA+wireSlewDegA)+c5*outputCapZ*(InslewA+wireSlewDegA)+d5+wireDelayA
Power=a6*outputCapZ+b6*(inSlewA+wireSlewDegA)+c6*outputCapZ*(Insle wA+wireSlewDegA)+d6。
其中，系数a4-a6、b4-b6、c4-c6和d4-d6可以根据需要灵活地设定。例如，可以将a4、b4、c4、d4分别设置为1.3、0.3、0.2和0.1，将a5、b5、c5、d5分别设置为1.4、0.2、0.1和0.3，并且将a6、b6、c6、d6分别设置为15.1、1.8、0.2和1.2。可替换地，也可以将a4-a6、b4-b6、c4-c6和d4-d6设置为其他的值。
这样，通过步骤S202的修改操作，可以获得如下所示的2输入与门的示例性门级网表：
[示例性门级网表]
应当注意，在对每个输入端口设置一个时序和功率模型的情况下，在某个时刻，如果输入端口A被激活，则根据为输入端口A设置的公式计算所述传输延迟、输出信号的转变时间以及功率，如果输入端口B被激活，则根据为输入端口B设置的公式计算所述传输延迟、输出信号的转变时间以及功率。然而，如果输入端口A和B都被激活，则可以根据预定标准选择根据为输入端口A设置的公式计算的所述传输延迟和输出信号的转变时间、或者根据为输入端口B设置的公式计算的所述传输延迟和输出信号的转变时间，作为所述2输入与门的传输延迟和输出信号的转变时间，并且计算根据预定标准选择根据为输入端口A设置的公式计算的功率与根据为输入端口B设置的公式计算的功率之和，作为所述2输入与门的功率。
对于包括多个门电路的更为复杂的数字电路，也可以类似地修改其门级网表。图7示出了作为更为复杂的数字电路的示例的全加器的逻辑结构。该全加器包括三个逻辑输入端口N1-N3、两个逻辑输出端口N11和N12，并且包括多个门电路（与门、或门和非门），这些门电路的连接关系如图7所示。可以按照上文所述的方法来修改全加器的门级网表，使得对于该全加器包含的每个门电路，增加对应的时序和功率模型，如图8所示，其中，对于每个门电路增加的时序和功率模型可以用于计算该门电路的传输延迟、输出信号的转变时间和该门电路消耗的功率。应当注意，在图8中，为简单起见，将对门电路的各个输入端口增加的时序和功率模型合并为一个示出。
这样，修改后的数字电路的门级网表可以描述数字电路中的每个门电路的逻辑行为模型以及时序和功率模型。
返回图2，在步骤S203中，基于修改后的门级网表对该数字电路进行仿真。
具体地，可以将激励信号输入数字电路，以激活该数字电路。然后，可以根据门级网表中包含的各个门电路的输入与输出之间的逻辑关系（逻辑行为模型），计算响应于该激励信号产生的该数字电路的输出信号的信号波形。根据门电路的逻辑行为模型计算输出信号的信号波形的方法是本领域公知的，在这里不再赘述。
此外，还可以根据门级网表中包含的各个门电路的时序和功率模型，计算所述输出信号的功率波形。在仿真期间，该功率波形的计算和上述信号波形的计算可以同时或依序进行。
对于只包括一个门电路的数字电路，当经由某个端口输入激励信号时，该激励信号在所述门电路中进行逻辑变换之后，经过时间延迟Delay从该数字电路的输入端口输出。由于修改后的网表中包含了门电路的逻辑行为模型，因此，可以根据该逻辑行为模型确定该门电路的输出波形。由于激励信号的转变时间是已知的，因此，利用修改后的网表，可以确定上文所述的时间延迟Delay和功率Power，从而确定该数字电路的功率波形。
对于包括多个门电路的复杂数字电路，可以依序计算各个门电路的传输延迟、输出信号的转变时间和功率，从而确定整个数字电路的传输延迟、输出信号的转变时间和功率。例如，对于图8所示的全加器，可以向全加器的输入端口N1施加激励信号。当该激励信号出现上升沿时，全加器中的2输入与门G1被激活，该激励信号从输入端口A1到输出端口Z1的路径被激活，从而上文所述的2输入与门的修改后的网表中的always@A模块被激活。由此，可以按照上文所述的方式，计算激励信号经过2输入与门G1的传输延迟、2输入与门G1的输出信号的转变时间以及2输入与门G1消耗的功率。由于该2输入与门G1的输出连接到反相器G3，因此，2输入与门G1的输出信号的转变时间变为反相器G3的输入信号的转变时间。随后，对于反相器G3，可以类似地根据其时序与时间功率模型计算出反相器G3的传输延迟、反相器G3的输出信号的转变时间以及反相器G3的功率。继而，反相器G3的输出信号的转变时间成为输入该反相器G3下游的电路的信号的转变时间，随后，可以根据该下游的电路的时序与时间功率模型计算出输入该下游的电路的传输延迟、该下游的电路的输出信号的转变时间以及该下游的电路的功率。这样，沿着信号传输的方向，可以依序计算信号经过的每个门电路的传输延迟、输出信号的转变时间和功率。通过将每个时刻各个门电路消耗的功率相加，可以计算出每个时刻的数字电路消耗的功率以及该数字电路消耗的总功率，从而获得数字电路的功率波形。
可以看到，利用根据本发明实施例的上述仿真方法，可以在对所设计的数字电路进行功能验证的同时，估计该数字电路的功率，从而将功能验证和功率估计无缝地结合起来，提高了数字电路设计的效率。此外，利用上述仿真方法，不需要预先确定数字电路的时序信息以及读取SDF文件，而是可以根据激励信号以及各个门电路的具体情况，动态地确定各个门电路的传输延迟和输出信号的转变时间，从而给准确计算与这些时序信息紧密相关的跳变功率提供了可能。
下面，将参照图9来描述根据本发明实施例的对数字电路进行仿真的设备。该设备可以执行上文所述的对数字电路进行仿真的方法。由于该设备的各个部件执行的操作的细节与在上文中描述的根据本发明实施例的对数字电路进行仿真的方法的各个步骤基本相同，因此，在这里省略对相同细节的描述，而仅对所述设备进行简要的描述。
如图9所示，根据本发明实施例的对数字电路进行仿真的设备91包括网表获取装置911、网表修改装置912和仿真装置913。
网表获取装置911可以获取该数字电路的门级网表，所述门级网表指示该数字电路包含的至少一个门电路及其连接关系。如上所述，网表获取装置911可以自己生成该数字电路的门级网表，或者可以从外部接收预先生成的该数字电路的门级网表，从而获取该门级网表。该门级网表与在上文中参照图2描述的网表相同，在这里不再赘述。
网表修改装置912可以修改该门级网表，以便在该门级网表中增加每个门电路的时序和功率模型，所述时序和功率模型用于计算输入该门电路的信号经过该门电路时产生的时间延迟以及该门电路在工作时消耗的功率。
具体地，由于网表获取装置911获取的数字电路的门级网表并不包含该数字电路的时序和功率信息，因此，为了进行数字电路的功率估计，可以修改该数字电路的门级网表，以便在该门级网表中对于数字电路包含的每个门电路增加相应的时序和功率模型，该时序和功率模型可以用来计算该门电路的传输延迟以及该门电路在工作时消耗的功率。
具体地，每个门电路的时序和功率模型可以用于根据表示该门电路的特性（即，该门电路本身的固有特性）的参数和表示输入该门电路的信号的特性的参数来计算该门电路的传输延迟、以及用于根据表示该门电路的特性的参数和表示输入该门电路的信号的特性的参数来计算该门电路在工作时消耗的功率。例如，每个门电路的时序和功率模型可以通过定义相应的公式来计算所述传输延迟和功率。在本发明的实施例中，表示门电路的特性的参数可以包括表示该门电路的驱动能力的参数、表示信号经过该门电路的各个输入端口之前的线路时产生的延迟的参数以及表示经过所述各个输入端口之前的线路的信号的转变时间改变量的参数，并且表示输入该门电路的信号的特性的参数包括表示输入该门电路的各个输入端口的信号的转变时间的参数。此外，每个门电路的时序和功率模型还可以用于根据表示该门电路的特性的参数和表示输入该门电路的信号的特性的参数来计算该门电路的输出信号的转变时间。同样，每个门电路的时序和功率模型可以通过定义相应的公式来计算该门电路的输出信号的转变时间。该门电路的输出信号的转变时间充当输入连接在该门电路下游的电路的信号的转变时间。
网表修改装置912可以读取预先存储了各种门电路的时序和功率模型的预定格式的文件（例如.lib文件），然后根据所读取的时序和功率模型，在门级网表中为各个门电路增加相应的时序和功率模型。
仿真装置913从网表修改装置912接收修改后的门级网表，并且基于该修改后的门级网表对该数字电路进行仿真。
具体地，可以将激励信号输入数字电路，以激活该数字电路。然后，仿真装置913可以根据门级网表中包含的各个门电路的输入与输出之间的逻辑关系（逻辑行为模型），计算响应于该激励信号产生的该数字电路的输出信号的信号波形。此外，仿真装置913还可以根据门级网表中包含的各个门电路的时序和功率模型，计算所述输出信号的功率波形。在仿真期间，该功率波形的计算和上述信号波形的计算可以同时或依序进行。仿真装置913执行该仿真的具体方式与在上文中参照图2描述的方式相同，在这里不再赘述。
可以看到，通过利用根据本发明实施例的仿真设备，可以在在对所设计的数字电路进行功能验证的同时，估计该数字电路的功率，从而将功能验证和功率估计无缝地结合起来，提高了数字电路设计的效率。而且，该仿真设备可以根据激励信号以及各个门电路的具体情况，动态地确定各个门电路的传输延迟和输出信号的转变时间，从而给准确计算与这些时序信息紧密相关的跳变功率提供了可能。
附图中的流程图和框图显示了根据本发明的多个实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。
Claims (12)
1.一种对数字电路进行仿真的方法，包括：
获取该数字电路的门级网表，所述门级网表指示该数字电路包含的至少一个门电路及其连接关系；
修改该门级网表，以便在该门级网表中增加每个门电路的时序和功率模型，所述时序和功率模型用于计算输入该门电路的信号经过该门电路时产生的时间延迟以及该门电路在工作时消耗的功率；以及
基于修改后的门级网表对该数字电路进行仿真。
2.如权利要求1所述的方法，其中，所述每个门电路的时序和功率模型用于根据表示该门电路的特性的参数和表示输入该门电路的信号的特性的参数，计算输入该门电路的信号经过该门电路时产生的时间延迟，并且用于根据表示该门电路的特性的参数和表示输入该门电路的信号的特性的参数，计算该门电路在工作时消耗的功率。
3.如权利要求2所述的方法，其中，表示该门电路的特性的参数包括表示该门电路的驱动能力的参数、表示信号经过该门电路的各个输入端口之前的线路时产生的延迟的参数以及表示经过所述各个输入端口之前的线路的信号的转变时间改变量的参数，并且表示输入该门电路的信号的特性的参数包括表示输入该门电路的各个输入端口的信号的转变时间的参数。
4.如权利要求3所述的方法，其中，所述每个门电路的时序和功率模型还用于根据表示该门电路的特性的参数和表示输入该门电路的信号的特性的参数，计算该门电路的输出信号的转变时间，该门电路的输出信号的转变时间充当输入该门电路下游的电路的信号的转变时间。
5.如权利要求1至4之一所述的方法，其中，每个门电路的时序和功率模型被预先存储在预定格式的文件中。
6.如权利要求1至4之一所述的方法，其中，所述基于修改后的门级网表对该数字电路进行仿真包括：
将激励信号输入数字电路；
根据门级网表中包含的各个门电路的输入与输出之间的逻辑关系，计算响应于该激励信号产生的该数字电路的输出信号的信号波形；以及
根据门级网表中包含的各个门电路的时序和功率模型，计算所述输出信号的功率波形。
7.一种对数字电路进行仿真的设备，包括：
网表获取装置，被配置为获取该数字电路的门级网表，所述门级网表指示该数字电路包含的至少一个门电路及其连接关系；
网表修改装置，被配置为修改该门级网表，以便在该门级网表中增加每个门电路的时序和功率模型，所述时序和功率模型用于计算输入该门电路的信号经过该门电路时产生的时间延迟以及该门电路在工作时消耗的功率；以及
仿真装置，被配置为基于修改后的门级网表对该数字电路进行仿真。
8.如权利要求7所述的设备，其中，所述每个门电路的时序和功率模型用于根据表示该门电路的特性的参数和表示输入该门电路的信号的特性的参数，计算输入该门电路的信号经过该门电路时产生的时间延迟，并且用于根据表示该门电路的特性的参数和表示输入该门电路的信号的特性的参数，计算该门电路在工作时消耗的功率。
9.如权利要求8所述的设备，其中，表示该门电路的特性的参数包括表示该门电路的驱动能力的参数、表示信号经过该门电路的各个输入端口之前的线路时产生的延迟的参数以及表示经过所述各个输入端口之前的线路的信号的转变时间改变量的参数，并且表示输入该门电路的信号的特性的参数包括表示输入该门电路的各个输入端口的信号的转变时间的参数。
10.如权利要求9所述的设备，其中，所述每个门电路的时序和功率模型还用于根据表示该门电路的特性的参数和表示输入该门电路的信号的特性的参数，计算该门电路的输出信号的转变时间，该门电路的输出信号的转变时间充当输入该门电路下游的电路的信号的转变时间。
11.如权利要求7至10之一所述的设备，其中，每个门电路的时序和功率模型被预先存储在预定格式的文件中。
12.如权利要求7－10之一所述的设备，其中，在基于修改后的门级网表对该数字电路进行仿真期间，所述仿真装置将激励信号输入数字电路，根据门级网表中包含的各个门电路的输入与输出之间的逻辑关系，计算响应于该激励信号产生的该数字电路的输出信号的信号波形，并且根据门级网表中包含的各个门电路的时序和功率模型，计算所述输出信号的功率波形。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310530202.2A CN104598659B (zh) | 2013-10-31 | 2013-10-31 | 对数字电路进行仿真的方法和设备 |
| US14/524,413 US10146895B2 (en) | 2013-10-31 | 2014-10-27 | Method and apparatus for simulating a digital circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310530202.2A CN104598659B (zh) | 2013-10-31 | 2013-10-31 | 对数字电路进行仿真的方法和设备 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104598659A CN104598659A (zh) | 2015-05-06 |
| CN104598659B true CN104598659B (zh) | 2018-09-18 |
Family
ID=52996363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310530202.2A Expired - Fee Related CN104598659B (zh) | 2013-10-31 | 2013-10-31 | 对数字电路进行仿真的方法和设备 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10146895B2 (zh) |
| CN (1) | CN104598659B (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105138769B (zh) * | 2015-08-24 | 2018-11-23 | 深圳市紫光同创电子有限公司 | 一种用于可编程电路的时序模型生成方法及装置 |
| CN106503296B (zh) * | 2016-09-23 | 2019-08-27 | 京微齐力(北京)科技有限公司 | 一种基于白盒的工艺映射方法及装置 |
| TWI627521B (zh) * | 2017-06-07 | 2018-06-21 | 財團法人工業技術研究院 | 時序估算方法與模擬裝置 |
| CN111931445B (zh) | 2020-10-09 | 2020-12-29 | 芯华章科技股份有限公司 | 用于调试逻辑系统设计的方法、仿真器及存储介质 |
| CN112417798B (zh) * | 2020-11-27 | 2023-05-23 | 成都海光微电子技术有限公司 | 一种时序测试方法、装置、电子设备及存储介质 |
| CN112597720B (zh) * | 2020-12-28 | 2023-03-21 | 海光信息技术股份有限公司 | 一种功耗数据的收集方法、装置 |
| CN115796090B (zh) * | 2022-12-13 | 2024-01-26 | 无锡沐创集成电路设计有限公司 | 电路模型生成方法、电路仿真验证方法及对应装置 |
| CN116029239B (zh) * | 2022-12-30 | 2023-09-05 | 芯耀辉科技有限公司 | 静态时序分析方法及其系统、计算机可读取介质 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5768145A (en) * | 1996-06-11 | 1998-06-16 | Lsi Logic Corporation | Parametrized waveform processor for gate-level power analysis tool |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625803A (en) * | 1994-12-14 | 1997-04-29 | Vlsi Technology, Inc. | Slew rate based power usage simulation and method |
| US6457159B1 (en) * | 1998-12-29 | 2002-09-24 | Cadence Design Systems, Inc. | Functional timing analysis for characterization of virtual component blocks |
| US20020042704A1 (en) * | 2000-08-31 | 2002-04-11 | Najm Farid N. | Apparatus and methods for characterizing electronic circuits having multiple power supplies |
| JP3892256B2 (ja) * | 2000-09-08 | 2007-03-14 | 富士通株式会社 | 信号波形シミュレーション装置、信号波形シミュレーション方法および信号波形シミュレーションプログラムを記録したコンピュータ読み取り可能な記録媒体 |
| US6584598B2 (en) * | 2001-02-16 | 2003-06-24 | Silicon Metrics Corporation | Apparatus for optimized constraint characterization with degradation options and associated methods |
| US6807660B1 (en) * | 2002-10-01 | 2004-10-19 | Sequence Design, Inc. | Vectorless instantaneous current estimation |
| US7206731B2 (en) * | 2003-06-02 | 2007-04-17 | Agilent Technologies, Inc. | Electromagnetic/circuit co-simulation and co-optimization with parametric layout components |
| US7240304B2 (en) | 2004-05-04 | 2007-07-03 | Freescale Semiconductor, Inc. | Method for voltage drop analysis in integreted circuits |
| US7477999B2 (en) * | 2006-10-26 | 2009-01-13 | Samplify Systems, Inc. | Data compression for a waveform data analyzer |
| US7937256B2 (en) * | 2006-12-02 | 2011-05-03 | Altos Design Automation, Inc. | Systems and methods of efficient library characterization for integrated circuit cell libraries |
| US7809542B2 (en) * | 2007-05-07 | 2010-10-05 | International Business Machines Corporation | System and method for glitch analysis in circuits |
| EP2006784A1 (en) | 2007-06-22 | 2008-12-24 | Interuniversitair Microelektronica Centrum vzw | Methods for characterization of electronic circuits under process variability effects |
| JP4422179B2 (ja) * | 2007-10-19 | 2010-02-24 | 株式会社半導体理工学研究センター | 半導体集積回路のタイミング解析装置及び方法 |
| US7849430B2 (en) * | 2008-03-24 | 2010-12-07 | Oracle America, Inc. | Reverse donut model |
| US8108194B2 (en) * | 2008-04-25 | 2012-01-31 | Cadence Design Systems, Inc. | Peak power detection in digital designs using emulation systems |
| US8452581B2 (en) | 2009-05-05 | 2013-05-28 | Oracle America, Inc. | Technique using power macromodeling for register transfer level power estimation |
| US8527911B1 (en) * | 2009-06-09 | 2013-09-03 | Jasper Design Automation, Inc. | Comprehending a circuit design |
| CN102169515B (zh) * | 2010-02-26 | 2014-04-16 | 国际商业机器公司 | 一种专用集成电路中时钟树延迟时间的估计方法和系统 |
| CN102314525B (zh) * | 2010-06-30 | 2013-03-20 | 中国科学院微电子研究所 | 一种低功耗电路设计优化方法 |
| US8612911B2 (en) | 2011-02-23 | 2013-12-17 | International Business Machines Corporation | Estimating power consumption of an electronic circuit |
| US8407654B2 (en) | 2011-02-23 | 2013-03-26 | International Business Machines Corporation | Glitch power reduction |
| CN102799698B (zh) * | 2011-05-26 | 2014-07-23 | 国际商业机器公司 | 一种用于专用集成电路的时钟树规划的方法和系统 |
| US8438520B2 (en) * | 2011-08-29 | 2013-05-07 | International Business Machines Corporation | Early decoupling capacitor optimization method for hierarchical circuit design |
| US8566767B1 (en) * | 2011-11-23 | 2013-10-22 | Cadence Design Systems, Inc. | System and method for parametric intercoupling of static and dynamic analyses for synergistic integration in electronic design automation |
| JP5949933B2 (ja) * | 2012-10-24 | 2016-07-13 | 富士通株式会社 | シミュレーションプログラム、シミュレーション装置およびシミュレーション方法 |
-
2013
- 2013-10-31 CN CN201310530202.2A patent/CN104598659B/zh not_active Expired - Fee Related
-
2014
- 2014-10-27 US US14/524,413 patent/US10146895B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5768145A (en) * | 1996-06-11 | 1998-06-16 | Lsi Logic Corporation | Parametrized waveform processor for gate-level power analysis tool |
Non-Patent Citations (1)
| Title |
|---|
| IEEE Standard for Standard Delay Format(SDF) for the Electronic Design Process;IEEE Computer Society;《IEEE Standard》;20011214;第8页，4.5.4节，第3段 * |
Also Published As
| Publication number | Publication date |
|---|---|
| US10146895B2 (en) | 2018-12-04 |
| US20150120268A1 (en) | 2015-04-30 |
| CN104598659A (zh) | 2015-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104598659B (zh) | 对数字电路进行仿真的方法和设备 | |
| US10354042B2 (en) | Selectively reducing graph based analysis pessimism | |
| US12001317B2 (en) | Waveform based reconstruction for emulation | |
| US9646122B2 (en) | Variable accuracy parameter modeling in statistical timing | |
| US10437949B1 (en) | Scheduling events in hardware design language simulation | |
| US8370780B2 (en) | Method and system for estimating power consumption of integrated circuitry | |
| CN111352697A (zh) | 灵活的物理功能和虚拟功能映射 | |
| EP3408770A1 (en) | Pessimism reduction in static timing analysis | |
| Lora et al. | Translation, abstraction and integration for effective smart system design | |
| CN110941934A (zh) | 一种fpga原型验证开发板分割仿真系统、方法、介质及终端 | |
| US10568203B2 (en) | Modifying a circuit design | |
| CN114970644A (zh) | 一种基于MonoFFT切换的单比特信号处理方法 | |
| US20160055287A1 (en) | Method for decomposing a hardware model and for accelerating formal verification of the hardware model | |
| US20230177243A1 (en) | Processor chip timing adjustment enhancement | |
| US20140325468A1 (en) | Storage medium, and generation apparatus for generating transactions for performance evaluation | |
| JP5454349B2 (ja) | 性能推定装置 | |
| US20230056423A1 (en) | Processor core simulator including trace-based coherent cache driven memory traffic generator | |
| JP5146087B2 (ja) | 消費電力見積方法、回路設計支援装置及びプログラム | |
| KR20180040363A (ko) | 컴퓨팅 시스템 및 컴퓨팅 시스템에서 회로 설계에 대한 검증을 수행하는 방법 | |
| US20190325102A1 (en) | Circuit generation based on zero wire load assertions | |
| US20230044581A1 (en) | Learning-based power modeling of a processor core and systems with multiple processor cores | |
| US20230114858A1 (en) | Circuit design simulation and clock event reduction | |
| CN114169287B (zh) | 生成验证环境的连接示意图的方法、电子设备及存储介质 | |
| JP3544885B2 (ja) | 論理回路の遅延計算方法、論理回路の遅延計算装置および論理回路の遅延計算プログラムを記録した媒体 | |
| CN109426503A (zh) | 提供仿真激励的方法及装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20171123 Address after: Grand Cayman, Cayman Islands Applicant after: GLOBALFOUNDRIES INC. Address before: American New York Applicant before: Core USA second LLC Effective date of registration: 20171123 Address after: American New York Applicant after: Core USA second LLC Address before: New York grams of Armand Applicant before: International Business Machines Corp. |
|
| TA01 | Transfer of patent application right | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20201126 Address after: Hamilton, Bermuda Islands Patentee after: MARVELL INTERNATIONAL Ltd. Address before: Grand Cayman Islands Patentee before: GLOBALFOUNDRIES INC. Effective date of registration: 20201126 Address after: Ford street, Grand Cayman, Cayman Islands Patentee after: Kaiwei international Co. Address before: Hamilton, Bermuda Islands Patentee before: Marvell International Ltd. Effective date of registration: 20201126 Address after: Singapore City Patentee after: Marvell Asia Pte. Ltd. Address before: Ford street, Grand Cayman, Cayman Islands Patentee before: Kaiwei international Co. |
|
| TR01 | Transfer of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20180918 Termination date: 20211031 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |