JP5586780B2 - デバイスの動作電圧の仕様構成 - Google Patents
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Description
実施の形態は、概して集積回路に関し、より特定的には、集積回路のプログラム可能な電圧に関する。
所与のフォトリソグラフィプロセスが解像可能な最小寸法は、代替的に、最小フィーチャサイズ(feature-size)またはクリティカルディメンション(critical dimension)と呼ばれる。フィーチャサイズは、そのフィーチャサイズがICの速度性能を改善する傾向にあるために、関心のあるパラメータである。印刷された集積回路(IC)のフィーチャサイズは均一ではない。印刷プロセスは、ロット間、ウェハ間および各々のウェハ内のデバイス間でフィーチャサイズのわずかなばらつきをもたらす。その結果として、フィールドプログラマブルゲートアレイ(FPGA)のようなプログラマブルICは、製造プロセスにおけるばらつきにより、静的な電力および回路遅延における変動をもたらす。速度の遅いデバイスは、通常はより低い静的電力を有し、高速のデバイスは、通常ではより高い静的電力の要求を有する。
1つの実施の形態において、回路設計の合成のための方法が提供される。複数の遅延値を記述する遅延−電圧データが入力されることができる。遅延値は目標素子の動作電圧値に対応づけられることができる。回路設計は、解析されて、回路設計のための最大ゲートレベル遅延を決定することができる。最大ゲートレベル遅延に対応する最小電圧値と初期ゲートレベル遅延に対応する初期電圧値とを、初期ゲートレベル遅延に対応する初期電圧値に従って決定することができる。最小電圧値と初期電圧値とに対応する電圧スケーリング因子を決定することができる。合成された回路設計が、電圧スケーリング因子を含むように、回路設計を合成することができる。合成された回路設計は、動作電圧を、電圧スケーリング因子によって縮小された起動電圧値の値に設定することを規定することができる。起動電圧値は、合成された回路設計を実現するための目標デバイスに記憶される値とすることができる。
この開示のさまざまな実施の形態は、プログラマブル電圧を用いて集積回路における電力遅延ばらつきを改善する方法を与える。集積回路製造のリソグラフィプロセスにおける変動により、同じ設計の異なるデバイスは、同じゲートスイッチング速度を達成するために異なる電圧を必要とする。より高速のデバイスは、特定されたタイミング要求を、より低い電圧で満たすことができ、より低速のデバイスは、より高い電圧により、速度を上げて、特定されたタイミング要求を達成することができる。電力および遅延の分布の変動を減少することは、製品設計の電力および遅延の仕様の両方を改善することができる。
ここで、V120MHzは、120MHzで動作させるために必要なデバイスの動作電圧であり、Vscale100は、2つの動作速度の間で縮小するためのスケーリング因子である。この例において、デバイスの間での共通のスケーリングは、線形式である。いくつかの製品設計は、動作スピードの共通のスケーリングを示すために非線形の式を必要とする可能性があることが理解されるであろう。
Claims (14)
- 回路設計の合成のための方法であって、前記方法は、1以上のプロセッサが演算を実行するステップを備え、前記実行するステップは、
複数の遅延値を記述する遅延−電圧データを入力するステップを備え、前記遅延値は目標素子の動作電圧値に対応し、
前記実行するステップは、
前記回路設計の解析から、前記回路設計のための最大ゲートレベル遅延を決定するステップと、
前記最大ゲートレベル遅延に対応する最小電圧値と初期ゲートレベル遅延に対応する初期電圧値とを決定するステップと、
前記最小電圧値と前記初期電圧値とに対応する電圧スケーリング因子を決定するステップと、
前記回路設計を合成するステップとをさらに備え、前記合成された回路設計は、前記電圧スケーリング因子を含み、前記合成された回路設計は、動作電圧を、前記電圧スケーリング因子によって縮小された起動電圧値の値に設定することを規定し、前記起動電圧値は、前記合成された回路設計を実現するための目標デバイスに記憶される、方法。 - 最大ゲートレベル遅延を決定するステップは、前記最大ゲートレベル遅延がユーザ定義された遅延制約の範囲内であるかどうかを判断するステップを含む、請求項1に記載の方法。
- 最大ゲートレベル遅延を決定するステップは、前記遅延−電圧データにおける前記最大ゲートレベル遅延に対応する電圧値が、ユーザ定義された遅延制約の範囲内であるかどうかを判断するステップを含む、請求項1に記載の方法。
- 最大ゲートレベル遅延を決定するステップは、ユーザ定義された電圧スケーリングパラメータが、前記最大ゲートレベル遅延を選択された遅延値に縮小するかどうかを判断するステップを含む、請求項1に記載の方法。
- 最大ゲートレベル遅延を決定するステップは、前記遅延−電圧データにおける前記最大
ゲートレベル遅延に対応する電圧値が、ユーザ定義された動作電圧パラメータに等しいかどうかを判断するステップを含む、請求項1に記載の方法。 - 前記回路設計の各々の経路の最大遅延要求を決定するステップと、
各々の経路の前記最大遅延要求に従って、配置−経路最適化を実行するステップとをさらに備え、
前記電圧−遅延データは、さらに、前記目標デバイスの領域のためのそれぞれの遅延パラメータを規定する、請求項1から5のいずれか1項に記載の方法。 - 最大ゲートレベル遅延を決定するステップは、
前記回路設計を、前記初期遅延に等しいゲートレベルでシミュレートするステップと、
前記シミュレーションの出力が正しいか否かを確定するステップと、
前記シミュレーションの前記出力が正しいことが確定されたことに応答して、
選択された量だけシミュレーション遅延を増加させるステップと、
増加されたシミュレーション遅延を用いて、回路設計のシミュレーションと出力の確定とを繰り返すステップとを含む、請求項1に記載の方法。 - 最大ゲートレベル遅延を決定するステップは、
前記回路設計を、前記初期電圧に等しい供給電圧でシミュレートするステップと、
前記シミュレーションの出力が正しいか否かを確定するステップと、
前記シミュレーションの前記出力が正しいことが確定されたことに応答して、
選択された量だけ前記供給電圧を減少させるステップと、
前記減少された供給電圧を用いて、回路設計のシミュレーションと出力の確定とを繰り返すステップと、
前記回路設計のシミュレーションが正しい出力を生成しているときに、少なくとも供給電圧を決定するステップと、
前記少なくとも供給電圧に対応する前記シミュレーションのゲートレベル遅延を決定するステップとを含む、請求項1に記載の方法。 - 前記合成された回路設計からビットストリームを生成するステップをさらに備え、
前記ビットストリームは、さらに、外部電源をシグナリングすることによって、目標デバイスをプログラムして前記目標デバイスの動作電圧を設定するように構成される、請求項1から8のいずれか1項に記載の方法。 - プログラマブル集積回路であって、
複数のプログラマブル資源と、
前記プログラマブル資源を結合させるための複数のプログラマブルルーティング資源と、
前記プログラマブル資源および前記プログラマブルルーティング資源に結合される複数のコンフィギュレーションメモリセルと、
最小電圧値および電圧スケーリング因子で構成された不揮発性メモリユニットと、
前記不揮発性メモリユニットに結合された電源コントローラユニットとを備え、前記電源コントローラユニットは、前記最小電圧値と前記電圧スケーリング因子とを前記不揮発性メモリユニットから読み出して、前記動作電圧を、前記電圧スケーリング因子によって縮小された前記最小電圧値に設定するように構成される、プログラマブル集積回路。 - 前記電源コントローラユニットは、さらに出力ポートに結合され、
前記電源コントローラユニットは、前記出力ポートに前記最小電圧値を出力することにより、前記動作電圧を設定するように構成される、請求項10に記載のプログラマブル集積回路。 - 前記不揮発性メモリユニットに記憶された前記最小電圧値は、最大動作遅延に要求される、決定された最小動作電圧に等しい、請求項10または11に記載のプログラマブル集積回路。
- 前記電源コントローラユニットは、前記コンフィギュレーションメモリセルのサブセットを用いて、前記プログラマブル資源および前記プログラマブルルーティング資源のサブセットにおいて実現される、請求項10から12のいずれか1項に記載のプログラマブル集積回路。
- 前記電源コントローラユニットは、専用のハードウェアで実現される、請求項10から12のいずれか1項に記載のプログラマブル集積回路。
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