CN116615703A - 任务模式Vmin预测和校准 - Google Patents
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Abstract
调整集成电路的低端工作电压。在指定的时钟周期期间，在该集成电路上的环形振荡器处对振荡进行计数。基于振荡次数，使用与第一组器件退化数据和第二组静态随机存取存储器(SRAM)低端工作电压数据相关联的预测模型来为该集成电路上的处理器选择低端工作电压限制。基于所选的低端工作电压限制来设置该处理器的该低端工作电压。这些步骤在该处理器的操作期间重复多次。还提供了一种测试集成电路以提供用于产生该预测模型的数据的方法。
Description
背景技术
半导体器件能够可靠地工作的最低电源电压通常称为“Vmin”，是诸如功率效率和电池寿命的考虑因素的重要参数。在部署诸如处理器芯片的半导体零件之后，由于诸如HCI(热载流子注入)、BTI(偏置温度不稳定性)等已知效应，因为零件在操作期间受到应力，Vmin在零件的工作寿命期间缓慢增加。这种增加意味着如果将低端工作电压设置为或接近处理器芯片的初始Vmin，则该芯片在初始部署时将正常工作，但是最终会出现错误和故障。
补偿Vmin增加的常见解决方案是配置半导体零件以在设置该零件的低端工作电压时将保护频带添加到初始Vmin值。保护频带被设置为考虑在已知的使用场景下在指定的使用时段之后预期发生的Vmin偏移。使用这种技术意味着从使用开始就在所有零件上使用固定的悲观保护频带。虽然这种技术有助于确保良好的成品率和质量度量，诸如每百万零件不合格数(DPPM)，但是这对于与Vmin限制操作相关的功率效率是有害的。
附图说明
图1以框图形式示出了根据一些实施方案的加速处理单元；
图2以框图形式示出了根据一些实施方案的适合在图1的APU中使用的电源监控器(PSM)；
图3是示出在一组集成电路的高温工作寿命(HTOL)应力测试期间获得的示例性退化数据的图表；
图4是根据一些实施方案的为目标集成电路配置低端工作电压控制过程的过程的流程图；并且
图5是根据一些实施方案的用于调整集成电路的低端工作电压的过程的流程图。
在以下描述中，在不同附图中使用相同的附图标记表示类似或相同的项目。除非另有说明，否则字词“耦接”及其相关联的动词形式包括直接连接和通过本领域已知的方式的间接电连接两者，并且除非另有说明，否则对直接连接的任何描述也意味着使用合适形式的间接电连接的另选实施方案。
具体实施方式
一种为目标集成电路配置低端工作电压控制过程的方法。该方法包括对与该目标集成电路具有相同型号的一组集成电路执行高温工作寿命(HTOL)应力测试，并且保存所得到的第一组器件退化数据。在该HTOL测试期间，该方法测量该组集成电路上的静态随机存取存储器(SRAM)的低端工作电压，并且保存所得到的第二组SRAM低端工作电压数据。产生与第一组器件退化数据和第二组SRAM低端工作电压数据相关联的预测模型。该方法包括：将该预测模型部署到包括该目标集成电路的数据处理系统，并且将该目标集成电路配置为：(a)对该目标集成电路上的至少一个环形振荡器在指定的时钟周期期间的振荡次数进行计数；(b)基于该振荡次数，访问该预测模型，并且从该预测模型为该目标集成电路上的处理器选择低端工作电压限制；(c)基于所选的低端工作电压限制来设置该处理器的低端工作电压，并且以该低端工作电压操作该处理器；以及(d)在该数据处理系统的操作期间多次重复段落(a)至(c)。
公开了一种调整集成电路的低端工作电压的方法。该方法包括对该集成电路上的至少一个环形振荡器在指定的时钟周期期间的振荡次数进行计数。基于该振荡次数，该方法访问与第一组器件退化数据和第二组静态随机存取存储器(SRAM)低端工作电压数据相关联的预测模型，并且从该预测模型为该集成电路上的处理器选择低端工作电压限制。该方法基于所选的低端工作电压限制来设置该处理器的低端工作电压。这些步骤在该处理器的操作期间重复多次。
一种集成电路包括处理器核心和系统管理单元，该系统管理单元设置该处理器核心工作的电压电平。该系统管理单元可操作以通过获得该集成电路上的至少一个环形振荡器在指定的时钟周期期间的振荡计数来调整该处理器核心的低端工作电压。基于该计数，该系统管理单元访问与第一组器件退化数据和第二组静态随机存取存储器(SRAM)低端工作电压数据相关联的预测模型，并且为该处理器核心选择当前低端工作电压限制。该系统管理单元然后将该处理器核心的低端工作电压设置为所选的低端工作电压限制。这些在该集成电路的操作期间重复多次。
图1以框图形式示出了加速处理单元(APU)100。APU 100是适合用作主机数据处理系统中的处理器的集成电路，并且通常包括中央处理单元(CPU)核心复合体110(包括CPU核心112和114)、可扩展控制结构(SCF)183、系统管理单元控制器(SMU)180、可扩展数据结构125以及多个外围控制器。如本领域普通技术人员将理解的，APU 100可以不具有存在于每个实施方案中的所有这些元件，并且还可以具有包括在其中的附加元件。例如，在一些实施方案中，代替CPU核心或除了CPU核心之外，还存在图形处理单元(GPU)。此外，APU 100可以由系统中的一个或多个集成电路构成，诸如多芯片模块。
CPU核心复合体110包括CPU核心112和CPU核心114。使用多个CPU核心复合体110。在该示例中，CPU核心复合体110包括两个CPU核心，但是在其他实施方案中，CPU核心复合体110可包括更多的CPU核心，诸如四个、八个或十六个。CPU核心112和114中的每个核心双向连接到SCF 183(其形成控制结构)和SDF 125，并且能够通过SDF 125提供存储器访问请求和通信。CPU核心112和114各自包括二级(L2)高速缓冲存储器116和定位在相应L2高速缓冲存储器116附近用于监控与电路退化相关联的状况的电源监控器(PSM)115，如下文进一步描述。在该实施方案中，CPU核心112和114共享CPU核心复合体110的某些资源，诸如所描绘的三级(L3)高速缓冲存储器118。L3高速缓冲存储器118还包括用于监控电路退化状况的PSM 115。在该实施方案中，PSM 115定位在静态随机存取存储器(SRAM)结构(诸如所描绘的高速缓冲存储器)附近，因为SRAM存储器通常比电路的许多其他部分对长期退化更敏感。然而，在其他实施方案中，PSM 115也可放置在其他位置。
SDF 125包括用于在任何存储器访问代理和通用存储器控制器(UMC)141和142之间路由存储器访问请求和存储器响应的纵横交换机。SDF 125还包括由基本输入/输出系统(BIOS)定义的、用于基于系统配置确定存储器访问的目的地的系统存储器映射，以及用于每个虚拟连接的缓冲器。因为该实施方案中的缓冲器是用SRAM存储器构成的，所以在缓冲器附近包括PSM 115以监控电路退化。
SMU 180是控制APU 100上的资源的操作并使这些资源之间的通信同步的本地控制器。SMU 180管理APU 100上的各种处理器的上电定序，并且经由复位、启用和其他信号控制多个芯片外设备。SMU 180管理一个或多个时钟源(未示出)，诸如锁相环路(PLL)，以为APU 100的每个部件提供时钟信号。SMU 180还管理各种处理器和其他功能块的功率，并且可从CPU核心112和114以及图形核心120接收测量功率消耗值以确定适当的功率状态。SMU通过SCF 193与各种电路块通信以完成系统管理，包括测试块184、热监控块185、时钟控制电路(CLK)186、熔丝读取电路187和系统管理输入/输出(SMUIO)块188。SMU 180还与每个PSM 115通信，以便激活它们来监控状况并报告结果。SMU 180可以基于访问预测模型182来调整相关电压域的低端工作电压(通常称为“Vmin”，与可以针对半导体电路测量的实际Vmin可互换)，该预测模型基于从PSM 115获得的结果提供预测的安全低端工作电压，如下文进一步描述。SMU 180还实现各种系统监控和功率节省功能。例如，如果APU 100变热，则SMU 180可以降低CPU核心112和114的频率和电压。SMU 180还可以经由SCF 183从外部传感器接收热事件，并且作为响应，SMU 180可以降低时钟频率和/或电源电压。
外围控制器160包括通用串行总线(USB)控制器162和串行高级技术附件(SATA)接口控制器164，它们中的每一者双向连接到系统集线器166和SMN总线。这两个控制器仅仅是可用于APU 100的外围控制器的示例。
高速外围部件互连(PCIe)控制器174和USB控制器162双向连接到输入/输出(I/O)集线器176。PCIe控制器包括适于将业务路由到各种PCIe PHY的复用器/解复用器(MUS/DEMUX)。USB控制器162连接到多个USB PHY。I/O集线器176双向连接到系统集线器166和SDF125。因此，例如，CPU核心可以对USB控制器162、PCIe控制器174或各种其他控制器(未示出)中的寄存器进行编程，其中访问通过SDF 125路由和I/O集线器176。APU 100的软件和固件存储在系统数据驱动器或系统BIOS存储器(未示出)中，系统数据驱动器或系统BIOS存储器可以是多种非易失性存储器类型中的任一种，诸如只读存储器(ROM)、闪存电可擦除可编程ROM(EEPROM)等。通常，通过PCIe总线访问BIOS存储器，并且通过SATA接口访问系统数据驱动器。
UMC 141和142中的每一者连接到SDF 125。UMC 141和142连接到存储器物理层接口(PHY)151和152，其可以连接到现有技术DDR存储器，诸如第四代DDR(DDR4)、低功率DDR4(LPDDR4)、第五代图形DDR(GDDR5)和高带宽存储器(HBM)，并且可以适于未来存储器技术。这些存储器提供高总线带宽和高速操作。同时，它们还提供低功率模式以节省用于电池供电应用诸如膝上型计算机的功率，并且还提供内置热监控。
图2以框图形式示出了适合在图1的APU 100中使用的电源监控器(PSM)200。通常，PSM 200包括多个环形振荡器201-204，每个连接到相应的计数器205，用于对来自环形振荡器的振荡进行计数。使能信号EN在由系统参考时钟测量的指定周期内使能计数器。计数器值也可以被平均或以其他方式与未示出的其他数字逻辑组合。
环形振荡器201到204中的每一者包括一系列逻辑门，其被配置为利用从该系列的结束到开始的反馈连接进行振荡。虽然至少只需要一个环形振荡器，但是优选实施方案使用由不同逻辑门和不同器件(晶体管)类型构成的多个振荡器，以便表征APU 100中器件在其工作寿命期间的退化。提供所描绘的布置以展示如何使用不同振荡器的示例。如图所示，环形振荡器201由第一类型的逻辑门和第一类型的器件构成，而环形振荡器202使用第一类型的逻辑门但使用第二类型的器件。逻辑门类型选自各种类型，诸如反相器、NAND门、NOR门、D型触发器或CPU核心复合体110内所采用的其他常见逻辑门。器件类型选自可在CPU核心复合体110内采用的各种晶体管类型或大小。例如，可以使用同一晶体管的高电压阈值(Vt)器件及低Vt器件。也可以使用不同的尺寸和晶体管设计。如图所示，可使用门类型与器件类型的各种组合，其中环形振荡器203使用具有第一器件类型的第二门类型，而环形振荡器204使用具有第二器件类型的第二门类型。选择门类型和器件类型的组合来表征随时间发生的退化，该退化由于诸如HCI(热载流子注入)、BTI(偏置温度不稳定性)等已知效应而在芯片使用/受到应力时引起随时间而增加的偏移/增加。
计数器205可以用任何合适的计数器设计来实现，诸如包括一系列边缘触发锁存器的纹波计数器，并且对参考时钟信号进行操作。在操作中，PSM 200由SMU 180(图1)控制，以在由诸如系统时钟的参考时钟测量的指定时间段内启用环形振荡器201-204和计数器205。计数器205对对应环形振荡器在预定时间段内的振荡次数进行计数，从而提供对应环形振荡器的速度随着各种门和器件类型随时间退化而变化多少的指示。所得到的值可以直接报告给SMU 180，或者可以在报告之前由数字逻辑电路系统进行平均或以其他方式操纵。
图3是示出在一组集成电路的高温工作寿命(HTOL)应力测试期间获得的示例性退化数据的图表300。下面参考图4描述测试过程。在图表300中，纵轴示出了随着Vmin振幅的增加而发生的退化情况，而横轴示出了HTOL应力测试的小时数。绘制第一曲线图，其示出了集成电路上的SRAM的Vmin退化。绘制第二曲线图，其示出了包括环形振荡器的PSM电路的退化情况，从而指示当环形振荡器随时间退化时需要多少额外电压来获得指定的环形振荡器频率/计数。如下所述，在本文的电压校准过程中，使用类似于PSM 200的环形振荡器电路的环形振荡器电路，通过计数来测量环形振荡器的速度以识别与每个退化点相关联的速度。环形振荡器退化涉及如图表上所示的SRAM退化，从而使得如下文所述的运行时校准过程能够预测当前退化水平并且识别SRAM的低端工作电压。
图4是根据一些实施方案的为目标集成电路配置低端工作电压控制过程的过程的流程图400。例如，该过程可以例如在访问如图2的PSM 200的PSM电路的SMU 180(图1)的控制下执行。
该过程开始于框402，其中零件将覆盖过程条件的范围。所选的零件通常包括“拐角”零件，其包括由半导体制造在允许的变化范围的末端产生的各种特性。也可以包括典型零件，即处于变化范围中心的零件。所测试的零件具有与目标集成电路相同的型号或设计，如下文进一步描述，将为该目标集成电路部署工作寿命预测模型。
在框404，过程开始执行HTOL应力测试。HTOL应力测试是通过用升高的温度、高电压和动态操作对集成电路施加应力达到预定时间段(通常在数百小时内，如图3的图表所示)来模拟在集成电路的预期工作寿命(例如，2年或更长)内发生的退化的方式。
在HTOL测试期间，框406的过程测量环形振荡器电路在电压和温度范围内的速度。该测量在整个HTOL测试中周期性地进行，如流程图400中的循环所示。所使用的电压范围包括足够低的工作电压，以在集成电路的模拟寿命期间确定各种温度的低端工作电压(Vmin)。可以以任何合适的方式识别低端电压，诸如识别环形振荡器减慢到可接受速度以下的电压。在该实施方案中，通过对由时钟速度测量的指定时间段内的振荡进行计数来完成速度测量。在测试中测量的低端工作电压的条件下和在较高电压下获得此类计数，以使得能够在较高电压下操作时使用计数来识别退化量。
在框408(其也在HTOL测试期间重复)，该过程测量集成电路内的SRAM存储器电路的最小工作电压。该测量识别存储器的低端工作电压，其可以以任何合适的方式确定，诸如通过降低电压直到发现错误、降低电压直到存储器减慢到可接受速度以下或以各种电压增量测量存储器的其他特性。来自框408的所得数据被保存为第二组SRAM低端工作电压数据。
如框410所示，该过程在HTOL测试过程中重复框406和408多次，以获得如图3所示的跨越集成电路的模拟寿命的退化数据。在框412，基于该数据创建预测模型。在该实施方案中，预测模型包括计数值形式的环形振荡器速度数据以及与框406和408的测量相关联的数据，该数据允许基于环形振荡器的振荡计数来识别预测的退化水平。预测的退化水平优选地存储为与速度数据的每个数据点相关联的期望的低端工作电压。在其他实施方案中，可采用将所测量的速度数据或环形振荡器计数作为输入并且将低端工作电压限制作为输出的数学模型。在那些实施方案中，框412包括曲线匹配数据以创建数学方程或模型，以将SRAM退化数据(图3)与所测量的环形振荡器速度相关联。
在框414，将预测模型部署到数据处理系统，该数据处理系统包括执行HTOL测试的集成电路设计。预测模型数据被保存到系统中，通常保存在可由诸如SMU 180的系统管理控制器访问的非易失性存储器中。SMU配置有软件或固件以在集成芯片的寿命期间进行低端工作电压调整。
图5是用于调整集成电路的低端工作电压的过程的流程图500。在该实施方案中，该过程在集成电路的“任务模式”或部署操作期间进行，并且在固件的控制下由诸如SMU180的系统管理处理器管理。其他实施方案可以用合适的数字电路系统控制该过程。
该过程开始于框502，其中对目标集成电路上的至少一个环形振荡器在指定的时钟周期期间的振荡次数进行计数。如上文所述，可以对包括如关于图2所述的具有不同门类型和不同器件类型的环形振荡器的多于一个的环形振荡器执行计数。在该实施方案中，通过启用包括环形振荡器的PSM电路并从诸如连接到环形振荡器的计数器205的计数器接收所得计数值来执行计数。
在框504，基于振荡次数，该过程访问预测模型并且从该模型为目标集成电路上的处理器选择低端工作电压。
在框506，该过程基于所选的低端工作电压来设置该处理器的低端工作电压并且接着操作该处理器。可针对除处理器之外的其他电路并且针对其中存在SRAM的多个电压域执行此电压调整。例如，如果SDF 125以单独的电压域工作，则可以对该域进行单独的调整。此外，该过程设置作为低端的电压或Vmin工作电压，但处理器当然可以基于性能要求和其他相关条件(诸如温度)在操作期间将工作电压改变为高于最小值。
在框508，该过程在数据处理系统的操作期间多次重复框502至506。例如，可以在引导时重复这些框，并且在主机数据处理系统已经引导或重置之后的操作期间以所选的间隔重复这些框。
图1的APU 100或其任何部分(诸如SMU 180)可由呈数据库形式的计算机可访问数据结构或可由程序读取并且直接或间接用于制造集成电路的其他数据结构来描述或表示。例如，该数据结构可以是高级设计语言(HDL)诸如Verilog或VHDL中的硬件功能性的行为级描述或寄存器传送级(RTL)描述。描述可由合成工具读取，合成工具可合成描述以产生包括来自合成馆的门列表的网表。网表包括门集，门集也表示包括集成电路的硬件的功能。然后可以放置和路由网表以产生描述待应用于掩码的几何形状的数据集。然后可以在各种半导体制造步骤中使用掩模以产生集成电路。另选地，计算机可访问存储介质上的数据库可以是网表(具有或不具有合成库)或数据集(根据需要)或图形数据系统(GDS)II数据。
如从本公开可理解的，上述技术提供了任务模式校准周期，以根据每个给定芯片的实际使用条件和退化情况来动态地确定要在芯片使用期间的任何期望时间添加的Vmin补偿的正确量。对于大部分零件的大部分寿命，这极大地改善了在Vmin限制操作下的功率效率。
在各种实施方案中，本文的技术可与采用大容量存储器扩展模块(例如，媒体服务器和数据处理平台)的任何合适系统一起使用。此外，上述技术广泛适用于与用CPU和加速处理器实现的处理器一起使用，包括以存储器为中心的架构，其中存储器扩展装置经由高速总线或通信链路连接到处理器。
虽然已描述了特定实施方案，但是对这些实施方案的各种修改对于本领域技术人员将是显而易见的。例如，预测模型可以包括从图4中描述的测试获得的数据，或者可以包括基于此类测试的结果的数学模型，该数学模型将振荡器的速度测量映射到SRAM电路系统的预测Vmin。因此，所附权利要求书旨在覆盖所公开实施方案的落入所公开实施方案的范围内的所有修改。
Claims (23)
1.一种为目标集成电路配置低端工作电压控制过程的方法，所述方法包括：
对与所述目标集成电路具有相同型号的一组集成电路执行高温工作寿命(HTOL)应力测试，并且保存所得到的第一组器件退化数据；
在所述HTOL应力测试期间测量所述一组集成电路上的静态随机存取存储器(SRAM)的低端工作电压，并且保存所得到的第二组SRAM低端工作电压数据；
产生与所述第一组器件退化数据和所述第二组SRAM低端工作电压数据相关联的预测模型；
将所述预测模型部署到包括所述目标集成电路的数据处理系统，并且将所述目标集成电路配置为：
(a)对所述目标集成电路上的至少一个环形振荡器在指定的时钟周期期间的振荡次数进行计数；
(b)基于所述振荡次数，访问所述预测模型，并且从所述预测模型为所述目标集成电路上的处理器选择低端工作电压限制；
(c)基于所述低端工作电压限制来设置所述处理器的所述低端工作电压；以及
(d)在所述数据处理系统的操作期间多次重复段落(a)至(c)。
2.根据权利要求1所述的方法，其中所述HTOL应力测试包括在变化的温度、电压和老化条件下对所述一组集成电路中的每个集成电路上的至少一个环形振荡器的振荡进行计数。
3.根据权利要求1所述的方法，其中所述HTOL应力测试包括在变化的温度、电压和老化条件下对定位在所述一组集成电路中的每个集成电路上的不同区域中的多个环形振荡器处的振荡进行计数。
4.根据权利要求3所述的方法，其中所述多个环形振荡器包括第一环形振荡器和第二环形振荡器，所述第一环形振荡器包括第一系列逻辑门，所述第二环形振荡器包括与所述第一系列不同的一系列逻辑门。
5.根据权利要求3所述的方法，其中所述多个环形振荡器包括第一环形振荡器和第二环形振荡器，所述第一环形振荡器包括用第一类型的晶体管构成的第一系列逻辑门，所述第二环形振荡器包括用与所述第一类型不同的第二类型的晶体管构成的一系列逻辑门。
6.一种调整集成电路的低端工作电压的方法，包括：
(a)对所述集成电路上的至少一个环形振荡器在指定的时钟周期期间的振荡次数进行计数；
(b)基于所述振荡次数，访问与第一组器件退化数据和第二组静态随机存取存储器(SRAM)低端工作电压数据相关联的预测模型，并且从所述预测模型为所述集成电路上的处理器选择低端工作电压限制；
(c)基于所述低端工作电压限制来设置所述处理器的所述低端工作电压；以及
(d)在所述处理器的操作期间多次重复段落(a)至(c)。
7.根据权利要求6所述的方法，其中对至少一个环形振荡器的振荡次数进行计数还包括对定位在所述集成电路的不同部分中的多个环形振荡器处的振荡进行计数。
8.根据权利要求7所述的方法，其中对至少一个环形振荡器的振荡次数进行计数还包括：对包括第一系列逻辑门的第一环形振荡器处的振荡进行计数，以及对包括与所述第一系列不同的一系列逻辑门的第二环形振荡器处的振荡进行计数。
9.根据权利要求7所述的方法，其中对至少一个环形振荡器的振荡次数进行计数还包括对第一环形振荡器和第二环形振荡器处的振荡进行计数，所述第一环形振荡器包括用第一类型的晶体管构成的第一系列逻辑门，所述第二环形振荡器包括用与所述第一类型不同的第二类型的晶体管构成的一系列逻辑门。
10.根据权利要求6所述的方法，其中访问所述预测模型包括访问所述第一组器件退化数据。
11.根据权利要求6所述的方法，其中访问所述预测模型包括访问所述第二组SRAM低端电压数据。
12.根据权利要求6所述的方法，其中访问所述预测模型包括首先访问所述第一组器件退化数据，并且基于由此获得的结果，访问所述第二组SRAM低端电压数据。
13.根据权利要求6所述的方法，其中从与所述集成电路具有相同设计的一组集成电路的高温工作寿命(HTOL)应力测试提供所述第一组器件退化数据。
14.根据权利要求13所述的方法，其中通过在所述HTOL应力测试期间测量所述一组集成电路上的SRAM存储器的低端工作电压来提供所述第二组SRAM低端工作电压数据。
15.一种集成电路，包括：
处理器核心；
系统管理单元，所述系统管理单元设置所述处理器核心工作的电压电平，所述系统管理单元可操作以通过以下步骤来调整所述处理器核心的低端工作电压：
(a)获得所述集成电路上的至少一个环形振荡器在指定的时钟周期期间的振荡计数；
(b)基于所述计数，访问与第一组器件退化数据和第二组静态随机存取存储器(SRAM)低端工作电压数据相关联的预测模型，并且从所述模型为所述处理器核心选择低端工作电压限制；
(c)基于所述低端工作电压限制来设置所述处理器核心的所述低端工作电压；以及
(d)在所述集成电路的操作期间多次重复段落(a)至(c)。
16.根据权利要求15所述的集成电路，其中所述至少一个环形振荡器包括定位在所述集成电路的不同部分中的多个环形振荡器。
17.根据权利要求16所述的集成电路，其中所述多个环形振荡器包括第一环形振荡器和第二环形振荡器，所述第一环形振荡器包括第一系列逻辑门，所述第二环形振荡器包括与所述第一系列不同的一系列逻辑门。
18.根据权利要求16所述的集成电路，其中所述多个环形振荡器包括第一环形振荡器和第二环形振荡器，所述第一环形振荡器包括用第一类型的晶体管构成的第一系列逻辑门，所述第二环形振荡器包括用与所述第一类型不同的第二类型的晶体管构成的一系列逻辑门。
19.根据权利要求15所述的集成电路，其中访问所述预测模型包括访问所述第一组器件退化数据。
20.根据权利要求15所述的集成电路，其中访问所述预测模型包括访问所述第二组SRAM低端电压数据。
21.根据权利要求15所述的集成电路，其中访问所述预测模型包括首先访问所述第一组器件退化数据，并且基于由此获得的结果，访问所述第二组SRAM低端电压数据。
22.根据权利要求15所述的集成电路，其中从与所述集成电路具有相同设计的一组集成电路的高温工作寿命(HTOL)应力测试提供所述第一组器件退化数据。
23.根据权利要求22所述的集成电路，其中通过在所述HTOL应力测试期间测量所述一组集成电路上的SRAM存储器的低端工作电压来提供所述第二组SRAM低端工作电压数据。
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