JP2009237972A - 半導体装置、その設計方法及び設計装置 - Google Patents

Abstract

【課題】低電源電圧化により消費電力を削減することができる半導体装置の設計方法を提供することを課題とする。
【解決手段】第１の電源電圧の半導体装置の設計データを前記第１の電源電圧より低い第２の電源電圧の半導体装置の設計データに変更する電源電圧変更ステップと、前記第２の電源電圧の半導体装置の設計データを基に前記第２の電源電圧の半導体装置の遅延時間を計算する第１の遅延計算ステップと、前記第２の電源電圧の半導体装置の遅延時間を基に静的タイミング解析処理を行うことによりタイミングエラーを検出する第１の静的タイミング解析ステップと、前記タイミングエラーが検出されたパス上のセルが含まれるセルブロックの電源電圧線に前記第１の電源電圧を供給し、それ以外の前記セルブロックの電源電圧線に前記第２の電源電圧を供給するように設計データを生成する電源電圧供給ステップとを有する半導体装置の設計方法が提供される。
【選択図】図５

Description

本発明は、半導体装置、その設計方法及び設計装置に関する。

最近は、多くの製品（主にモバイル関係）でＬＳＩの低消費電力化が求められている。現在ある半導体チップを低消費電力化する場合、電源電圧を下げる（低電圧化）ことがもっとも簡単な方法である。しかし、高電圧で設計した半導体チップを低電圧化すると、動作電流が小さくなり、動作速度が遅くなる。これにより、タイミングエラーが発生し、低電圧化ができないことがある。したがって、タイミングを考慮した低電圧化する手法が望まれている。

図１０（Ａ）及び（Ｂ）は、半導体チップ１００１のタイミング制約を説明するための図である。図１０（Ａ）において、半導体チップ１００１は、セルＡ１〜Ａ４及びＢ１〜Ｂ４を有する。４個のセルＡ１〜Ａ４は、直列に接続され、１．２Ｖの電源電圧が供給され、入力信号ＩＮＡを入力して出力信号ＯＵＴＡを出力する第１のパスを構成する。セルＡ１〜Ａ４の各々の遅延時間は例えば１００ｐｓである。この場合、出力信号ＯＵＴＡは、入力信号ＩＮＡに対して４００ｐｓの遅延時間を有する。第１のパスの設計タイミング制約が５００ｐｓであるとすると、４００ｐｓの遅延時間は設計制約を満たす。

また、４個のセルＢ１〜Ｂ４は、直列に接続され、１．２Ｖの電源電圧が供給され、入力信号ＩＮＢを入力して出力信号ＯＵＴＢを出力する第２のパスを構成する。セルＢ１〜Ｂ４の各々の遅延時間は例えば１００ｐｓである。この場合、出力信号ＯＵＴＢは、入力信号ＩＮＢに対して４００ｐｓの遅延時間を有する。第２のパスの設計タイミング制約が１２００ｐｓであるとすると、４００ｐｓの遅延時間は設計制約を満たす。

以上のように、１．２Ｖの電源電圧の場合には、第１のパス及び第２のパスの遅延時間は設計制約を満たす。

図１０（Ｂ）は、図１０（Ａ）の半導体チップ１００１の電源電圧を１．２Ｖから１．０Ｖに低電圧化したときの遅延時間を示す図である。電源電圧を低くすると、セルＡ１〜Ａ４及びＢ１〜Ｂ４の遅延時間は長くなる。

４個のセルＡ１〜Ａ４に１．０Ｖの電源電圧が供給されると、セルＡ１〜Ａ４の各々の遅延時間は例えば１５０ｐｓになる。この場合、出力信号ＯＵＴＡは、入力信号ＩＮＡに対して６００ｐｓの遅延時間を有する。第１のパスの設計タイミング制約が５００ｐｓであるとすると、６００ｐｓの遅延時間は設計制約を満たさず、タイミングエラーが発生する。

これに対し、４個のセルＢ１〜Ｂ４に１．０Ｖの電源電圧が供給されると、セルＢ１〜Ｂ４の各々の遅延時間は例えば１５０ｐｓになる。この場合、出力信号ＯＵＴＢは、入力信号ＩＮＢに対して６００ｐｓの遅延時間を有する。第２のパスの設計タイミング制約が１２００ｐｓであるとすると、６００ｐｓの遅延時間は設計制約を満たす。

高電源電圧で設計した半導体チップを低消費電力対策として低電源電圧に変更した場合、パス遅延時間の増大によってタイミングの厳しい第１のパスはタイミングエラーとなり、低電源電圧で動作しないことがある。

図１１（Ａ）及び（Ｂ）は、半導体チップ１００１の電源電圧の低電圧化により発生するタイミングエラーを防止する方法を示す図である。図１１（Ａ）に示すように、セルＢ１〜Ｂ４を含む第２のパスは、電源電圧を１．０Ｖの低電圧にしても、タイミングエラーは発生しなかったので、セルＢ１〜Ｂ４には１．０Ｖの低電源電圧を供給する。これに対し、セルＡ１〜Ａ４を含む第１のパスは、電源電圧が１．０Ｖの低電圧ではタイミングエラーが発生したが、電源電圧が１．２Ｖの高電圧ではタイミングエラーが発生しなかったので、セルＡ１〜Ａ４には１．２Ｖの高電源電圧を供給する。以上のように、セルＡ１〜Ａ４の電源電圧を１．２Ｖの高電圧にし、セルＢ１〜Ｂ４の電源電圧を１．０Ｖの低電圧にすれば、タイミングエラーがなくなる。

図１１（Ｂ）は、図１１（Ａ）の半導体チップ１００１の実際のレイアウトを示す図である。実際のレイアウトでは、セルＡ１〜Ａ４の領域とセルＢ１〜Ｂ４の領域が分離されておらず、セルＡ１〜Ａ４の領域及びセルＢ１〜Ｂ４の領域が分散している。そのため、セルＡ１〜Ａ４の高電源電圧領域とセルＢ１〜Ｂ４の低電源電圧領域とを電源分離することが困難である。また、電源分離ができたとしても、半導体チップ１００１のレイアウト修正に多大な工数が必要になる。

図１２は、半導体チップの設計方法を示すフローチャートである。ネットリスト１２０１は、半導体チップの回路設計データであり、図１０（Ａ）のようにすべてのセルの電源電圧が１．２Ｖの高電圧の場合にはタイミングエラーが発生しないことが検証されている。その後、電源電圧を１．２Ｖから１．０Ｖに低電圧化するニーズが発生したとする。以下、半導体チップを低電源電圧化する方法を説明する。

まず、ネットリスト１２０１に対して、すべてのセルの電源電圧を１．２Ｖから１．０Ｖに変更する。次に、ステップ１２０２では、ネットリスト１２０１を基にレイアウト設計処理（フロアプラン）を行う。次に、ステップ１２０３では、配置及び配線処理を行う。次に、ステップ１２０４では、ＲＣ（抵抗及び容量値）抽出及び遅延計算処理を行い、遅延時間を出力する。遅延時間は、上記のように、電源電圧が高いときには短くなり、電源電圧が低いときには長くなる。次に、ステップ１２０５では、静的タイミング解析処理（ＳＴＡ）を行う。

次に、ステップ１２０６では、上記の計算された遅延時間と設計タイミング制約とを比較し、タイミング検証に合格したか否かをチェックする。合格であればステップ１２０８へ進み、不合格であればステップ１２０７へ進む。ステップ１２０８では、設計処理を終了する。

図１０（Ｂ）に示したように、低電源電圧化すると、遅延時間が増加し、例えばセルＡ１〜Ａ４を有する第１のパスで、タイミングエラーが発生し、タイミング検証が不合格になることがある。その場合は、ステップ１２０７へ進む。ステップ１２０７では、バッファ挿入等のタイミング修正処理を行い、ステップ１２０３に戻る。その後、上記の処理を繰り返す。

以上のように、低電源電圧化を行うときは電源電圧を高電圧から低電圧に変更して、再度ステップ１２０５の静的タイミング解析処理を実行し、タイミングエラーがある箇所に対して、ステップ１２０７においてタイミング修正処理を実行する。

この場合、電源電圧を高電圧から低電圧に変更したとき、何回かステップ１２０７のタイミング修正処理を実行しても、タイミング検証に合格しないことがある。また、低電源電圧における動作周波数や制約条件の変更が必要となり、仕様見直しになることがある。これらの場合、工数が大幅に増大してしまう。

また、下記の特許文献１には、タイミング検証手段によるタイミング検証結果をもとにタイミング違反が発生しているかどうかを判定し、タイミング違反が検出された場合に、電圧条件管理データを参照し、より高電圧の動作電源電圧条件での遅延計算の可否を判断する半導体集積回路の遅延計算方法が記載されている。

また、下記の特許文献２には、途中に一個以上のトランジスタを有する複数の配線経路をもつ半導体集積回路の設計方法において、 所定の閾値以上のトランジスタを用いて回路設計した後、各々の配線経路の遅延時間を算出し、所定の遅延時間を超える配線経路について、その中のトランジスタの閾値を下げるように補正することを特徴とする半導体回路の設計方法が記載されている。

特開２００１−３２５３２０号公報 特開平９−３１９７７５号公報

本発明の目的は、低電源電圧化により消費電力を削減すると共に、タイミングエラーを防止し、タイミングエラーによるレイアウト設計のやり直しを防止することができる半導体装置、その設計方法及び設計装置を提供することである。

本発明の半導体装置の設計方法は、複数のセルブロックに分割されタイミングエラーがない第１の電源電圧の半導体装置の設計データを入力し、前記第１の電源電圧の半導体装置の設計データを前記第１の電源電圧より低い第２の電源電圧の半導体装置の設計データに変更する電源電圧変更ステップと、前記第２の電源電圧の半導体装置の設計データを基に前記第２の電源電圧の半導体装置の遅延時間を計算する第１の遅延計算ステップと、前記第２の電源電圧の半導体装置の遅延時間を基に静的タイミング解析処理を行うことによりタイミングエラーを検出する第１の静的タイミング解析ステップと、前記タイミングエラーが検出されたパス上のセルが含まれる前記セルブロックの電源電圧線に前記第１の電源電圧を供給し、それ以外の前記セルブロックの電源電圧線に前記第２の電源電圧を供給するように設計データを生成する電源電圧供給ステップとを有することを特徴とする。

また、本発明の半導体装置は、相互に分離された電源電圧線を有する複数のセルブロックと、相互に異なる電源電圧が供給される複数の電源電圧供給線とを有し、前記複数のセルブロックの電源電圧線は、前記セルブロック毎に前記複数の電源電圧供給線の中のいずれか１つに接続されることを特徴とする。

低電源電圧化により消費電力を削減すると共に、タイミングエラーを防止し、タイミングエラーによるレイアウト設計のやり直しを防止することができる。

図９は、本発明の実施形態による半導体装置の設計装置を構成するコンピュータのハードウェア構成例を示すブロック図である。このコンピュータは、ＣＡＤ（computer-aided design）により、ネットリスト設計データを生成し、低電源電圧化した設計データの静的タイミング解析を行うことができる。

バス９０１には、中央処理装置（ＣＰＵ）９０２、ＲＯＭ９０３、ＲＡＭ９０４、ネットワークインタフェース９０５、入力装置９０６、出力装置９０７及び外部記憶装置９０８が接続されている。

ＣＰＵ９０２は、データの処理及び演算を行うと共に、バス９０１を介して接続された上記の構成ユニットを制御するものである。ＲＯＭ９０３には、予めブートプログラムが記憶されており、このブートプログラムをＣＰＵ９０２が実行することにより、コンピュータが起動する。外部記憶装置９０８にコンピュータプログラムが記憶されており、そのコンピュータプログラムがＲＡＭ９０４にコピーされ、ＣＰＵ９０２により実行される。このコンピュータは、コンピュータプログラムを実行することにより、後述する図６〜図８の設計処理等を行うことができる。

外部記憶装置９０８は、例えばハードディスク記憶装置等であり、電源を切っても記憶内容が消えない。外部記憶装置９０８は、コンピュータプログラム、ネットリスト設計データ等を記録媒体に記録したり、記録媒体からコンピュータプログラム等を読み出すことができる。

ネットワークインタフェース９０５は、ネットワークに対してコンピュータプログラム及びネットリスト設計データ等を入出力することができる。入力装置９０６は、例えばキーボード及びポインティングデバイス（マウス）等であり、各種指定又は入力等を行うことができる。出力装置９０７は、ディスプレイ及びプリンタ等であり、表示又は印刷することができる。

本実施形態は、コンピュータがプログラムを実行することによって実現することができる。また、プログラムをコンピュータに供給するための手段、例えばかかるプログラムを記録したＣＤ−ＲＯＭ等のコンピュータ読み取り可能な記録媒体又はかかるプログラムを伝送するインターネット等の伝送媒体も本発明の実施形態として適用することができる。また、上記のプログラムを記録したコンピュータ読み取り可能な記録媒体等のコンピュータプログラムプロダクトも本発明の実施形態として適用することができる。上記のプログラム、記録媒体、伝送媒体及びコンピュータプログラムプロダクトは、本発明の範疇に含まれる。記録媒体としては、例えばフレキシブルディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等を用いることができる。

図１は、本実施形態の設計装置により設計される半導体チップ（半導体装置）１０１を示す図である。半導体チップ１０１は、点線で示される２次元の複数のセルブロックＢＬに分割される。半導体チップ１０１は、セルＡ１〜Ａ４及びＢ１〜Ｂ４を有する。４個のセルＡ１〜Ａ４は、直列に接続され、入力信号ＩＮＡを入力して出力信号ＯＵＴＡを出力する第１のパスを構成する。また、４個のセルＢ１〜Ｂ４は、直列に接続され、入力信号ＩＮＢを入力して出力信号ＯＵＴＢを出力する第２のパスを構成する。

まず、将来の低電源電圧化を予想しつつ、現状のニーズにより高電源電圧（例えば１．２Ｖ）の半導体チップ１０１を設計する。セルＡ１〜Ａ４及びＢ１〜Ｂ４には、高電源電圧（例えば１．２Ｖ）が供給される。

図１０（Ａ）と同様に、セルＡ１〜Ａ４の各々の遅延時間は例えば１００ｐｓである。この場合、出力信号ＯＵＴＡは、入力信号ＩＮＡに対して４００ｐｓの遅延時間を有する。第１のパスの設計タイミング制約が５００ｐｓであるとすると、４００ｐｓの遅延時間は設計制約を満たす。

また、セルＢ１〜Ｂ４の各々の遅延時間は例えば１００ｐｓである。この場合、出力信号ＯＵＴＢは、入力信号ＩＮＢに対して４００ｐｓの遅延時間を有する。第２のパスの設計タイミング制約が１２００ｐｓであるとすると、４００ｐｓの遅延時間は設計制約を満たす。

以上のように、１．２Ｖの高電源電圧の場合には、第１のパス及び第２のパスの遅延時間は設計制約を満たし、タイミング検証に合格し、製品化される。

次に、その後のニーズにより、上記の高電源電圧（例えば１．２Ｖ）の半導体チップ１０１を低電源電圧化したものを設計する。半導体チップ１０１内のセルＡ１〜Ａ４及びＢ１〜Ｂ４には、低電源電圧（例えば１．０Ｖ）が供給される。電源電圧を低くすると、動作電流が小さくなるので、セルＡ１〜Ａ４及びＢ１〜Ｂ４の遅延時間は長くなる。

図１０（Ｂ）と同様に、４個のセルＡ１〜Ａ４に１．０Ｖの電源電圧が供給されると、セルＡ１〜Ａ４の各々の遅延時間は例えば１５０ｐｓになる。この場合、出力信号ＯＵＴＡは、入力信号ＩＮＡに対して６００ｐｓの遅延時間を有する。第１のパスの設計タイミング制約が５００ｐｓであるとすると、６００ｐｓの遅延時間は設計制約を満たさず、タイミングエラーが発生する。

これに対し、４個のセルＢ１〜Ｂ４に１．０Ｖの電源電圧が供給されると、セルＢ１〜Ｂ４の各々の遅延時間は例えば１５０ｐｓになる。この場合、出力信号ＯＵＴＢは、入力信号ＩＮＢに対して６００ｐｓの遅延時間を有する。第２のパスの設計タイミング制約が１２００ｐｓであるとすると、６００ｐｓの遅延時間は設計制約を満たす。

高電源電圧で設計した半導体チップ１０１を低消費電力対策として低電圧に変更した場合、パス遅延時間の増大によってタイミングの厳しい第１のパスはタイミングエラーとなり、低電圧で動作しない。

次に、タイミングエラーを解消するための処理を行う。本実施形態では、半導体チップ１０１を複数のセルブロックＢＬに分割し、そのセルブロックＢＬを半導体チップ１０１上に碁盤状に配置する。内部電源電圧は、セルブロックＢＬ毎に高電圧及び低電圧の２電源を選択可能とする。

セルＡ１〜Ａ４を含む第１のパスは、低電源電圧（例えば１．０Ｖ）ではタイミングエラーが発生するが、高電源電圧（例えば１．２Ｖ）ではタイミングエラーが発生しないので、セルＡ１〜Ａ４が含まれるセルブロックＢＬには高電源電圧（１．２Ｖ）を供給する。

これに対し、セルＢ１〜Ｂ４を含む第２のパスは、低電源電圧（例えば１．０Ｖ）でタイミングエラーが発生しなかったので、セルＢ１〜Ｂ４が含まれるセルブロックＢＬには低電源電圧（１．０Ｖ）を供給する。

以上のように、半導体チップ１０１の低電源電圧化を行い、タイミング検証を行う。この際、半導体チップ１０１内のすべてのセルブロックＢＬには低電源電圧が供給される。タイミング検証によりタイミングエラーが発生した場合には、低電源電圧でタイミングエラーが発生するパスに含まれるセルのセルブロックには高電源電圧が供給されるように、修正を行う。セルブロック毎に供給する２種類の電源電圧の選択を変更するだけであるので、レイアウト設計のやり直しをせずに、短時間の修正処理でタイミングエラーを解消することができる。

これにより、セルＡ１〜Ａ４を含む第１のパスには、高電源電圧（例えば１．２Ｖ）が供給され、タイミングエラーが発生しない。また、セルＢ１〜Ｂ４を含む第２のパスには、低電源電圧（例えば１．０Ｖ）が供給され、タイミングエラーが発生しない。第１及び第２のパスを含む半導体チップ１０１は、少なくとも一部のセルブロックで低電圧化ができるので、消費電力を削減することができる。すなわち、低電源電圧で動作するセル数に比例して消費電力を削減することができる。

図２は、図１の半導体チップ１０１内の電源電圧線ＶＤＤ及び基準電位線ＶＳＳの配線方法を示す図である。半導体チップ１０１は、複数のセルブロックＢＬに分割される。各セルブロックＢＬには、複数の電源電圧線ＶＤＤ及び基準電位線（グランド電位線）ＶＳＳが配線される。各セルブロックＢＬ内の電源電圧線ＶＤＤは、高電源電圧と低電源電圧の２電源のいずれかに接続可能であり、分離領域２０１においてセルブロックＢＬ毎に分離されている。これに対し、すべてのセルブロックＢＬ内の基準電位線ＶＳＳは、相互に接続され、共通の基準電位線に接続可能である。

図３は、半導体チップ１０１内の高電源電圧供給線ＶＤＤ１、低電源電圧供給線ＶＤＤ２及び共通基準電位供給線ＶＳＳ１の配線方法を示す図である。高電源電圧供給線ＶＤＤ１、低電源電圧供給線ＶＤＤ２及び共通基準電位供給線ＶＳＳ１の配線工程は、図２の電源電圧線ＶＤＤ及び基準電位線ＶＳＳの配線工程の後に行われる。半導体チップ１０１は、例えば９個のセルブロックＢＬ１〜ＢＬ９を有する。セルブロックＢＬ１〜ＢＬ９は、図１及び図２のセルブロックＢＬに対応する。

各セルブロックＢＬ１〜ＢＬ９内の電源電圧線ＶＤＤには、ビアホール内のビア接続部ＶＡの選択により高電源電圧供給線ＶＤＤ１又は低電源電圧供給線ＶＤＤ２のいずれかに接続される。図３では、ビア接続部ＶＡが高電源電圧供給線ＶＤＤ１及び低電源電圧供給線ＶＤＤ２の両方を電源電圧線ＶＤＤに接続しているが、実際には高電源電圧供給線ＶＤＤ１のビア接続部ＶＡ又は低電源電圧供給線ＶＤＤ２のビア接続部ＶＡのいずれかが選択される。詳しくは、図４を参照しながら説明する。共通基準電位供給線ＶＳＳ１は、ビアホール内のビア接続部ＶＡを介して各セルブロックＢＬ１〜ＢＬ９の基準電位線ＶＳＳに接続される。

図４は、半導体チップ１０１の全セルブロックＢＬ１〜ＢＬ９内の電源電圧線ＶＤＤを低電源電圧供給線ＶＤＤ２に接続した図である。高電源電圧の半導体チップ１０１を低電圧化するため、全セルブロックＢＬ１〜ＢＬ９内の電源電圧線ＶＤＤをビア接続部ＶＡを介して低電源電圧供給線ＶＤＤ２に接続する。その状態で、低電源電圧の半導体チップ１０１の静的タイミング解析処理を行う。その結果、３個のセルＣＬ１、ＣＬ５及びＣＬ７においてタイミングエラーが発生した場合を例に説明する。セルＣＬ１は、セルブロックＢＬ１内のセルである。セルＣＬ５は、セルブロックＢＬ５内のセルである。セルＣＬ７は、セルブロックＢＬ７内のセルである。ここで、高電源電圧の半導体チップ１０１では、すべてのセルにおいてタイミングエラーが発生しないことが検証されている。したがって、セルＣＬ１、ＣＬ５及びＣＬ７は、タイミングマージンが小さいパスのセルであり、高電源電圧ではタイミングエラーが発生せず、低電源電圧ではタイミングエラーが発生する。これに対して、６個のセルブロックＢＬ２、ＢＬ３、ＢＬ４、ＢＬ６、ＢＬ８及びＢＬ９は、高電源電圧でも低電源電圧でもタイミングエラーが発生しない。上記の静的タイミング解析処理の結果、６個のセルブロックＢＬ２、ＢＬ３、ＢＬ４、ＢＬ６、ＢＬ８及びＢＬ９は低電源電圧化でき、３個のセルＣＬ１、ＣＬ５及びＣＬ７を含むセルブロックＢＬ１、ＢＬ５及びＢＬ７は低電源電圧化できないことが判明する。

図５は、タイミングエラーが発生したセルブロック内の電源電圧線ＶＤＤを高電源電圧供給線ＶＤＤ１に接続した図である。上記の低電源電圧の半導体チップの静的タイミング解析処理の結果、６個のセルブロックＢＬ２、ＢＬ３、ＢＬ４、ＢＬ６、ＢＬ８及びＢＬ９はタイミングエラーが発生しないので、電源電圧線ＶＤＤをビア接続部ＶＡを介して低電源電圧供給線ＶＤＤ２に接続する。これに対し、３個のセルブロックＢＬ１、ＢＬ５及びＢＬ７はタイミングエラーが発生したので、電源電圧線ＶＤＤをビア接続部ＶＡを介して高電源電圧供給線ＶＤＤ１に接続する。

図６〜図８は、本実施形態の設計装置の設計方法を示すフローチャートである。図６は高電源電圧（例えば１．２Ｖ）の半導体チップ１０１の設計方法を示すフローチャートであり、図７及び図８は高電源電圧（例えば１．２Ｖ）の半導体チップ１０１を低電源電圧化する設計方法を示すフローチャートである。

まず、図６を参照しながら、高電源電圧（例えば１．２Ｖ）の半導体チップ１０１の設計方法を示す。設計装置は、高電源電圧（例えば１．２Ｖ）の半導体チップ１０１のネットリスト設計データ６０１を生成する。半導体チップ１０１は、すべてのセルが高電源電圧（例えば１．２Ｖ）の供給を受ける。

次に、ステップ６０２では、設計装置は、ネットリスト設計データ６０１を基にレイアウト設計処理（フロアプラン）を行う。次に、ステップ６０３では、設計装置は、配置及び配線処理を行う。

次に、ステップ６０４では、将来の低電源電圧化に備えて、設計装置は、半導体チップ１０１内のセルをセルブロック毎にグループ化し、セルリスト６１１を生成する。例えば、セルリスト６１１では、セルブロックＣＧｒｏｕｐ０００１はセルＣｅｌｌ１、Ｃｅｌｌ２及びＣｅｌｌ３を有し、セルブロックＣＧｒｏｕｐ０００２はセルＣｅｌｌ１８及びＣｅｌｌ１９を有する。セルブロックＣＧｒｏｕｐ０００１及びＣＧｒｏｕｐ０００２は、図５のセルブロックＢＬ１〜ＢＬ９に対応する。セルリスト６１１は、後述する図７のステップ７０６で使用される。

次に、ステップ６０５では、設計装置は、ＲＣ（抵抗及び容量値）抽出及び遅延計算処理を行い、遅延時間を計算する。遅延時間は、抵抗値及び容量値を基に計算される。次に、ステップ６０６では、設計装置は、遅延時間を基に静的タイミング解析処理（ＳＴＡ）を行う。

次に、ステップ６０７では、設計装置は、上記の計算された遅延時間と設計タイミング制約とを比較し、タイミング検証に合格したか否かをチェックする。合格であれば設計処理を終了し、不合格であればステップ６０８へ進む。ステップ６０８では、設計装置は、セル間へのバッファ挿入等のタイミング修正処理を行い、ステップ６０３に戻る。その後、上記の処理を繰り返す。

以上のように、高電源電圧の半導体チップ１０１は、タイミング検証に合格するまで上記の処理を繰り返し、製品化される。

次に、その後のニーズにより、上記の高電源電圧（例えば１．２Ｖ）の半導体チップ１０１を低電源電圧化したものを設計する。その設計方法を図７及び図８を参照しながら説明する。

図７及び図８は高電源電圧（例えば１．２Ｖ）の半導体チップ１０１を低電源電圧化する設計方法を示すフローチャートである。

ステップ７０１では、設計装置は、図６の高電源電圧の半導体チップ１０１を低電源電圧化するために、図６の処理で生成された高電源電圧の半導体チップ１０１の設計データを修正する。具体的には、図４に示したように、半導体チップ１０１の電源電圧を高電源電圧Ａ［Ｖ］から低電源電圧Ｂ［Ｖ］に変更する。この修正により、低電源電圧の半導体チップ１０１の設計データが生成される。その半導体チップ１０１内のセルには、低電源電圧（例えば１．０Ｖ）が供給される。電源電圧を低くすると、動作電流が小さくなるので、セルの遅延時間は長くなる。

次に、ステップ７０２では、設計装置は、ＲＣ（抵抗及び容量値）抽出及び遅延計算処理を行い、遅延時間を計算する。遅延時間は、抵抗値及び容量値を基に計算され、上記のように、電源電圧が高いときには短くなり、電源電圧が低いときには長くなる。

次に、ステップ７０３では、設計装置は、遅延時間を基に静的タイミング解析処理（ＳＴＡ）を行う。次に、設計装置は、上記の計算された遅延時間と設計タイミング制約とを比較し、タイミング検証に合格したか否かをチェックする。そして、設計装置は、タイミングエラーが発生してタイミング検証が不合格になったパスのリストをタイミングエラーリスト７０４として生成する。

次に、ステップ７０５では、設計装置は、タイミングエラーリスト７０４を基に、タイミングエラーとなったパス上の全セルを抽出する。例えば、図４のセルＣＬ１、ＣＬ５及びＣＬ７が抽出される。

次に、ステップ７０６では、設計装置は、図６で生成されたセルリスト６１１を基に、ステップ７０５で抽出されたセルと同じセルブロックにある全セルの電源電圧を低電源電圧Ｂ［Ｖ］から高電源電圧Ａ［Ｖ］に変更する。すなわち、タイミングエラーになったパス上のセルは、電源電圧を低電源電圧Ｂ［Ｖ］から高電源電圧Ａ［Ｖ］に戻すことにより、タイミングエラーの発生を防止する。このとき、タイミングエラーになったパス上のセルと同じセルブロック内のセルの電源電圧も高電源電圧Ａ［Ｖ］に戻す。この処理により、図４の半導体チップ１０１の設計データから図５の半導体チップ１０１の設計データに修正される。

次に、図８のステップ８０１では、設計装置は、ステップ７０６の変更処理を基に、電源情報８１１を生成する。電源情報８１１は、各セルブロックの電源電圧が高電源電圧Ａ［Ｖ］又は低電源電圧Ｂ［Ｖ］のいずれであるかを示す情報である。例えば、セルブロックＣＧｒｏｕｐ０００１は高電源電圧Ａ［Ｖ］であり、セルブロックＣＧｒｏｕｐ０００２は低電源電圧Ｂ［Ｖ］である。

次に、ステップ８１２では、設計装置は、電源情報８１１をＣＡＤ用電源情報８１３に変換する。

次に、ステップ８０２では、設計装置は、ＲＣ（抵抗及び容量値）抽出及び遅延計算処理を行い、遅延時間を計算する。遅延時間は、抵抗値及び容量値を基に計算される。次に、ステップ８０３では、設計装置は、遅延時間を基に静的タイミング解析処理（ＳＴＡ）を行う。静的タイミング解析処理は、セルブロック毎に電源電圧が高電源電圧Ａ［Ｖ］又は低電源電圧Ｂ［Ｖ］に設定された状態で処理が行われる。

次に、ステップ８０４では、設計装置は、上記の計算された遅延時間と設計タイミング制約とを比較し、タイミング検証に合格したか否かをチェックする。合格であればステップ８０５へ進み、不合格であれば、設計装置は、タイミングエラーが発生してタイミング検証が不合格になったパスのリストをタイミングエラーリスト７０４として生成し、図７のステップ７０５に戻る。その後、上記の処理を繰り返す。

ステップ８０５では、設計装置は、セルブロック毎のＣＡＤ用電源情報８１３を基に、電源レイアウトを修正し、設計データを生成する。具体的には、図５に示すように、ビア接続部ＶＡの位置を修正する。高電源電圧のセルブロックの電源電圧線ＶＤＤは高電源電圧供給線ＶＤＤ１に接続し、低電源電圧のセルブロックの電源電圧線ＶＤＤは低電源電圧供給線ＶＤＤ２に接続するように、ビア接続部ＶＡを設ける。その後、ステップ８０６へ進み、設計処理を終了する。

以上のように、本実施形態によれば、高電源電圧の半導体チップ１０１を低電源電圧化する際に、低電源電圧ではタイミングエラーが発生するセルを含むセルブロックには高電源電圧を供給することにより、タイミングエラーの発生を防止することができる。

また、セルブロック毎に供給する２種類の電源電圧を選択するためのビア接続部ＶＡの位置を修正するだけであるので、レイアウト設計のやり直しをせずに、短時間の修正処理でタイミングエラーを解消することができる。

また、低電源電圧が供給されるセルブロックは、高電源電圧の場合に比べ、消費電力を削減することができる。低電源電圧のセルブロックが多いほど、消費電力を小さくすることができる。

なお、上記では、電源電圧が高電源電圧及び低電源電圧の２種類の場合を例に説明したが、３種類以上の異なる電源電圧の中からセルブロック毎に電源電圧を選択するようにしてもよい。

本実施形態の半導体装置の設計方法の図７において、ステップ７０１は、複数のセルブロックに分割されタイミングエラーがない第１の電源電圧の半導体装置の設計データを入力し、前記第１の電源電圧の半導体装置の設計データを前記第１の電源電圧より低い第２の電源電圧（低電源電圧）の半導体装置の設計データに変更する電源電圧変更ステップである。ステップ７０２は、前記第２の電源電圧の半導体装置の設計データを基に前記第２の電源電圧の半導体装置の遅延時間を計算する第１の遅延計算ステップである。ステップ７０３は、前記第２の電源電圧の半導体装置の遅延時間を基に静的タイミング解析処理を行うことによりタイミングエラーを検出する第１の静的タイミング解析ステップである。ステップ７０６は、前記タイミングエラーが検出されたパス上のセルが含まれる前記セルブロックの電源電圧線に前記第１の電源電圧を供給し、それ以外の前記セルブロックの電源電圧線に前記第２の電源電圧を供給するように設計データを生成する電源電圧供給ステップである。

図２に示すように、前記複数のセルブロックの電源電圧線は、前記セルブロック毎に分離されている。また、前記複数のセルブロックの基準電位線は、相互に接続されている。

また、図６において、ステップ６０２は、第１の電源電圧（高電源電圧）の半導体装置のレイアウト設計処理を行うレイアウト設計ステップである。ステップ６０３は、前記第１の電源電圧の半導体装置の配置及び配線処理を設計データ上で行う配置及び配線ステップである。ステップ６０４は、前記第１の電源電圧の半導体装置を複数のセルブロックに分割するセルブロック分割ステップである。ステップ６０５は、前記第１の電源電圧の半導体装置の設計データを基に前記第１の電源電圧の半導体装置の遅延時間を計算する第２の遅延計算ステップである。ステップ６０６は、前記第１の電源電圧の半導体装置の遅延時間を基に静的タイミング解析処理を行うことによりタイミングエラーを検出する第２の静的タイミング解析ステップである。ステップ６０８は、前記タイミングエラーが検出されたときには設計データ上でタイミング修正処理を行うタイミング修正ステップである。図７のステップ７０１は、前記タイミングエラーがない前記第１の電源電圧の半導体装置の設計データを入力する。

また、図８において、ステップ８０２は、図７のステップの後、前記第２の電源電圧の半導体装置の設計データを基に前記第２の電源電圧の半導体装置の遅延時間を計算する第３の遅延計算ステップである。ステップ８０３は、前記第２の電源電圧の半導体装置の遅延時間を基に静的タイミング解析処理を行うことによりタイミングエラーを検出し、前記タイミングエラーが検出されると前記電源電圧供給ステップに戻る第３の静的タイミング解析ステップである。ステップ８０５は、前記タイミングエラーが検出されないときには、前記電源電圧供給ステップにおいて前記第１の電源電圧が供給されるセルブロックの電源電圧線を前記第１の電源電圧の供給線に接続し、前記電源電圧供給ステップにおいて前記第２の電源電圧が供給されるセルブロックの電源電圧線を前記第２の電源電圧の供給線に接続するようにレイアウト設計データを修正するレイアウト設計修正ステップである。

また、半導体装置（半導体チップ）１０１は、相互に分離された電源電圧線ＶＤＤを有する複数のセルブロックＢＬと、相互に異なる電源電圧が供給される複数の電源電圧供給線ＶＤＤ１，ＶＤＤ２とを有する。前記複数のセルブロックＢＬの電源電圧線ＶＤＤは、前記セルブロックＢＬ毎に前記複数の電源電圧供給線ＶＤＤ１，ＶＤＤ２の中のいずれか１つに接続される。前記複数のセルブロックＢＬの基準電位線ＶＳＳは、相互に接続されている。

本実施形態によれば、低電源電圧化により消費電力を削減すると共に、タイミングエラーを防止し、タイミングエラーによるレイアウト設計のやり直しを防止することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の実施形態の設計装置により設計される半導体チップを示す図である。 図１の半導体チップ内の電源電圧線及び基準電位線の配線方法を示す図である。 半導体チップ内の高電源電圧供給線、低電源電圧供給線及び共通基準電位供給線の配線方法を示す図である。 半導体チップの全セルブロック内の電源電圧線を低電源電圧供給線に接続した図である。 タイミングエラーが発生したセルブロック内の電源電圧線を高電源電圧供給線に接続した図である。 高電源電圧の半導体チップの設計方法を示すフローチャートである。 高電源電圧の半導体チップを低電源電圧化する設計方法を示すフローチャートである。 高電源電圧の半導体チップを低電源電圧化する設計方法を示すフローチャートである。 本発明の実施形態による半導体装置の設計装置を構成するコンピュータのハードウェア構成例を示すブロック図である。 図１０（Ａ）及び（Ｂ）は半導体チップのタイミング制約を説明するための図である。 図１１（Ａ）及び（Ｂ）は半導体チップの電源電圧の低電圧化により発生するタイミングエラーを防止する方法を示す図である。 半導体チップの設計方法を示すフローチャートである。

符号の説明

１０１ 半導体チップ
９０１ バス
９０２ ＣＰＵ
９０３ ＲＯＭ
９０４ ＲＡＭ
９０５ ネットワークインタフェース
９０６ 入力装置
９０７ 出力装置
９０８ 外部記憶装置

Claims (8)

1. 複数のセルブロックに分割されタイミングエラーがない第１の電源電圧の半導体装置の設計データを入力し、前記第１の電源電圧の半導体装置の設計データを前記第１の電源電圧より低い第２の電源電圧の半導体装置の設計データに変更する電源電圧変更ステップと、
   前記第２の電源電圧の半導体装置の設計データを基に前記第２の電源電圧の半導体装置の遅延時間を計算する第１の遅延計算ステップと、
   前記第２の電源電圧の半導体装置の遅延時間を基に静的タイミング解析処理を行うことによりタイミングエラーを検出する第１の静的タイミング解析ステップと、
   前記タイミングエラーが検出されたパス上のセルが含まれる前記セルブロックの電源電圧線に前記第１の電源電圧を供給し、それ以外の前記セルブロックの電源電圧線に前記第２の電源電圧を供給するように設計データを生成する電源電圧供給ステップと
   を有することを特徴とする半導体装置の設計方法。
2. 前記複数のセルブロックの電源電圧線は、前記セルブロック毎に分離されていることを特徴とする請求項１記載の半導体装置の設計方法。
3. 前記複数のセルブロックの基準電位線は、相互に接続されていることを特徴とする請求項２記載の半導体装置の設計方法。
4. さらに、前記第１の電源電圧の半導体装置のレイアウト設計処理を行うレイアウト設計ステップと、
   前記第１の電源電圧の半導体装置の配置及び配線処理を設計データ上で行う配置及び配線ステップと、
   前記第１の電源電圧の半導体装置を複数のセルブロックに分割するセルブロック分割ステップと、
   前記第１の電源電圧の半導体装置の設計データを基に前記第１の電源電圧の半導体装置の遅延時間を計算する第２の遅延計算ステップと、
   前記第１の電源電圧の半導体装置の遅延時間を基に静的タイミング解析処理を行うことによりタイミングエラーを検出する第２の静的タイミング解析ステップと、
   前記タイミングエラーが検出されたときには設計データ上でタイミング修正処理を行うタイミング修正ステップとを有し、
   前記電源電圧変更ステップは、前記タイミングエラーがない前記第１の電源電圧の半導体装置の設計データを入力することを特徴とする請求項１記載の半導体装置の設計方法。
5. さらに、前記電源電圧供給ステップの後、前記第２の電源電圧の半導体装置の設計データを基に前記第２の電源電圧の半導体装置の遅延時間を計算する第３の遅延計算ステップと、
   前記第２の電源電圧の半導体装置の遅延時間を基に静的タイミング解析処理を行うことによりタイミングエラーを検出し、前記タイミングエラーが検出されると前記電源電圧供給ステップに戻る第３の静的タイミング解析ステップと、
   前記タイミングエラーが検出されないときには、前記電源電圧供給ステップにおいて前記第１の電源電圧が供給されるセルブロックの電源電圧線を前記第１の電源電圧の供給線に接続し、前記電源電圧供給ステップにおいて前記第２の電源電圧が供給されるセルブロックの電源電圧線を前記第２の電源電圧の供給線に接続するようにレイアウト設計データを修正するレイアウト設計修正ステップと
   を有することを特徴とする請求項４記載の半導体装置の設計方法。
6. 複数のセルブロックに分割されタイミングエラーがない第１の電源電圧の半導体装置の設計データを入力し、前記第１の電源電圧の半導体装置の設計データを前記第１の電源電圧より低い第２の電源電圧の半導体装置の設計データに変更する電源電圧変更手段と、
   前記第２の電源電圧の半導体装置の設計データを基に前記第２の電源電圧の半導体装置の遅延時間を計算する第１の遅延計算手段と、
   前記第２の電源電圧の半導体装置の遅延時間を基に静的タイミング解析処理を行うことによりタイミングエラーを検出する第１の静的タイミング解析手段と、
   前記タイミングエラーが検出されたパス上のセルが含まれる前記セルブロックの電源電圧線に前記第１の電源電圧を供給し、それ以外の前記セルブロックの電源電圧線に前記第２の電源電圧を供給するように設計データを生成する電源電圧供給手段と
   を有することを特徴とする半導体装置の設計装置。
7. 相互に分離された電源電圧線を有する複数のセルブロックと、
   相互に異なる電源電圧が供給される複数の電源電圧供給線とを有し、
   前記複数のセルブロックの電源電圧線は、前記セルブロック毎に前記複数の電源電圧供給線の中のいずれか１つに接続されることを特徴とする半導体装置。
8. 前記複数のセルブロックの基準電位線は、相互に接続されていることを特徴とする請求項７記載の半導体装置。

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