JP2006244354A - 半導体集積回路の最適化方法および最適化プログラム - Google Patents

半導体集積回路の最適化方法および最適化プログラム Download PDF

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Abstract

【課題】半導体集積回路の所定パラメータの最適化（例えば、遅延最適化）を短時間で行うことができる半導体集積回路の最適化方法を提供する。
【解決手段】１.２Ｖ時セル遅延ライブラリ修正版１１４を作成し、半導体集積回路の遅延最適化前デザイン１０３について、１.２Ｖ時遅延仕様１０４と１.２Ｖ時セル遅延ライブラリ修正版１１４を使用して電源電圧１.２Ｖの条件で遅延最適化を行う。１.２Ｖ時セル遅延ライブラリ修正版１１４には、遅延最適化前デザイン１０３について、電源電圧１.２Ｖの条件で遅延最適化を行うと、電源電圧１.０Ｖ時の遅延仕様を満たさない内部回路を構成するセルについては、電源電圧１.２Ｖ時の遅延時間を仮に大きくした遅延時間を記述し、電源電圧１.０Ｖ時の遅延仕様を満たす内部回路を構成するセルについては、１.２Ｖ時セル遅延ライブラリ１０５に記述された遅延時間を記述する。
【選択図】図１

Description

本発明は、電源電圧が１.２Ｖと１.０Ｖの両場合において遅延仕様を満たすことが要求される等、異なる動作条件値において所定パラメータが仕様を満たすことが要求される半導体集積回路の最適化方法および最適化プログラムに関する。
半導体集積回路の設計工程では、セルと呼ばれる基本機能ごとの回路を組み合わせて全体回路の設計を行うことが多い。この場合、セルの遅延を記述したセル遅延ライブラリが使用され、全体回路が目標クロックサイクルで動作するように遅延最適化が行われる。
近年、半導体集積回路の中には、低消費電力化のため、電源電圧を可変とし、高電圧での高速動作と、低電圧での低速動作が要求されるものがある。このような半導体集積回路においては、高電圧時においても、低電圧時においても、遅延仕様を満たす遅延最適化が要求される。
図１３は後述する従来の半導体集積回路の最適化方法および本発明の半導体集積回路の最適化方法の第１実施形態〜第４実施形態の説明に使用する図である。図１３中、１００は設計対象の半導体集積回路であり、この半導体集積回路１００は、電源電圧が１.２Ｖと１.０Ｖの両場合で遅延仕様を満たすことが要求されているものである。１０１、１０２は半導体集積回路１００の内部回路の一部を示しており、１０１はセルＡからなる内部回路、１０２はセルＢからなる内部回路である。
図１４は第１従来例の半導体集積回路の最適化方法を示す流れ図である。図１４中、１０３は半導体集積回路１００の遅延最適化前デザイン、１０４は内部回路１０１、１０２等の内部回路について、電源電圧１.２Ｖ時の遅延仕様を記述した１.２Ｖ時遅延仕様、１０５はセルＡ、セルＢ等の各種セルについて、電源電圧１.２Ｖ時の実際の遅延時間を記述した１.２Ｖ時セル遅延ライブラリである。
第１従来例の半導体集積回路の最適化方法は、半導体集積回路１００の遅延最適化前デザイン１０３について、１.２Ｖ時遅延仕様１０４と、１.２Ｖ時セル遅延ライブラリ１０５を使用して遅延最適化を行い（ステップＰ１）、半導体集積回路１００の遅延最適化デザイン１０６を得るというものである。
図１５は第１従来例の半導体集積回路の最適化方法が有する問題点を説明するための図である。図１５中、１０７は電源電圧１.２Ｖの条件で遅延を最適化した後の内部回路１０１の遅延時間の電源電圧依存性を示す曲線、１０８は電源電圧１.２Ｖの条件で遅延を最適化した後の内部回路１０２の遅延時間の電源電圧依存性を示す曲線、Ｔｓは電源電圧１.２Ｖ時に内部回路１０１、１０２に要求される遅延時間、１.４Ｔｓは電源電圧１.０Ｖ時に内部回路１０１、１０２に要求される遅延時間である。
第１従来例の半導体集積回路の最適化方法によれば、図１５に示すように、電源電圧１.２Ｖ時の内部回路１０１、１０２の遅延時間を共に遅延仕様であるＴｓにすることは可能である。
しかしながら、セルの遅延時間の電源電圧依存性はセルの種類により異なるため、内部回路１０１、１０２を電源電圧１.０Ｖの下で動作させたとき、内部回路１０１の遅延時間は遅延仕様で要求されている１.４Ｔｓを満足するが、内部回路１０２の遅延時間が遅延仕様で要求されている１.４Ｔｓよりも大きくなってしまう場合がある。この状態は、半導体集積回路１００を電源電圧１.０Ｖで動作させる場合に回路誤動作の原因となる。
この例のように、第１従来例の半導体集積回路の最適化方法では、クロックサイクルの電源電圧依存性よりも大きな電源電圧依存性を持つ内部回路が存在すると、その内部回路については、電源電圧１.２Ｖの条件で遅延最適化しても、電源電圧１.０Ｖ時にクロックサイクルを満たさなくなるという場合が発生し、電源電圧が１.２Ｖと１.０Ｖの両場合で遅延仕様を満足させることができないという問題点があった。
そこで、セル遅延ライブラリに複数の電源電圧に対する遅延時間を記述することにより、複数の電源電圧で遅延検証を行う方法が提案されている（例えば、特許文献１参照）。この方法によれば、１.２Ｖと１.０Ｖの２つの電源電圧で遅延検証を行うことにより、電源電圧１.０Ｖ時の回路誤動作をなくすことが可能となる。
図１６は第２従来例の半導体集積回路の最適化方法を示す流れ図である。第２従来例の半導体集積回路の最適化方法は、特許文献１に記載の技術を利用したものであり、図１６中、１０３は前述した半導体集積回路１００の遅延最適化前デザイン、１０４は前述した１.２Ｖ時遅延仕様、１０５は前述した１.２Ｖ時セル遅延ライブラリである。
また、１０９は内部回路１０１、１０２等の内部回路について、電源電圧１.０Ｖ時の遅延仕様を記述した１.０Ｖ時遅延仕様、１１０はセルＡ、セルＢ等の各種セルについて、電源電圧１.０Ｖ時の実際の遅延時間を記述した１.０Ｖ時セル遅延ライブラリである。
第２従来例の半導体集積回路の最適化方法は、半導体集積回路１００の遅延最適化前デザイン１０３について、１.２Ｖ時遅延仕様１０４と、１.２Ｖ時セル遅延ライブラリ１０５と、１.０Ｖ時遅延仕様１０９と、１.０Ｖ時セル遅延ライブラリ１１０を使用して遅延最適化を行い（ステップＱ１）、半導体集積回路１００の遅延最適化デザイン１１１を得るというものである。
図１７は第２従来例の半導体集積回路の最適化方法で実行される遅延最適化（ステップＱ１）の手順を示す流れ図である。第２従来例の半導体集積回路の最適化方法における遅延最適化では、まず、半導体集積回路１００の遅延最適化前デザイン１０３について、電源電圧１.２Ｖの条件で遅延最適化が行われる（ステップＳ１）。
次に、電源電圧１.０Ｖ時の遅延仕様に違反するか否かが判断され（ステップＳ２）、違反しなければ、遅延最適化を終了し、違反する場合には、電源電圧１.０Ｖの条件で遅延最適化が行われる（ステップＳ３）。
次に、電源電圧１.２Ｖ時の遅延仕様に違反するか否かが判断され（ステップＳ４）、違反しなければ、遅延最適化を終了し、違反する場合には、ステップＳ１に戻り、１.０Ｖ時遅延仕様１０９と１.２Ｖ時遅延仕様１０４を満足するまで、電源電圧１.２Ｖの条件での遅延最適化（ステップＳ１）と電源電圧１.０Ｖの条件での遅延最適化（ステップＳ３）が繰り返される。
特開２００４−７８７１７号公報 特開２００３−２７１６９６号公報
図１８は第２従来例の半導体集積回路の最適化方法が有する問題点を説明するための図である。第２従来例の半導体集積回路の最適化方法によれば、電源電圧１.２Ｖ時の内部回路１０１、１０２の遅延仕様が共にＴｓである場合、第１従来例の半導体集積回路の最適化方法の場合と同様に、図１８に示すように、電源電圧１.２Ｖ時の内部回路１０１、１０２の遅延時間を共にＴｓにすることは可能である。
そして、電源電圧１.２Ｖの条件での遅延最適化（ステップＳ１）により、曲線１０８で示すように、電源電圧１.０Ｖ時の内部回路１０２の遅延時間が遅延仕様で要求されている１.４Ｔｓよりも大きくなってしまった場合でも、電源電圧１.０Ｖの条件での遅延最適化（ステップＳ３）により、曲線１１２（電源電圧１.０Ｖの条件での遅延最適化後の内部回路１０２の遅延時間の電源電圧依存性を示している）で示すように、内部回路１０２の遅延時間を１.０Ｖ時遅延仕様１０９が要求する１.４Ｔｓにすることは可能である。
しかし、電源電圧１.０Ｖの条件での遅延最適化（ステップＳ３）により、曲線１１３（電源電圧１.０Ｖの条件での遅延最適化後の内部回路１０１の遅延時間の電源電圧依存性を示している）で示すように、遅延時間に余裕がある内部回路１０１の電源電圧１.２Ｖ時の遅延時間が１.２Ｖ時遅延仕様１０４が要求する遅延時間Ｔｓよりも大きくなってしまう場合がある。この場合には、更に、電源電圧が１.２Ｖの条件で遅延最適化を実行する必要がある。
このように、第２従来例の半導体集積回路の最適化方法では、場合によっては、電源電圧が１.２Ｖと１.０Ｖの両場合での遅延最適化を交互に行う必要があり、設計時間が長くなってしまうという問題点があった。また、場合によっては、両電源電圧での遅延最適化を図ることができない場合も発生するという問題点もあった。このような問題点は、半導体集積回路１００について消費電力の最適化を図る場合についても発生する。
本発明は、かかる点に鑑み、半導体集積回路の設計工程において、半導体集積回路の所定パラメータの最適化を短時間で行うことができるようにした半導体集積回路の最適化方法および最適化プログラムを提供することを目的とする。
本発明の半導体集積回路の最適化方法は、第１動作条件値と第２動作条件値で所定パラメータが仕様を満たすことが要求される半導体集積回路の前記所定パラメータの最適化をコンピュータを使用して行う半導体集積回路の最適化方法であって、前記コンピュータをセルライブラリ修正版作成手段として機能させ、セルの前記所定パラメータを記述したセルライブラリを使用して前記第１動作条件値で前記半導体集積回路の前記所定パラメータの最適化を行うと、前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路については、該内部回路を構成するセルの前記第１動作条件値での前記所定パラメータの値を修正したセルライブラリ修正版を作成する工程と、前記コンピュータを前記半導体集積回路の前記所定パラメータの最適化手段として機能させ、前記セルライブラリ修正版を使用して前記第１動作条件値で前記半導体集積回路の前記所定パラメータを最適化する工程を含むものである。
本発明の半導体集積回路の最適化プログラムは、第１動作条件値と第２動作条件値で所定パラメータが仕様を満たすことが要求される半導体集積回路の前記所定パラメータの最適化をコンピュータに実行させる半導体集積回路の最適化プログラムであって、セルの前記所定パラメータを記述したセルライブラリを使用して前記第１動作条件値で前記半導体集積回路の前記所定パラメータの最適化を行うと、前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路については、該内部回路を構成するセルの前記第１動作条件値での前記所定パラメータの値を修正したセルライブラリ修正版を作成する工程と、前記セルライブラリ修正版を使用して前記第１動作条件値で前記半導体集積回路の前記所定パラメータを最適化する工程を前記コンピュータに実行させるものである。
本発明によれば、セルの前記所定パラメータを記述したセルライブラリを使用して前記第１動作条件値で前記半導体集積回路の前記所定パラメータの最適化を行うと、前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路については、該内部回路を構成するセルの前記第１動作条件値での前記所定パラメータの値を修正したセルライブラリ修正版が作成され、該セルライブラリ修正版を使用して前記第１動作条件値で前記半導体集積回路の前記所定パラメータの最適化が行われる。したがって、前記半導体集積回路の前記所定パラメータの最適化を１回の最適化処理で達成することができ、前記半導体集積回路の所定パラメータの最適化を短時間で行うことができる。
（第１実施形態）
図１は本発明の半導体集積回路の最適化方法の第１実施形態を示す流れ図である。本発明の半導体集積回路の最適化方法の第１実施形態は、電源電圧が１.２Ｖと１.０Ｖの両場合において遅延仕様を満たすことが要求される半導体集積回路の遅延最適化方法であり、図１３に示す半導体集積回路１００の遅延最適化を行う場合を例にするものである。
図１中、１０３は前述した半導体集積回路１００の遅延最適化前デザイン、１０４は前述した１.２Ｖ時遅延仕様、１０５は前述した１.２Ｖ時セル遅延ライブラリ、１０９は前述した１.０Ｖ時遅延仕様、１１０は前述した１.０Ｖ時セル遅延ライブラリである。
本発明の半導体集積回路の最適化方法の第１実施形態においては、まず、１.２Ｖ時遅延仕様１０４と、１.２Ｖ時セル遅延ライブラリ１０５と、１.０Ｖ時遅延仕様１０９と、１.０Ｖ時セル遅延ライブラリ１１０を使用して１.２Ｖ時セル遅延ライブラリ修正版１１４を作成する（ステップＮ１−１）。
１.２Ｖ時セル遅延ライブラリ修正版１１４は、半導体集積回路１００の遅延最適化前デザイン１０３について、電源電圧１.２Ｖの条件で遅延最適化を行うと、電源電圧１.０Ｖ時の遅延仕様を満たさなくなる内部回路を構成するセルについては、電源電圧１.２Ｖ時の遅延時間を仮に大きくした遅延時間を記述し、電源電圧１.０Ｖ時の遅延仕様を満たす内部回路を構成するセルについては、１.２Ｖ時セル遅延ライブラリ１０５に記述された遅延時間を記述したものとする。
この場合、電源電圧１.０Ｖ時の遅延仕様を満たさなくなる内部回路を構成するセルの修正後の遅延時間は、｛（電源電圧１.０Ｖ時の遅延仕様を満たさなくなる内部回路を構成するセルの１.０Ｖ時セル遅延ライブラリ１１０による遅延時間÷電源電圧１.０Ｖ時の遅延仕様を満たさなくなる内部回路を構成するセルの１.２Ｖ時セル遅延ライブラリ１０５による遅延時間）÷（電源電圧１.０Ｖ時の遅延仕様を満たさなくなる内部回路の１.０Ｖ時遅延仕様１０９による遅延時間÷電源電圧１.０Ｖ時の遅延仕様を満たさなくなる内部回路の１.２Ｖ時遅延仕様１０４による遅延時間）×電源電圧１.０Ｖ時の遅延仕様を満たさなくなる内部回路を構成するセルの１.２Ｖ時セル遅延ライブラリ１０５による遅延時間｝となるようにする。
ここで、例えば、電源電圧１.２Ｖ時のセルＢの遅延時間がＴｄ、電源電圧１.０Ｖ時のセルＢの遅延時間が１.６Ｔｄ、電源電圧１.２Ｖ時の内部回路１０１、１０２の遅延仕様がＴｓ、電源電圧１.０Ｖ時の内部回路１０１、１０２の遅延仕様が１.４Ｔｓであり、かつ、電源電圧１.２Ｖの条件で遅延最適化を行い、内部回路１０１、１０２の遅延時間がＴｓになるようにすると、電源電圧１.０Ｖの条件では、内部回路１０１の遅延時間が１.２Ｔｓ、内部回路１０２の遅延時間が１.６Ｔｓになるとする。
この場合には、電源電圧１.２Ｖの条件で遅延最適化を行うと、電源電圧１.０Ｖ時の遅延仕様を満たさなくなる内部回路は、内部回路１０２であるから、１.２Ｖ時セル遅延ライブラリ修正版１１４には、内部回路１０２を構成するセルＢについては、電源電圧１.２Ｖ時の遅延時間を仮に大きくした値を記述し、セルＢについては、１.２Ｖ時セル遅延ライブラリ１０５に記述された値を記述する。
具体的には、セルＢの修正後の遅延時間＝（電源電圧１.０Ｖ時のセルＢの遅延時間÷電源電圧１.２Ｖ時のセルＢの遅延時間）÷（電源電圧１.０Ｖ時の内部回路１０２の遅延仕様÷電源電圧１.２Ｖ時の内部回路１０２の遅延仕様）×電源電圧１.２Ｖ時のセルＢの遅延時間＝（１.６Ｔｄ÷Ｔｄ）÷（１.４Ｔｓ÷Ｔｓ）×Ｔｄ＝１.１４Ｔｄとする。
次に、半導体集積回路１００の遅延最適化前デザイン１０３について、１.２Ｖ時遅延仕様１０４と１.２Ｖ時セル遅延ライブラリ修正版１１４を使用して、電源電圧が１.２Ｖの条件で遅延最適化を行い（ステップＮ１−２）、半導体集積回路１００の遅延最適化デザイン１１５を得るようにする。
図２は本発明の半導体集積回路の最適化方法の第１実施形態の効果を説明するための図である。図２中、１０７は電源電圧１.２Ｖの条件で遅延を最適化した後の内部回路１０１の遅延時間の電源電圧依存性を示す曲線、１１６はセルＢの遅延時間として１.２Ｖ時セル遅延ライブラリ修正版１１４に記述されている１.１４Ｔｄを使用して電源電圧が１.２Ｖの条件で遅延を最適化した後の内部回路１０２の遅延時間の電源電圧依存性を示す曲線である。
なお、１０８はセルＢの遅延時間として１.２Ｖ時セル遅延ライブラリ１０５に記述されているＴｄを使用して電源電圧１.２Ｖの条件で遅延を最適化した後の内部回路１０２の遅延時間の電源電圧依存性を示す曲線である。
このように、電源電圧１.０Ｖ時のセルＢの遅延時間１.６Ｔｄが電源電圧１.２Ｖ時のセルＢの遅延時間Ｔｄの１.６倍であり、かつ、電源電圧１.０Ｖ時の内部回路１０２の遅延仕様１.４Ｔｓが電源電圧１.２Ｖ時の内部回路１０２の遅延仕様Ｔｓの１.４倍の場合において、電源電圧１.２Ｖ時のセルＢの遅延時間を１.６／１.４＝１.１４倍としているので、電源電圧１.２Ｖの条件で遅延最適化を実行した場合、内部回路１０２の遅延時間は、電源電圧１.０Ｖ時の遅延仕様を満たすことになる。
図３は本発明の半導体集積回路の最適化方法の第１実施形態を実施するためのコンピュータの概念図である。図３中、１１７はＣＰＵ（中央処理装置）、１１８はＣＰＵ１１７が使用するＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）、１１９は入力手段、１２０は表示手段、１２１はＨＤＤ（ハードディスク装置）である。
ＨＤＤ１２１には、半導体集積回路１００の遅延最適化前デザイン１０３、１.２Ｖ時遅延仕様１０４、１.０Ｖ時遅延仕様１０９、１.２Ｖ時セル遅延ライブラリ１０５、１.０Ｖ時セル遅延ライブラリ１１０、１.２Ｖ時セル遅延ライブラリ修正版作成プログラム１２２、従来周知の遅延最適化プログラム１２３等が格納される。
１.２Ｖ時セル遅延ライブラリ修正版作成プログラム１２２は、半導体集積回路１００の遅延最適化前デザイン１０３について、電源電圧１.２Ｖの条件で遅延最適化を行うと、電源電圧１.０Ｖ時の遅延仕様を満たさなくなる内部回路を構成するセルについては、電源電圧１.２Ｖ時の遅延時間を仮に大きくした遅延時間を記述し、電源電圧１.０Ｖ時の遅延仕様を満たす内部回路を構成するセルについては、１.２Ｖ時セル遅延ライブラリ１０５に記述された遅延時間を記述した１.２Ｖ時セル遅延ライブラリ修正版１１４を作成するためのものであり、この１.２Ｖ時セル遅延ライブラリ修正版作成プログラム１２２を使用して、ＣＰＵ１１７を１.２Ｖ時セル遅延ライブラリ修正版作成手段として機能させることにより、ステップＮ１−１を実行することができる。
また、遅延最適化プログラム１２３は、半導体集積回路１００の遅延最適化前デザイン１０３について、１.２Ｖ時遅延仕様１０４と１.２Ｖ時セル遅延ライブラリ修正版１１４を使用して、電源電圧１.２Ｖの条件で遅延最適化を行い、半導体集積回路１００の遅延最適化デザイン１１５を得るためのものであり、この遅延最適化プログラム１２３を使用して、ＣＰＵ１１７を遅延最適化手段として機能させることにより、ステップＮ１−２を実行することができる。
以上のように、本発明の半導体集積回路の最適化方法の第１実施形態によれば、１.２Ｖ時セル遅延ライブラリ修正版作成プログラム１２２を使用して、１.２Ｖ時セル遅延ライブラリ修正版１１４を作成し（ステップＮ１−１）、半導体集積回路１００の遅延最適化前デザイン１０３について、１.２Ｖ時遅延仕様１０４と１.２Ｖ時セル遅延ライブラリ修正版１１４を使用して、電源電圧１.２Ｖの条件で遅延最適化を行い（ステップＮ１−２）、半導体集積回路１００の遅延最適化デザインを得るとしているので、半導体集積回路１００の遅延最適化を１回の遅延最適化処理で達成することができ、半導体集積回路１００の遅延最適化を短時間で行うことができる。
（第２実施形態）
図４は本発明の半導体集積回路の最適化方法の第２実施形態を示す流れ図である。本発明の半導体集積回路の最適化方法の第２実施形態は、素子温度が１２５℃と−５０℃の両場合において遅延仕様を満たすことが要求される半導体集積回路の遅延最適化方法であり、図１３に示す半導体集積回路１００の遅延最適化を行う場合を例にするものである。
図４中、１０３は前述した半導体集積回路１００の遅延最適化前デザイン、１２４は内部回路１０１、１０２等の内部回路について、素子温度１２５℃時の遅延仕様を記述した１２５℃時遅延仕様、１２５はセルＡ、セルＢ等の各種セルについて、素子温度１２５℃時の実際の遅延時間を記述した１２５℃時セル遅延ライブラリである。
また、１２６は内部回路１０１、１０２等の内部回路について、素子温度−５０℃時の遅延仕様を記述した−５０℃時遅延仕様、１２７はセルＡ、セルＢ等の各種セルについて、素子温度−５０℃時の遅延時間を記述した−５０℃時セル遅延ライブラリである。
本発明の半導体集積回路の最適化方法の第２実施形態においては、まず、１２５℃時遅延仕様１２４と、１２５℃時セル遅延ライブラリ１２５と、−５０℃時遅延仕様１２６と、−５０℃時セル遅延ライブラリ１２７を使用して１２５℃時セル遅延ライブラリ修正版１２８を作成する（ステップＮ２−１）。
１２５℃時セル遅延ライブラリ修正版１２８は、半導体集積回路１００の遅延最適化前デザイン１０３について、素子温度１２５℃の条件で遅延最適化を行うと、素子温度−５０℃時の遅延仕様を満たさなくなる内部回路を構成するセルについては、素子温度１２５℃時の遅延時間を仮に大きくした遅延時間を記述し、素子温度−５０℃時の遅延仕様を満たす内部回路を構成するセルについては、１２５℃時セル遅延ライブラリ１２５に記述された遅延時間を記述したものとする。
この場合、素子温度−５０℃時の遅延仕様を満たさなくなる内部回路を構成するセルの修正後の遅延時間は、｛（素子温度−５０℃時の遅延仕様を満たさなくなる内部回路を構成するセルの−５０℃時セル遅延ライブラリ１２７による遅延時間÷素子温度−５０℃時の遅延仕様を満たさなくなる内部回路を構成するセルの１２５℃時セル遅延ライブラリ１２５による遅延時間）÷（素子温度−５０℃時の遅延仕様を満たさなくなる内部回路の−５０℃時遅延仕様１２６による遅延時間÷素子温度−５０℃時の遅延仕様を満たさなくなる内部回路の１２５℃時遅延仕様１２４による遅延時間）×素子温度−５０℃時の遅延仕様を満たさなくなる内部回路を構成するセルの１２５℃時セル遅延ライブラリ１２５による遅延時間｝となるようにする。
ここで、例えば、素子温度１２５℃時のセルＢの遅延時間がＴｄ、素子温度−５０℃時のセルＢの遅延時間が１.２Ｔｄ、素子温度１２５℃時の内部回路１０１、１０２の遅延仕様がＴｓ、素子温度−５０℃時の内部回路１０１、１０２の遅延仕様がＴｓであり、かつ、素子温度１２５℃の条件で遅延最適化を行い、内部回路１０１、１０２の遅延時間がＴｓになるようにすると、素子温度−５０℃の条件では、内部回路１０１の遅延時間が０.８Ｔｓ、内部回路１０２の遅延時間が１.２Ｔｓになるとする。
この場合には、素子温度１２５℃の条件で遅延最適化を行うと、素子温度−５０℃時の遅延仕様を満たさなくなる内部回路は、内部回路１０２であるから、１２５℃時セル遅延ライブラリ修正版１２８には、内部回路１０２を構成するセルＢについては、素子温度１２５℃時の遅延時間を仮に大きくした値を記述し、セルＢについては、１２５℃時セル遅延ライブラリ１２５に記述された値を記述する。
具体的には、セルＢの修正後の遅延時間＝（素子温度−５０℃時のセルＢの遅延時間÷素子温度１２５℃時のセルＢの遅延時間）÷（素子温度−５０℃時の内部回路１０２の遅延仕様÷素子温度１２５℃時の内部回路１０２の遅延仕様）×素子温度１２５℃時のセルＢの遅延時間＝（１.２Ｔｄ÷Ｔｄ）÷（Ｔｓ÷Ｔｓ）×Ｔｄ＝１.２Ｔｄとする。
次に、半導体集積回路１００の遅延最適化前デザイン１０３について、１２５℃時遅延仕様１２４と１２５℃時セル遅延ライブラリ修正版１２８を使用して、素子温度１２５℃の条件で遅延最適化を行い（ステップＮ２−２）、半導体集積回路１００の遅延最適化デザイン１２９を得るようにする。
図５は本発明の半導体集積回路の最適化方法の第２実施形態の効果を説明するための図である。図５中、１３０は素子温度１２５℃の条件で遅延を最適化した後の内部回路１０１の遅延時間の素子温度依存性を示す直線、１３１はセルＢの遅延時間として１２５℃時セル遅延ライブラリ修正版１２８に記述されている１.２Ｔｄを使用して素子温度１２５℃の条件で遅延を最適化した後の内部回路１０２の遅延時間の素子温度依存性を示す直線である。
なお、１３２はセルＢの遅延時間として１２５℃時セル遅延ライブラリ１２５に記述されているＴｄを使用して素子温度１２５℃の条件で遅延を最適化した後の内部回路１０２の遅延時間の素子温度依存性を示す直線である。
このように、素子温度−５０℃時のセルＢの遅延時間１.２Ｔｄが素子温度１２５℃時のセルＢの遅延時間Ｔｄの１.２倍であり、かつ、素子温度−５０℃時の内部回路１０２の遅延仕様Ｔｓが素子温度１２５℃時の内部回路１０２の遅延仕様Ｔｓの１.０倍の場合において、素子温度１２５℃時のセルＢの遅延時間を１.２／１.０＝１.２倍としているので、素子温度１２５℃の条件で遅延最適化を実行した場合、内部回路１０２の遅延時間は、素子温度−５０℃時の遅延仕様を満たすようになる。
図６は本発明の半導体集積回路の最適化方法の第２実施形態を実施するためのコンピュータの概念図である。本発明の半導体集積回路の最適化方法の第２実施形態を実施するためのコンピュータは、ＣＰＵ１１７、ＤＲＡＭ１１８、入力手段１１９、表示手段１２０、ＨＤＤ１２１等を有している。
ＨＤＤ１２１には、半導体集積回路１００の遅延最適化前デザイン１０３、１２５℃時遅延仕様１２４、１２５℃時セル遅延ライブラリ１２５、−５０℃時遅延仕様１２６、−５０℃時セル遅延ライブラリ１２７、１２５℃時セル遅延ライブラリ修正版作成プログラム１３３、従来周知の遅延最適化プログラム１３４等が格納される。
１２５℃時セル遅延ライブラリ修正版作成プログラム１３３は、半導体集積回路１００の遅延最適化前デザイン１０３について、素子温度１２５℃の条件で遅延最適化を行うと、素子温度−５０℃時の遅延仕様を満たさなくなる内部回路を構成するセルについては、素子温度１２５℃時の遅延時間を仮に大きくした遅延時間を記述し、素子温度−５０℃時の遅延仕様を満たす内部回路を構成するセルについては、１２５℃時セル遅延ライブラリ１２５に記述された遅延時間を記述した１２５℃時セル遅延ライブラリ修正版１２８を作成するためのものであり、この１２５℃時セル遅延ライブラリ修正版作成プログラム１３３を用いて、ＣＰＵ１１７を１２５℃時セル遅延ライブラリ修正版作成手段として機能させることにより、ステップＮ２−１を実行することができる。
また、遅延最適化プログラム１３４は、半導体集積回路１００の遅延最適化前デザイン１０３について、１２５℃時遅延仕様１２４と１２５℃時セル遅延ライブラリ修正版１２８を使用して、素子温度１２５℃の条件で遅延最適化を行い、半導体集積回路１００の遅延最適化デザイン１２９を取得するためのものであり、この遅延最適化プログラム１３４を使用して、ＣＰＵ１１７を遅延最適化手段として機能させることにより、ステップＮ２−２を実行することができる。
以上のように、本発明の半導体集積回路の最適化方法の第２実施形態によれば、１２５℃時セル遅延ライブラリ修正版作成プログラム１３３を使用して、１２５℃時セル遅延ライブラリ修正版１２８を作成し（ステップＮ２−１）、半導体集積回路１００の遅延最適化前デザイン１０３について、１２５℃時遅延仕様１２４と１２５℃時セル遅延ライブラリ修正版１２８を使用して、素子温度１２５℃の条件で遅延最適化を行い（ステップＮ２−２）、半導体集積回路１００の遅延最適化デザイン１２９を得るとしているので、半導体集積回路１００の遅延最適化を１回の遅延最適化処理で達成することができ、半導体集積回路１００の遅延最適化を短時間で行うことができる。
（第３実施形態）
図７は本発明の半導体集積回路の最適化方法の第３実施形態を示す流れ図である。本発明の半導体集積回路の最適化方法の第３実施形態は、電源電圧が１.２Ｖと１.０Ｖの両場合において消費電力仕様を満たすことが要求される半導体集積回路の消費電力最適化方法であり、図１３に示す半導体集積回路１００の消費電力最適化を行う場合を例にするものである。
図７中、１３５は半導体集積回路１００の消費電力最適化前デザイン、１３６は内部回路１０１、１０２等の内部回路について、電源電圧１.２Ｖ時の消費電力仕様を記述した１.２Ｖ時消費電力仕様、１３７はセルＡ、セルＢ等の各種セルについて、電源電圧１.２Ｖ時の実際の消費電力を記述した１.２Ｖ時セル消費電力ライブラリである。
また、１３８は内部回路１０１、１０２等の内部回路について、電源電圧１.０Ｖ時の消費電力仕様を記述した１.０Ｖ時消費電力仕様、１３９はセルＡ、セルＢ等の各種セルについて、電源電圧１.０Ｖ時の実際の消費電力を記述した１.０Ｖ時セル消費電力ライブラリである。
本発明の半導体集積回路の最適化方法の第３実施形態においては、まず、１.２Ｖ時消費電力仕様１３６と、１.２Ｖ時セル消費電力ライブラリ１３７と、１.０Ｖ時消費電力仕様１３８と、１.０Ｖ時セル消費電力ライブラリ１３９を使用して１.２Ｖ時セル消費電力ライブラリ修正版１４０を作成する（ステップＮ３−１）。
１.２Ｖ時セル消費電力ライブラリ修正版１４０は、半導体集積回路１００の消費電力最適化前デザイン１３５について、電源電圧１.２Ｖの条件で消費電力最適化を行うと、電源電圧１.０Ｖ時の消費電力仕様を満たさなくなる内部回路を構成するセルについては、電源電圧１.２Ｖ時の消費電力を仮に大きくした消費電力を記述し、電源電圧１.０Ｖ時の消費電力仕様を満たす内部回路を構成するセルについては、１.２Ｖ時セル消費電力ライブラリ１３７に記述された消費電力を記述したものとする。
この場合、電源電圧１.０Ｖ時の消費電力仕様を満たさなくなる内部回路を構成するセルの修正後の消費電力は、｛（電源電圧１.０Ｖ時の消費電力仕様を満たさなくなる内部回路を構成するセルの１.０Ｖ時セル消費電力ライブラリ１３９による消費電力÷電源電圧１.０Ｖ時の消費電力仕様を満たさなくなる内部回路を構成するセルの１.２Ｖ時セル消費電力ライブラリ１３７による消費電力）÷（電源電圧１.０Ｖ時の消費電力仕様を満たさなくなる内部回路の１.０Ｖ時消費電力仕様１３８による消費電力÷電源電圧１.０Ｖ時の消費電力仕様を満たさなくなる内部回路の１.２Ｖ時消費電力仕様１３６による消費電力）×電源電圧１.０Ｖ時の消費電力仕様を満たさなくなる内部回路を構成するセルの１.２Ｖ時セル消費電力ライブラリ１３７による消費電力｝となるようにする。
ここで、例えば、電源電圧１.２Ｖ時のセルＢの消費電力がＰ、電源電圧１.０Ｖ時のセルＢの消費電力が０.８Ｐ、電源電圧１.２Ｖ時の内部回路１０１、１０２の消費電力仕様がＰｓ、電源電圧１.０Ｖ時の内部回路１０１、１０２の消費電力仕様が０.７５Ｐｓであり、かつ、電源電圧１.２Ｖの条件で消費電力最適化を行い、内部回路１０１、１０２の消費電力がＰｓになるようにすると、電源電圧１.０Ｖの条件では、内部回路１０１の消費電力が０.６Ｐｓ、内部回路１０２の消費電力が０.８Ｐｓになるとする。
この場合には、電源電圧１.２Ｖの条件で消費電力最適化を行うと、電源電圧１.０Ｖ時の消費電力仕様を満たさなくなる内部回路は、内部回路１０２であるから、１.２Ｖ時セル消費電力ライブラリ修正版１４０には、内部回路１０２を構成するセルＢについては、電源電圧１.２Ｖ時の消費電力を仮に大きくした値を記述し、セルＢについては、１.２Ｖ時セル消費電力ライブラリ１３７に記述された値を記述する。
具体的には、セルＢの修正後の消費電力＝（電源電圧１.０Ｖ時のセルＢの消費電力÷セルＢの電源電圧１.２Ｖ時のセルＢの消費電力）÷（電源電圧１.０Ｖ時の内部回路１０２の消費電力仕様÷電源電圧１.２Ｖ時の内部回路１０２の消費電力仕様）×電源電圧１.２Ｖ時のセルＢの消費電力＝（０.８Ｐ÷Ｐ）÷（０.７５Ｐｓ÷Ｐｓ）×Ｐ＝１.０７Ｐとする。
次に、半導体集積回路１００の消費電力最適化前デザイン１３５について、１.２Ｖ時消費電力仕様１３６と１.２Ｖ時セル消費電力ライブラリ修正版１４０を使用して、電源電圧が１.２Ｖの条件で消費電力最適化を行い（ステップＮ３−２）、半導体集積回路１００の消費電力最適化デザイン１４１を得るようにする。
図８は本発明の半導体集積回路の最適化方法の第３実施形態の効果を説明するための図である。図８中、１４２は電源電圧１.２Ｖの条件で消費電力を最適化した後の内部回路１０１の消費電力の電源電圧依存性を示す曲線、１４３はセルＢの消費電力として１.２Ｖ時セル消費電力ライブラリ修正版１４０に記述されている１.０７Ｐを使用して電源電圧１.２Ｖの条件で消費電力を最適化した後の内部回路１０２の消費電力の電源電圧依存性を示す曲線である。
なお、１４４はセルＢの消費電力として１.２Ｖ時セル消費電力ライブラリ１３７に記述されているＰを使用して電源電圧１.２Ｖの条件で消費電力を最適化した後の内部回路１０２の消費電力の電源電圧依存性を示す曲線である。
このように、電源電圧１.０Ｖ時のセルＢの消費電力０.８Ｐが電源電圧１.２Ｖ時のセルＢの消費電力Ｐの０.８倍であり、かつ、電源電圧１.０Ｖ時の内部回路１０２の消費電力仕様０.７５Ｐｓが電源電圧１.２Ｖ時の内部回路１０２の消費電力仕様Ｐｓの０.７５倍の場合において、電源電圧１.２Ｖ時のセルＢの消費電力を０.８／０.７５＝１.０７倍としているので、電源電圧が１.２Ｖの条件で消費電力最適化を実行した場合、内部回路１０２の消費電力は、電源電圧１.０Ｖ時の消費電力仕様を満たすようになる。
図９は本発明の半導体集積回路の最適化方法の第３実施形態を実施するためのコンピュータの概念図である。本発明の半導体集積回路の最適化方法の第３実施形態を実施するためのコンピュータは、ＣＰＵ１１７、ＤＲＡＭ１１８、入力手段１１９、表示手段１２０、ＨＤＤ１２１等を有している。
ＨＤＤ１２１には、半導体集積回路１００の消費電力最適化前デザイン１３５、１.２Ｖ時消費電力仕様１３６、１.２Ｖ時セル消費電力ライブラリ１３７、１.０Ｖ時消費電力仕様１３８、１.０Ｖ時セル消費電力ライブラリ１３９、１.２Ｖ時セル消費電力ライブラリ修正版作成プログラム１４５、消費電力最適化プログラム１４６等が格納される。
１.２Ｖ時セル消費電力ライブラリ修正版作成プログラム１４５は、半導体集積回路１００の消費電力最適化前デザイン１３５について、電源電圧１.２Ｖの条件で消費電力最適化を行うと、電源電圧１.０Ｖ時の消費電力仕様を満たさなくなる内部回路を構成するセルについては、電源電圧１.２Ｖ時の消費電力を仮に大きくした消費電力を記述し、電源電圧１.０Ｖ時の消費電力仕様を満たす内部回路を構成するセルについては、１.２Ｖ時セル消費電力ライブラリ１３７に記述された消費電力を記述したセル消費電力ライブラリ修正版１４０を作成するためのものであり、この１.２Ｖ時セル消費電力ライブラリ修正版作成プログラム１４５を用いて、ＣＰＵ１１７を１.２Ｖ時セル消費電力ライブラリ修正版作成手段として機能させることにより、ステップＮ３−１を実行することができる。
また、消費電力最適化プログラム１４６は、半導体集積回路１００の消費電力最適化前デザイン１３５について、１.２Ｖ時消費電力仕様１３６と１.２Ｖ時セル消費電力ライブラリ修正版１４０を使用して、電源電圧１.２Ｖの条件で消費電力最適化を行い、半導体集積回路１００の消費電力最適化デザイン１４１を得るためのものであり、この消費電力最適化プログラム１４６を使用して、ＣＰＵ１１７を消費電力最適化手段として機能させることにより、ステップＮ３−２を実行することができる。
以上のように、本発明の半導体集積回路の最適化方法の第３実施形態によれば、１.２Ｖ時セル消費電力ライブラリ修正版作成プログラム１４５を使用して、１.２Ｖ時セル消費電力ライブラリ修正版１４０を作成し（ステップＮ３−１）、半導体集積回路１００の消費電力最適化前デザイン１３５について、１.２Ｖ時消費電力仕様１３６と１.２Ｖ時セル消費電力ライブラリ修正版１４０を使用して、電源電圧１.２Ｖの条件で消費電力最適化を行い（ステップＮ３−２）、半導体集積回路１００の消費電力最適化デザイン１４１を得るとしているので、半導体集積回路１００の消費電力最適化を１回の消費電力最適化処理で達成することができ、半導体集積回路１００の消費電力最適化を短時間で行うことができる。
（第４実施形態）
図１０は本発明の半導体集積回路の最適化方法の第４実施形態を示す流れ図である。本発明の半導体集積回路の最適化方法の第４実施形態は、素子温度が１２５℃と−５０℃の両場合において消費電力仕様を満たすことが要求される半導体集積回路の消費電力最適化方法であり、図１３に示す半導体集積回路１００の消費電力最適化を行う場合を例にするものである。
図１０中、１３５は前述した半導体集積回路１００の消費電力最適化前デザイン、１４７は内部回路１０１、１０２等の内部回路について、素子温度１２５℃時の消費電力仕様を記述した１２５℃時消費電力仕様、１４８はセルＡ、セルＢ等の各種セルについて、素子温度１２５℃時の実際の消費電力を記述した１２５℃時セル消費電力ライブラリである。
また、１４９は内部回路１０１、１０２等の内部回路について、素子温度−５０℃時の消費電力仕様を記述した−５０℃時消費電力仕様、１５０はセルＡ、セルＢ等の各種セルについて、素子温度−５０℃時の実際の消費電力を記述した−５０℃時セル消費電力ライブラリである。
本発明の半導体集積回路の最適化方法の第４実施形態においては、まず、１２５℃時消費電力仕様１４７と、１２５℃時セル消費電力ライブラリ１４８と、−５０℃時消費電力仕様１４９と、−５０℃時セル消費電力ライブラリ１５０を使用して１２５℃時セル消費電力ライブラリ修正版１５１を作成する（ステップＮ４−１）。
１２５℃時セル消費電力ライブラリ修正版１５１は、半導体集積回路１００の消費電力最適化前デザイン１３５について、素子温度１２５℃の条件で消費電力最適化を行うと、素子温度−５０℃時の消費電力仕様を満たさなくなる内部回路を構成するセルについては、素子温度１２５℃時の消費電力を仮に大きくした消費電力を記述し、素子温度−５０℃時の消費電力仕様を満たす内部回路を構成するセルについては、１２５℃時セル消費電力ライブラリ１４８に記述された消費電力を記述したものとする。
素子温度−５０℃時の消費電力仕様を満たさなくなる内部回路を構成するセルの修正後の消費電力は、｛（素子温度−５０℃時の消費電力仕様を満たさなくなる内部回路を構成するセルの−５０℃時セル消費電力ライブラリ１５０による消費電力÷素子温度−５０℃時の消費電力仕様を満たさなくなる内部回路を構成するセルの１２５℃時セル消費電力ライブラリ１４８による消費電力）÷（素子温度−５０℃時の消費電力仕様を満たさなくなる内部回路の−５０℃時消費電力仕様１４９による消費電力÷素子温度−５０℃時の消費電力仕様を満たさなくなる内部回路の１２５℃時消費電力仕様１４７による消費電力）×素子温度−５０℃時の消費電力仕様を満たさなくなる内部回路を構成するセルの１２５℃時セル消費電力ライブラリ１４８による消費電力｝となるようにする。
ここで、例えば、素子温度１２５℃時のセルＢの消費電力がＰ、素子温度−５０℃時のセルＢの消費電力が０.８Ｐ、素子温度１２５℃時の内部回路１０１、１０２の消費電力仕様がＰｓ、素子温度−５０℃時の内部回路１０１、１０２の消費電力仕様が０.５Ｐｓであり、かつ、素子温度１２５℃の条件で消費電力最適化を行い、内部回路１０１、１０２の消費電力がＰｓになるようにすると、素子温度−５０℃の条件では、内部回路１０１の消費電力が０.４Ｐｓ、内部回路１０２の消費電力が０.８Ｐｓになるとする。
この場合には、素子温度１２５℃の条件で消費電力最適化を行うと、素子温度−５０℃時の消費電力仕様を満たさなくなる内部回路は、内部回路１０２であるから、１２５℃時セル消費電力ライブラリ修正版１５１には、内部回路１０２を構成するセルＢについては、素子温度１２５℃時の消費電力を仮に大きくした値を記述し、セルＢについては、１２５℃時セル消費電力ライブラリ１４８に記述された値を記述する。
具体的には、セルＢの修正後の消費電力＝（素子温度−５０℃時のセルＢの消費電力÷素子温度１２５℃時のセルＢの消費電力）÷（素子温度−５０℃時の内部回路１０２の消費電力仕様÷素子温度１２５℃時の内部回路１０２の消費電力仕様）×素子温度１２５℃時のセルＢの消費電力＝（０.８Ｐ÷Ｐ）÷（０.５Ｐｓ÷Ｐｓ）×Ｐ＝１.６Ｐとする。
次に、半導体集積回路１００の消費電力最適化前デザイン１３５について、１２５℃時消費電力仕様１４７とセル消費電力ライブラリ修正版１５１を使用して、素子温度１２５℃の条件で消費電力最適化を行い（ステップＮ４−２）、半導体集積回路１００の消費電力最適化デザイン１５２を得るようにする。
図１１は本発明の半導体集積回路の最適化方法の第４実施形態の効果を説明するための図である。図１１中、１５３は素子温度１２５℃の条件で消費電力を最適化した後の内部回路１０１の消費電力の素子温度依存性を示す曲線、１５４はセルＢの消費電力として１２５℃時セル消費電力ライブラリ修正版１５１に記述されている１.６Ｐを使用して素子温度１２５℃の条件で消費電力を最適化した後の内部回路１０２の消費電力の素子温度依存性を示す曲線である。
なお、１５５はセルＢの消費電力として１２５℃時セル消費電力ライブラリ１４８に記述されているＰを使用して素子温度１２５℃の条件で消費電力を最適化した後の内部回路１０２の消費電力の素子温度依存性を示す曲線である。
このように、素子温度−５０℃時のセルＢの消費電力０.８Ｐが素子温度１２５℃時のセルＢの消費電力Ｐの０.８倍であり、かつ、素子温度−５０℃時の内部回路１０２の消費電力仕様０.５Ｐｓが素子温度１２５℃時の内部回路１０２の消費電力仕様Ｐｓの０.５倍の場合において、素子温度１２５℃時のセルＢの消費電力を０.８／０.５＝１.６倍としているので、素子温度１２５℃の条件で消費電力最適化を実行した場合、内部回路１０２の消費電力は、素子温度−５０℃時の消費電力仕様を満たすようになる。
図１２は本発明の半導体集積回路の最適化方法の第４実施形態を実施するためのコンピュータの概念図である。本発明の半導体集積回路の最適化方法の第４実施形態を実施するためのコンピュータは、ＣＰＵ１１７、ＤＲＡＭ１１８、入力手段１１９、表示手段１２０、ＨＤＤ１２１等を有している。
ＨＤＤ１２１には、半導体集積回路１００の消費電力最適化前デザイン１３５、１２５℃時消費電力仕様１４７、１２５℃時セル消費電力ライブラリ１４８、−５０℃時消費電力仕様１４９、−５０℃時セル消費電力ライブラリ１５０、１２５℃時セル消費電力ライブラリ修正版作成プログラム１５６、消費電力最適化プログラム１５７等が格納される。
１２５℃時セル消費電力ライブラリ修正版作成プログラム１５６は、半導体集積回路１００の消費電力最適化前デザイン１３５について、素子温度１２５℃の条件で消費電力最適化を行うと、素子温度−５０℃での消費電力仕様を満たさなくなる内部回路を構成するセルについては、素子温度１２５℃での消費電力を仮に大きくした消費電力を記述し、素子温度−５０℃での消費電力仕様を満たす内部回路を構成するセルについては、１２５℃時セル消費電力ライブラリ１４８に記述された消費電力を記述した１２５℃時セル消費電力ライブラリ修正版１５１を作成するためのものであり、この１２５℃時セル消費電力ライブラリ修正版作成プログラム１５６を用いて、ＣＰＵ１１７を１２５℃時セル消費電力ライブラリ修正版作成手段として機能させることにより、ステップＮ４−１を実行することができる。
また、消費電力最適化プログラム１５７は、半導体集積回路１００の消費電力最適化前デザイン１３５について、１２５℃時消費電力仕様１４７と１２５℃時セル消費電力ライブラリ修正版１５１を使用して、素子温度１２５℃の条件で消費電力最適化を行い、半導体集積回路１００の消費電力最適化デザイン１５２を得るためのものであり、この消費電力最適化プログラム１５７を使用して、ＣＰＵ１１７を消費電力最適化手段として機能させることにより、ステップＮ４−２を実行することができる。
以上のように、本発明の半導体集積回路の最適化方法の第４実施形態によれば、１２５℃時セル消費電力ライブラリ修正版作成プログラム１５６を使用して、１２５℃時セル消費電力ライブラリ修正版１５１を作成し（ステップＮ４−１）、半導体集積回路１００の消費電力最適化前デザイン１３５について、１２５℃時消費電力仕様１４７と１２５℃時セル消費電力ライブラリ修正版１５１を使用して、素子温度１２５℃の条件で消費電力最適化を行い（ステップＮ４−２）、半導体集積回路１００の消費電力最適化デザイン１５２を得るとしているので、半導体集積回路１００の消費電力最適化を１回の消費電力最適化処理で達成することができ、半導体集積回路１００の消費電力最適化を短時間で行うことができる。
なお、本発明の半導体集積回路の最適化方法の第１実施形態〜第４実施形態で記述したセルには、メモリマクロやアナログマクロ等のマクロも含まれる。
ここで、本発明を整理すると、本発明には、少なくとも、以下の半導体集積回路の最適化方法及び最適化プログラムが含まれる。
（付記１）第１動作条件値と第２動作条件値で所定パラメータが仕様を満たすことが要求される半導体集積回路の前記所定パラメータの最適化をコンピュータを使用して行う半導体集積回路の最適化方法であって、前記コンピュータをセルライブラリ修正版作成手段として機能させ、セルの前記所定パラメータを記述したセルライブラリを使用して前記第１動作条件値で前記半導体集積回路の前記所定パラメータの最適化を行うと、前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路については、該内部回路を構成するセルの前記第１動作条件値での前記所定パラメータの値を修正したセルライブラリ修正版を作成する工程と、前記コンピュータを前記半導体集積回路の前記所定パラメータの最適化手段として機能させ、前記セルライブラリ修正版を使用して前記第１動作条件値で前記半導体集積回路の前記所定パラメータを最適化する工程を含むことを特徴とする半導体集積回路の最適化方法。
（付記２）前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路を構成するセルの修正後の前記所定パラメータの値は、｛（前記第２動作条件値での前記所定パラメータの仕様を満たさなくなる内部回路を構成するセルの前記第２動作条件値での前記所定パラメータの前記セルライブラリによる値÷前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路を構成するセルの前記第１動作条件値での前記所定パラメータの前記セルライブラリによる値）÷（前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路の前記第２動作条件値でのパラメータの仕様値÷前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路の前記第１動作条件値での前記所定パラメータの仕様値）×前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路を構成するセルの前記第１動作条件値での前記所定パラメータの前記セルライブラリによる値｝となるようにすることを特徴とする付記１記載の半導体集積回路の最適化方法。
（付記３）前記第１動作条件値および前記第２動作条件値は電源電圧又は素子温度の値、前記所定パラメータは遅延時間又は消費電力であることを特徴とする付記１又は２記載の半導体集積回路の最適化方法。
（付記４）第１動作条件値と第２動作条件値で所定パラメータが仕様を満たすことが要求される半導体集積回路の前記所定パラメータの最適化をコンピュータに実行させる半導体集積回路の最適化プログラムであって、セルの前記所定パラメータを記述したセルライブラリを使用して前記第１動作条件値で前記半導体集積回路の前記所定パラメータの最適化を行うと、前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路については、該内部回路を構成するセルの前記第１動作条件値での前記所定パラメータの値を修正したセルライブラリ修正版を作成する工程と、前記セルライブラリ修正版を使用して前記第１動作条件値で前記半導体集積回路の前記所定パラメータを最適化する工程を前記コンピュータに実行させることを特徴とする半導体集積回路の最適化プログラム。
（付記５）前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路を構成するセルの修正後の前記所定パラメータの値は、｛（前記第２動作条件値での前記所定パラメータの仕様を満たさなくなる内部回路を構成するセルの前記第２動作条件値での前記所定パラメータの前記セルライブラリによる値÷前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路を構成するセルの前記第１動作条件値での前記所定パラメータの前記セルライブラリによる値）÷（前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路の前記第２動作条件値での前記所定パラメータの仕様値÷前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路の前記第１動作条件値での前記所定パラメータの仕様値）×前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路を構成するセルの前記第１動作条件値での前記所定パラメータの前記セルライブラリによる値｝となるようにすることを特徴とする付記４記載の半導体集積回路の最適化プログラム。
（付記６）前記第１動作条件値および前記第２動作条件値は電源電圧又は素子温度の値、前記所定パラメータは遅延時間又は消費電力であることを特徴とする付記４又は５記載の半導体集積回路の最適化プログラム。
本発明の半導体集積回路の最適化方法の第１実施形態を示す流れ図である。 本発明の半導体集積回路の最適化方法の第１実施形態の効果を説明するための図である。 本発明の半導体集積回路の最適化方法の第１実施形態を実施するためのコンピュータの概念図である。 本発明の半導体集積回路の最適化方法の第２実施形態を示す流れ図である。 本発明の半導体集積回路の最適化方法の第２実施形態の効果を説明するための図である。 本発明の半導体集積回路の最適化方法の第２実施形態を実施するためのコンピュータの概念図である。 本発明の半導体集積回路の最適化方法の第３実施形態を示す流れ図である。 本発明の半導体集積回路の最適化方法の第３実施形態の効果を説明するための図である。 本発明の半導体集積回路の最適化方法の第３実施形態を実施するためのコンピュータの概念図である。 本発明の半導体集積回路の最適化方法の第４実施形態を示す流れ図である。 本発明の半導体集積回路の最適化方法の第４実施形態の効果を説明するための図である。 本発明の半導体集積回路の最適化方法の第４実施形態を実施するためのコンピュータの概念図である。 従来の半導体集積回路の最適化方法および本発明の半導体集積回路の最適化方法の第１実施形態〜第４実施形態の説明に使用する図である。 第１従来例の半導体集積回路の最適化方法を示す流れ図である。 第１従来例の半導体集積回路の最適化方法が有する問題点を説明するための図である。 第２従来例の半導体集積回路の最適化方法を示す流れ図である。 第２従来例の半導体集積回路の最適化方法で実行される遅延最適化の手順を示す流れ図である。 第２従来例の半導体集積回路の最適化方法が有する問題点を説明するための図である。
符号の説明
１００…半導体集積回路
１０１、１０２…内部回路
１０３…遅延最適化前デザイン
１０４…１.２Ｖ時遅延仕様
１０５…１.２Ｖ時セル遅延ライブラリ
１０６…遅延最適化デザイン
１０９…１.０Ｖ時遅延仕様
１１０…１.０Ｖ時セル遅延ライブラリ
１１１…遅延最適化デザイン
１１４…１.２Ｖ時セル遅延ライブラリ修正版
１１５…遅延最適化デザイン
１１７…ＣＰＵ（中央処理装置）
１１８…ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
１１９…入力手段
１２０…出力手段
１２１…ＨＤＤ（ハードディスク装置）
１２２…１.２Ｖ時セル遅延ライブラリ修正版作成プログラム
１２３…遅延最適化プログラム
１２４…１２５℃時遅延仕様
１２５…１２５℃時セル遅延ライブラリ
１２６…−５０℃時遅延仕様
１２７…−５０℃時セル遅延ライブラリ
１２８…１２５℃時セル遅延ライブラリ修正版
１２９…遅延最適化デザイン
１３３…１２５℃時セル遅延ライブラリ修正版作成プログラム
１３４…遅延最適化プログラム
１３５…消費電力最適化前デザイン
１３６…１.２Ｖ時消費電力仕様
１３７…１.２Ｖ時セル消費電力ライブラリ
１３８…１.０Ｖ時消費電力仕様
１３９…１.０Ｖ時セル消費電力ライブラリ
１４０…１.２Ｖ時セル消費電力ライブラリ修正版
１４１…消費電力最適化デザイン
１４５…１.２Ｖ時セル消費電力ライブラリ修正版作成プログラム
１４６…消費電力最適化プログラム
１４７…１２５℃時消費電力仕様
１４８…１２５℃時セル消費電力ライブラリ
１４９…−５０℃時消費電力仕様
１５０…−５０℃時セル消費電力ライブラリ
１５１…１２５℃時セル消費電力ライブラリ修正版
１５２…消費電力最適化デザイン
１５６…１２５℃時セル消費電力ライブラリ修正版作成プログラム
１５７…消費電力最適化プログラム

Claims (5)

  1. 第１動作条件値と第２動作条件値で所定パラメータが仕様を満たすことが要求される半導体集積回路の前記所定パラメータの最適化をコンピュータを使用して行う半導体集積回路の最適化方法であって、
    前記コンピュータをセルライブラリ修正版作成手段として機能させ、セルの前記所定パラメータを記述したセルライブラリを使用して前記第１動作条件値で前記半導体集積回路の前記所定パラメータの最適化を行うと、前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路については、該内部回路を構成するセルの前記第１動作条件値での前記所定パラメータの値を修正したセルライブラリ修正版を作成する工程と、
    前記コンピュータを前記半導体集積回路の前記所定パラメータの最適化手段として機能させ、前記セルライブラリ修正版を使用して前記第１動作条件値で前記半導体集積回路の前記所定パラメータを最適化する工程を
    含むことを特徴とする半導体集積回路の最適化方法。
  2. 前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路を構成するセルの修正後の前記所定パラメータの値は、｛（前記第２動作条件値での前記所定パラメータの仕様を満たさなくなる内部回路を構成するセルの前記第２動作条件値での前記所定パラメータの前記セルライブラリによる値÷前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路を構成するセルの前記第１動作条件値での前記所定パラメータの前記セルライブラリによる値）÷（前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路の前記第２動作条件値での前記所定パラメータの仕様値÷前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路の前記第１動作条件値での前記所定パラメータの仕様値）×前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路を構成するセルの前記第１動作条件値での前記所定パラメータの前記セルライブラリによる値｝となるようにする
    ことを特徴とする請求項１記載の半導体集積回路の最適化方法。
  3. 前記第１動作条件値および前記第２動作条件値は電源電圧又は素子温度の値、前記所定パラメータは遅延時間又は消費電力である
    ことを特徴とする請求項１又は２記載の半導体集積回路の最適化方法。
  4. 第１動作条件値と第２動作条件値で所定パラメータが仕様を満たすことが要求される半導体集積回路の前記所定パラメータの最適化をコンピュータに実行させる半導体集積回路の最適化プログラムであって、
    セルの前記所定パラメータを記述したセルライブラリを使用して前記第１動作条件値で前記半導体集積回路の前記所定パラメータの最適化を行うと、前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路については、該内部回路を構成するセルの前記第１動作条件値での前記所定パラメータの値を修正したセルライブラリ修正版を作成する工程と、
    前記セルライブラリ修正版を使用して前記第１動作条件値で前記半導体集積回路の前記所定パラメータを最適化する工程を
    前記コンピュータに実行させることを特徴とする半導体集積回路の最適化プログラム。
  5. 前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路を構成するセルの修正後の前記所定パラメータの値は、｛（前記第２動作条件値での前記所定パラメータの仕様を満たさなくなる内部回路を構成するセルの前記第２動作条件値での前記所定パラメータの前記セルライブラリによる値÷前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路を構成するセルの前記第１動作条件値での前記所定パラメータの前記セルライブラリによる値）÷（前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路の前記第２動作条件値での前記所定パラメータの仕様値÷前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路の前記第１動作条件値での前記所定パラメータの仕様値）×前記第２動作条件値で前記所定パラメータの仕様を満たさなくなる内部回路を構成するセルの前記第１動作条件値での前記所定パラメータの前記セルライブラリによる値｝となるようにする
    ことを特徴とする請求項４記載の半導体集積回路の最適化プログラム。

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008186229A (ja) * 2007-01-30 2008-08-14 Renesas Technology Corp 半導体集積回路の設計装置
JP2009157909A (ja) * 2007-12-05 2009-07-16 Fujitsu Ltd 消費電力見積プログラム、該プログラムを記録したコンピュータに読み取り可能な記録媒体、消費電力見積装置、および消費電力見積方法
JP2009237972A (ja) * 2008-03-27 2009-10-15 Fujitsu Microelectronics Ltd 半導体装置、その設計方法及び設計装置

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