KR20240006463A - 제어회로 및 반도체 기억장치의 제어방법 - Google Patents

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윈본드 일렉트로닉스 코포레이션
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Abstract

[과제] 지연선의 오버플로 상태에 의해 록시간이 장기화될 경우이어도, 시퀸스의 실행 시간을 소정 기간 내에 완료할 수 있는 제어회로, 반도체 기억장치, 반도체 기억장치의 제어방법을 제공한다.
[해결 수단] 제어회로는, 입력클록신호와 출력클록신호의 위상차로부터 지연량을 결정하는 제어부(13)와, 지연량에 의거해서, 입력클록신호를 지연시켜서 출력클록신호를 생성하는 지연 라인부(14)와, 입력클록신호와 출력클록신호가 동기된 경우에, 입력클록신호로부터 출력클록신호까지의 지연클록 사이클수를 검출하기 위한 검출동작을 행하는 검출부(20)를 포함하고, 제어부는, 소정의 오버플로 상태인 것으로 판정한 경우에, 오버플로 상태를 나타내는 신호를 검출부에 입력하고, 검출부는, 오버플로 상태를 나타내는 신호가 입력되면, 검출동작을 행하지 않고, 소정의 설정값을 지연클록 사이클수로서 설정한다.

Description

제어회로 및 반도체 기억장치의 제어방법{CONTROL CIRCUIT, AND METHOD FOR CONTROLLING SEMICONDUCTOR MEMORY DEVICE}
본 발명은 제어회로 및 반도체 기억장치의 제어방법에 관한 것이다.
반도체 기억장치의 일종인 DRAM(Dynamic Random Access Memory)은, 커패시터(콘덴서)에 전하를 축적하는 것에 의해서 정보를 기억하고, 전원이 공급되지 않게 되면, 기억된 정보가 소실되는 휘발성 메모리이다. DRAM에는, 위상동기회로로서 지연록루프(Delay locked Loop: DLL)회로가 설치되어 있다. DRAM은, DLL회로를 이용해서, 데이터 신호를 출력하기 위한 내부클록신호를, 외부로부터 입력된 입력클록신호에 동기시켜서 생성하고 있다(예를 들어 특허문헌 1 참조).
JP 2015-35241 A
그런데, DLL회로를 이용해서 내부클록신호의 지연의 조정을 행할 경우, 예를 들어, DLL회로의 리셋 동작과, DLL회로의 록 동작(예를 들어, 지연선을 1개씩 활성화시키면서 외부클록과 내부클록을 동기시키는 동작)과, 입력클록신호와 내부클록신호 사이의 지연클록 사이클수를 나타내는 N값의 검출동작을 포함하는 시퀸스가 실행된다.
여기서, DLL회로의 록 동작에 의한 록(지연)시간(Tdll)은, 하기 식으로 나타낼 수 있다.
Tint+Tdll=N×tCK
상기 식에 있어서, Tint는 DLL회로에 있어서의 고유지연시간을 나타내고, tCK가 클록 사이클을 나타낸다. 상기 시퀸스는 소정 기간(tDLLK) 내에 완료하지 않으면 안되지만, 예를 들어, 반도체 기억장치 내의 온도 등에 의해 클록 사이클(tCK)이 고유지연시간(Tint)보다도 길어질 경우, 특히, 지연선이 소정의 개수이상 활성화되어 지연선의 오버플로(overflow) 상태가 되어 있을 경우에는, 상기 식으로 나타낸 바와 같이 DLL회로에 의한 록시간(Tdll)도 장기화되어 버린다. 이와 같이 록시간이 장기화되면, 상기 시퀸스 전체의 실행 시간이 길어져서, 소정 기간(tDLLK)을 초과해 버릴 우려가 있다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 지연선의 오버플로 상태에 의해 록시간이 장기화될 경우이어도, 시퀸스의 실행 시간을 소정 기간 내에 완료할 수 있는 제어회로 및 반도체 기억장치의 제어방법을 제공하는 것을 목적으로 한다.
본 발명의 제어회로는, 입력클록신호와 출력클록신호의 위상차로부터 지연량을 결정하는 제어부와, 상기 지연량에 의거해서, 상기 입력클록신호를 지연시켜서 상기 출력클록신호를 생성하는 지연 라인부와, 상기 입력클록신호와 상기 출력클록신호가 동기된 경우에, 상기 입력클록신호로부터 상기 출력클록신호까지의 지연클록 사이클수를 검출하기 위한 검출동작을 행하는 검출부를 포함하는 제어회로로서, 상기 제어부는, 상기 지연량이 상기 지연 라인부에 있어서의 소정의 지연량을 넘는 오버플로 상태인지의 여부를 판정하고, 상기 오버플로 상태인 것으로 판정한 경우에, 오버플로 상태를 나타내는 신호를 상기 검출부에 입력하고, 상기 검출부는, 상기 오버플로 상태를 나타내는 신호가 입력되면, 상기 검출동작을 행하지 않고, 소정의 설정값을 상기 지연클록 사이클수로서 설정하는 것을 특징으로 한다.
이러한 발명에 따르면, 검출부는, 오버플로 상태를 나타내는 신호가 입력되면, 소정의 설정값을 지연클록 사이클수로서 설정하므로, 예를 들어, 지연 라인부에 있어서의 소정의 지연량을 초과하는 오버플로 상태가 발생한 경우에는, 검출부에 있어서의 지연클록 사이클수의 검출동작이 행해지지 않는다. 이것에 의해, 시퀸스의 실행 시간을 단축할 수 있으므로, 시퀸스의 실행 시간이, 시퀸스의 소정 기간(예를 들어, tDLLK)을 초과하는 것을 억제하는 것이 가능하게 된다. 따라서, 지연선의 오버플로 상태에 의해 록시간이 장기화될 경우이어도, 시퀸스의 실행 시간을 소정 기간 내에 종료할 수 있다.
본 발명의 반도체 기억장치의 제어방법은, 반도체 기억장치에 설치된 제어부가, 입력클록신호와 출력클록신호의 위상차로부터 지연량을 결정하는 단계와, 상기 반도체 기억장치에 설치된 지연 라인부가, 상기 지연량에 의거해서, 상기 입력클록신호를 지연시켜서 상기 출력클록신호를 생성하는 단계와, 상기 반도체 기억장치에 설치된 검출부가, 상기 입력클록신호와 상기 출력클록신호가 동기된 경우에, 상기 입력클록신호로부터 상기 출력클록신호까지의 지연클록 사이클수를 검출하는 단계와, 상기 제어부가, 상기 지연량이 상기 지연 라인부에 있어서의 소정의 지연량을 넘는 오버플로 상태인지의 여부를 판정하고, 상기 오버플로 상태인 것으로 판정한 경우에, 오버플로 상태를 나타내는 신호를 상기 검출부에 입력하는 단계와, 상기 검출부가, 상기 오버플로 상태를 나타내는 신호가 입력되면, 상기 검출동작을 행하지 않고, 소정의 설정값을 상기 지연클록 사이클수로서 설정하는 단계를 포함한다.
이러한 발명에 따르면, 지연선의 오버플로 상태에 의해 록시간이 장기화될 경우이어도, 시퀸스의 실행 시간을 소정기간 내에 종료할 수 있다.
본 발명의 제어회로 및 반도체 기억장치의 제어방법에 따르면, 지연선의 오버플로 상태에 의해 록시간이 장기화될 경우이어도, 시퀸스의 실행 시간을 소정기간 내에 종료할 수 있다.
도 1은 본 발명의 실시형태에 따른 제어회로의 구성예를 나타내는 블록도이다.
도 2는 입력클록신호와 지연 시간의 관계를 나타내는 도면이다.
도 3은 N값 검출부의 구성예를 나타내는 도면이다.
도 4는 제어회로 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
도 5는 제어회로 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
도 6은 제어회로의 각 상태를 비교해서 나타내는 도면이다.
이하, 본 발명의 실시형태에 따른 제어회로 및 반도체 기억장치의 제어방법에 대해서 첨부 도면을 참조해서 상세히 설명한다. 단, 이 실시형태는 예시이며, 본 발명은 이것으로 한정되는 것은 아니다.
또, 본 명세서 등에 있어서의 "제1", "제2", "제3" 등의 표기는, 어떤 구성 요소를 다른 구성 요소와 구별하기 위하여 사용되는 것으로서, 해당 구성 요소의 수, 순서 또는 우선도 등을 한정하기 위한 것은 아니다. 예를 들면, "제1 요소" 및 "제2 요소"라는 기재가 존재할 경우, 제1 요소" 및 "제2 요소"라는 2개의 요소만 채용되는 것을 의미하는 것은 아니고, "제1 요소"가 "제2 요소"에 선행하지 않으면 안되는 것을 의미하는 것도 아니다.
도 1에, 본 발명의 실시형태에 따른 제어회로의 구성예를 나타낸다. 본 실시형태에 있어서, 제어회로는 DLL회로(10)와 N값 검출부(20)를 포함한다. 또, 본 실시형태에 있어서, 제어회로는, 예를 들면, DRAM 등의 반도체 기억장치에 설치되어 있다. 또한, 본 실시형태에 있어서, 반도체 기억장치는, 레이턴시 카운터(30)를 구비한다. DLL회로(10)는, 도시되어 있지 않은 리셋 신호(지연동작의 개시 신호)가 소정의 회로(도시 생략) 등으로부터 입력되면, 록 동작을 개시하고, 입력클록신호에 대하여 출력클록신호를 지연시키는 것에 의해 입력클록신호와 출력클록신호를 동기시켜서, 록 동작을 종료시킨다. 그리고, DLL회로(10)가 록 동작을 종료하면, 자세한 내용은 후술하지만, N값 검출부(20)가 소정의 요건하에서 지연클록 사이클수에 상당하는 N값의 검출동작을 행하고, N값을 나타내는 신호를 레이턴시 카운터(30)에 입력한다. 본 실시형태에서는, DLL회로(10)에 리셋 신호가 입력되고 나서, N값을 나타내는 신호를 검출할때 까지의 제어를 "본 시퀸스"라고 한다. 또한, 본 실시형태에서는, N값의 검출동작이란, 입력클록신호로부터 출력클록신호까지의 지연클록 사이클수를 카운트하는 동작을 의미한다.
또, 본 실시형태에서는, 설명을 간략화하기 위하여, DRAM 등의 반도체 기억장치에 설치되어 있는 주지의 구성(예를 들어, 코맨드 디코더, 메모리 셀 어레이, 입출력용의 인터페이스부 등)이 도시되어 있지 않다.
DLL회로(10)는 입력 버퍼(11)와, 위상 검출부(12)와, DLL 제어부(13)와, 지연 라인부(14)와, 레플리카부(15)와, 출력 버퍼(16)를 포함하고 있다.
입력 버퍼(11)는 입력 버퍼(11)에 입력되는 외부클록신호(CK)를 버퍼링해서 입력클록신호(clk)를 생성한다. 생성된 입력클록신호(clk)는 멀티플렉서(17)를 개재해서 지연 라인부(14)와, N값 검출부(20)와, 위상 검출부(12)에 송신된다. 자세한 내용은 후술하지만, 지연 라인부(14)는, 입력된 입력클록신호(clk)를 지연한 지연신호(출력클록신호)(dll_clk)를 생성하고, 출력 버퍼(16) 및 레플리카부(15)에 송신한다. 레플리카부(15)는 지연 라인부(14)에 의해서 생성된 지연신호(출력클록신호)(dll_clk)를 피드백 신호(fb_clk)로서 출력한다. 구체적으로 설명하면, 레플리카부(15)는, 입력된 지연신호(dll_clk)로부터 피드백 신호(fb_clk)를 생성하고, N값 검출부(20) 및 위상 검출부(12)에 출력한다.
위상 검출부(12)는 입력클록신호(clk)와 피드백 신호(fb_clk) 사이의 위상차를 검출한다. 위상 검출부(12)에는, 입력클록신호(clk)가 입력되는 동시에, 피드백 신호(fb_clk)가 입력된다. 위상 검출부(12)에서는, 입력클록신호(clk)에 대한 피드백 신호(fb_clk)의 위상의 진행 또는 지연을 나타내는 위상신호(up/down)가 생성되어, DLL 제어부(13)에 입력된다.
DLL 제어부(13)는, 위상 검출부(12)에 의해서 검출된 위상차로부터 지연량을 결정한다. 구체적으로 설명하면, DLL 제어부(13)는, 위상 검출부(12)로부터의 위상신호(up/down)에 의해, 지연량을 결정해서 지연 라인부(14)를 제어한다. DLL 제어부(13)는, 복수의 비트로 구성된 제어신호(dll_code)를 생성하고, 출력한다. 이 출력된 제어신호(dll_code)는 지연 라인부(14)에 입력된다. 또, DLL 제어부(13)는 본 발명의 "제어부"의 일례이다.
지연 라인부(14)는, 제어신호(dll_code)에 따라서, 지연선을 활성화시켜 DLL의 지연 시간을 변경하는, 가변지연부이다. 후술하는 제어신호(n_enable)가 하이 레벨로 멀티플렉서(17)에 입력되어 있을 경우(N값 검출동작이 행해질 경우), 지연 라인부(14)에는 신호(n_clk)가 입력되고, 그 이외의 경우에는 입력클록신호(clk)가 지연 라인부(14)에 입력된다. 지연 라인부(14)는 제어신호(dll_code) 중의 하이 레벨을 나타내는 비트수가 많을(활성화시키는 지연선이 많을)수록, 입력클록신호(clk)에 대한 지연신호(dll_clk)의 지연 시간을 길게 한다. 한편, 제어신호 중의 하이 레벨을 나타내는 비트수가 적을(활성화시키는 지연선이 적을)수록, 입력클록신호(clk)에 대한 지연신호(dll_clk)의 지연 시간을 짧게 한다. 이와 같이 해서, 지연 라인부(14)는, 입력클록신호(clk)를 지연시켜서 지연신호(dll_clk)를 생성하고, 전술한 바와 같이 출력 버퍼(16)와 레플리카부(15)에 출력한다.
또한, 본 실시형태에서는, DLL 제어부(13)는, 제어신호(dll_locked)를 생성해서 N값 검출부(20)에 입력한다. 제어신호(dll_locked)는, 하이 레벨 시에는 록 동작이 종료된 경우를 나타내고, 로 레벨일 때는 그 이외의 경우를 나타낸다. DLL 제어부(13)는, 위상신호(up/down)의 위상차가 소정의 범위에 수속한 경우에는 록 동작을 종료한 것으로 해서, 입력클록신호(clk)와, (지연신호(출력클록신호)(dll_clk)에 대응하는) 피드백 신호(fb_clk)가 동기된 것을 나타내는 제어신호(dll_locked)를 하이 레벨로 해서 N값 검출부(20)에 입력한다. 또한, DLL 제어부(13)는, DLL회로(10)가 오버플로 상태일 경우, 즉, 모든 지연선이 활성화된 상태일 경우(제어신호(dll_code)를 구성하는 복수의 비트의 모두가 하이 레벨인 경우), 오버플로 상태를 나타내는 제어신호(dll_overflow)를 하이 레벨로 해서 N값 검출부(20)에 입력한다. 또, 오버플로 상태는, 본 실시형태에서는, 모든 지연선이 활성화된 상태를 의미하는 것이지만, 이것으로 한정되지 않고, 모든 지연선 중 소정수 이상의 지연선이 활성화된 상태일 경우(제어신호(dll_code)를 구성하는 복수의 비트 중 소정수 이상의 비트가 하이 레벨인 경우)를 의미하고 있어도 된다. 또, DLL회로(10)가 오버플로된 경우, DLL 제어부(13)는 제어신호(dll_locked)를 하이 레벨로 N값 검출부(20)에 입력해도 된다.
또한, DLL 제어부(13)는, DLL회로(10)가 오버플로 상태인 것으로 판정한 경우에, 제어신호(dll_locked)를 하이 레벨로 해서 N값 검출부(20)에 입력해도 된다. 이것에 의해, DLL 제어부(13)는, 오버플로 상태가 발생한 경우에, 입력클록신호(clk)와 지연신호(출력클록신호)(dll_clk)가 동기되어 있지 않은 상태이어도, 입력클록신호(clk)와 지연신호(출력클록신호)(dll_clk)가 동기된(즉, 록 동작이 종료된) 것을 즉시 N값 검출부(20)에 알리는 것이 가능하게 된다.
N값 검출부(20)는, 록 동작 종료 후, 즉, 입력클록신호(clk)와 지연신호(dll_clk)가 동기된 경우(여기에서는, 제어신호(dll_locked)가 하이 레벨인 경우)에, N값을 검출하고, 레이턴시 카운터(30)에 출력한다. 여기서, N값이란, Tint(DLL회로에 있어서의 고유지연시간)+Tdll(DLL회로의 록 동작에 의한 록(지연)시간)=N×tCK로 표시되는 값이며, DLL의 록 동작에 있어서의 입력클록신호로부터 출력클록신호까지의 지연클록 사이클수(따라서 정수임)를 나타낸다. 또, N값 검출부(20)는 본 발명의 "검출부"의 일례이다.
N값 검출부(20)는, DLL회로(10)의 록 동작이 종료된 경우에, 카운트에 의해 N값을 검출하지만, DLL회로(10)가 오버플로 상태인 경우(제어신호(dll_overflow)가 하이 레벨(어서트)인 경우)에는, N값의 검출을 행하지 않고, 소정의 설정값을 N값으로 한다. 이것에 의해, DLL회로(10)가 오버플로 상태인 경우에는 N값의 검출동작을 행하는 일 없이 조기에 본 시퀸스를 종료할 수 있다. 종래에는, tCK가 Tint보다도 충분히 클 경우에, 특히 DLL회로(10)가 오버플로 상태가 되어서 Tdll이 장기화되어 버리면, 본 시퀸스 전체에 걸리는 시간이 소정 기간(tDLLK, 예를 들면 512클록 사이클)을 초과해 버릴 우려가 있었다. 그러나, 본 실시형태에서는, 오버플로 상태인 경우에는 카운트에 의한 N값의 검출동작을 행하지 않으므로, 소정 기간(tDLLK) 내에 시퀸스를 종료할 수 있다.
구체적으로는, 본 실시형태에서는, N값 검출부(20)는, DLL회로(10)가 오버플로되지 않고 록 동작이 종료된 경우, 즉, 제어신호(dll_overflow)가 로 레벨로 입력된 경우로서, 제어신호(dll_locked)가 하이 레벨로 입력된 경우에는, N값의 검출동작을 행하여, 검출된 N값을, N값을 나타내는 N값신호(n_value)로서 생성하고, 레이턴시 카운터(30)에 입력한다. 그리고, DLL회로(10)가 오버플로된 경우, 즉, 제어신호(dll_overflow)가 하이 레벨로 입력된 경우에는, N값 검출부(20)는, N값의 검출동작을 행하지 않고, 소정의 설정값을, N값을 나타내는 N값신호(n_value)로서 생성(설정)하고, 레이턴시 카운터(30)에 입력한다. 본 실시형태에서는, 이 소정의 설정값은 1이다.
여기서, 본 실시형태에서는, 소정의 설정값은 1로 했지만, 이것으로 한정되지 않고, 적당히 설정해도 된다. 또, 도 2(1), (2)에 나타낸 바와 같이, tCK가 Tint보다도 충분히 클 경우에는, 오버플로 상태인지의 여부에 관계 없이, 지연 사이클수를 나타내는 N값은 1로 되므로, N값을 1로 하는 것이 가장 바람직하다. 그 때문에, 본 실시형태에서는, 소정의 설정값은 1로 하고 있다.
여기서, N값 검출부(20)의 구성의 일례를, 도 3을 이용해서 상세히 설명한다.
N값 검출부(20)는 n_clk 신호 생성부(21)(본 발명의 "신호 생성부"의 일례임)와 N값 카운트부(22)(본 발명의 "카운트부"의 일례임)를 포함한다. n_clk 신호 생성부(21)는 제1 AND 회로(211)와, 제1 래치회로(212)와, 제2 AND 회로(213)를 포함한다. N값 카운트부(22)는, 2개의 Ｄ-플립-플롭(D-FF)회로(221, 222)(본 발명의 "제1 래치회로" 및 "제2 래치회로"의 일례임)와, 제3 AND 회로(223)와, 래치회로(224)(본 발명의 "제3 래치회로"의 일례임)와, 제4 AND 회로(225)와, 4비트 카운터(226)(본 발명의 "카운터"의 일례임)를 포함한다.
n_clk 신호 생성부(21)는, N값의 검출동작 시에, 입력클록신호(clk)에 대응하는 신호(n_clk)를 생성한다. n_clk 신호 생성부(21)에서는, 제어신호(dll_locked)(본 발명의 "입력클록신호와 출력클록신호가 동기된 것을 나타내는 신호"의 일례임)와, 후술하는 신호(n_end)(본 발명의 "검출동작을 종료하기 위한 신호"의 일례임)와, 제어신호(dll_overflow)(본 발명의 "오버플로 상태를 나타내는 신호"의 일례임)가 제1 AND 회로(211)에 입력되고, 제어신호(n_enable)가 생성된다. 제어신호(n_enable)가 하이 레벨인 경우에는, N값의 검출동작이 가능한 것을 의미한다. 이 생성된 제어신호(n_enable)가 제1 래치회로(212)에 입력되고, 입력클록신호(clk)가 클록신호로서 제1 래치회로(212)에 입력된다. 또한, 제1 래치회로(212)로부터 출력된 신호가 입력클록신호(clk)와 함께 제2 AND 회로(213)에 입력되어서, 제2 AND 회로(213)로부터 신호(n_clk)가 출력된다.
N값 카운트부(22)는, N값의 검출동작 시에, 입력클록신호(clk)가 입력되고 나서 피드백 신호(fb_clk)가 입력될 때까지의 입력클록신호(clk)의 클록 사이클수를 카운트함으로써, N값을 검출한다. N값 카운트부(22)에서는, 신호(n_clk)와 제어신호(dll_locked)가 제1 D-FF(221)에 입력되고, 신호(n_start)가 생성된다. 또한, 지연신호(dll_clk)에 대응한 피드백 신호(fb_clk)와 제어신호(dll_locked)가 제2 D-FF(222)에 입력되고, 신호(n_end)가 생성된다. 그리고, 신호(n_start)와 신호(n_end)가 제3 AND 회로(223)에 입력되고, 신호(n_detection)가 생성된다. 래치회로(224)에는, 신호(n_detection)가 입력되고, 신호(n_clk)가 클록신호로서 입력된다. 이 래치회로(224)로부터의 출력과 신호(n_clk)가 제4 AND 회로(225)에 입력되고, 제4 AND 회로(225)는, N값의 카운트용 신호인 신호(count_clk)(본 발명의 "지연클록 사이클수의 카운트용 신호"의 일례임)를 출력한다. 신호(count_clk)는 4비트 카운터(226)에 입력된다.
4비트 카운터(226)는, 입력된 신호(count_clk)의 펄스를 카운트 해서 N값을 검출하고, 검출한 N값을 나타내는 N값신호(n_value)를 출력한다. 4비트 카운터(226)에서는, 4비트 카운터(226)의 카운트 값을 리셋하기 위한 신호(dll_reset)가 입력되면, 0이 설정된다.
이와 같이 해서, N값 카운트부(22)는, 제어신호(dll_locked)가 하이 레벨인 경우에, 입력클록신호(clk)에 대응하는 신호(n_clk)가 입력되고 나서, 지연신호(출력클록신호)(dll_clk)에 대응하는 신호(fb_clk)가 입력될 때까지의 사이의 신호(count_clk)의 클록 사이클수(펄스수)를 지연클록 사이클수로서 카운트함으로써, N값의 검출동작을 행한다.
도 1에 돌아가, 이 N값 검출부(20)에서 검출된 N값을 나타내는 N값신호(n_value)는, 레이턴시 카운터(30)에 입력된다.
또, 제어신호(dll_overflow)가 하이 레벨로 N값 검출부(20)에 입력된 경우에는, N값 카운트부(22)의 4비트 카운터(226)는, 소정의 설정값(여기서는, 1)을 N값신호(n_value)로서 출력한다. 이 N값신호(n_value)는 레이턴시 카운터(30)에 입력된다.
레이턴시 카운터(30)는, DLL회로(10)에 의해서 생성된 내부클록에 동기해서 레이턴시의 카운트를 행한다. 또한, 레이턴시 카운터(30)는, 소정 기간(tDLLK)이 경과한 후에, N값 검출부(20)로 검출된 N값을 나타내는 N값신호(n_value)를 이용해서, 레이턴시의 카운트를 실행한다. 예를 들면, CAS(Column Address Strobe) 레이턴시의 경우, 설정된 레이턴시는, 커맨드(예를 들어, 리드(read) 커맨드)가 반도체 기억장치(여기서는, DRAM)에 입력되고 나서 데이터(예를 들어, 판독 데이터)가 반도체 기억장치로부터 출력될 때까지의 기간을 나타내는 클록 사이클수이다. 이 경우, 레이턴시 카운터(30)는, DLL회로(10)에 리셋 신호가 입력되면, 예를 들면 모드 레지스터(도시 생략)에 설정된 CAS레이턴시의 값으로부터, N값분을 차감한 분만 카운트한다. 구체예를 제시하면, 레이턴시 카운터(30)는, 예를 들면, CAS레이턴시의 값이 10이고, N값이 5일 경우에는, 감산 결과가 되는 5클록 사이클 분만 카운트한다.
본 실시형태의 제어회로에 의한 제어를, 도 4에 나타낸 타이밍 차트도 포함시켜서 설명한다. 우선, DLL회로(10)가 오버플로 상태가 아닐 경우의 제어를 설명한다.
타이밍 t1에서, 도시되어 있지 않은 리셋 신호(지연동작의 개시 신호)가 소정의 회로(도시 생략) 등으로부터 입력되어서 DLL 리셋 상태가 되면, 타이밍 t2에 있어서, DLL회로(10)는, 록 동작을 개시한다. 또, DLL 리셋 상태가 되면, 신호(dll_reset)가 N값 카운트부(22)의 4비트 카운터(226)에 입력되어서, 4비트 카운터(226)에 있어서, N값으로서 0이 설정된다.
계속해서, 타이밍 t2에 있어서, DLL록 동작이 개시되어, DLL록 상태로 이행한다. 우선, 위상 검출부(12)가, 입력된 입력클록신호(clk)와, 피드백 신호(fb_clk)로부터, 위상검출을 행하고, 위상신호(up/down)를 DLL 제어부(13)에 송신한다. DLL 제어부(13)는, 위상신호(up/down)에 의거해서 지연량을 결정하고, 지연량에 따라서 하이 레벨로 한 제어신호(dll_code)를 지연 라인부(14)에 송신한다. 지연 라인부(14)에서는, 지연선을 사용해서 소정 시간 지연된 지연신호(dll_clk)를 생성한다. 이 지연신호가 레플리카부(15)를 개재해서 위상 검출부(12)에 다시 입력되어서 피드백이 행해진다.
타이밍 t3에 있어서, 위상신호(up/down)의 위상차가 소정 범위로 수속되어 지연이 해소된다(도 4에 나타낸 예에서는, 이때의 dllcode는 "10"이며, 지연선을 10개 활성화시킨 단계이다). 이것에 의해, 타이밍 t3에서는, DLL 제어부(13)가 제어신호(dll_locked)를 하이 레벨로서, 또한, 제어신호(dll_overflow)를 로 레벨로서 N값 검출부(20)에 입력한다. 이것에 의해, 타이밍 t3으로부터 N값 검출 상태가 개시된다.
타이밍 t3에서는, n_clk 신호 생성부(21)의 제1 AND 회로(211)에, 제어신호(dll_locked)가 하이 레벨로서 입력되고, 신호(n_end)와 제어신호(dll_overflow)가 로 레벨로 제1 AND 회로(211)에 입력되면, 제어신호(n_enable)가 하이 레벨로 생성된다. 이 생성된 제어신호(n_enable)와, 입력클록신호(clk)가 제1 래치회로(212)에 입력되어, 생성된 신호가, 입력클록신호(clk)와 함께 제2 AND 회로(213)에 입력되어서, 신호(n_clk)가 생성된다.
N값 카운트부(22)에서는, 제어신호(dll_locked)가 하이 레벨로 제1 D-FF(221)에 입력되어 있을 경우, 신호(n_clk)의 입력에 응해서 신호(n_start)가 하이 레벨로 생성된다. 다른 한편으로, 피드백된 클록신호인 피드백 신호(fb_clk)가 로 레벨로 제2 D-FF(222)에 입력되어 있을 경우, 신호(n_end)가 로 레벨로 생성된다. 그리고, 하이 레벨인 신호(n_start)와, 로 레벨인 신호(n_end)가 제3 AND 회로(223)에 입력되어, 신호(n_detection)가 하이 레벨로 생성된다. 래치회로(224)에는, 이 신호(n_detection)와 신호(n-clk)가 입력되고, 이 래치회로(224)로부터의 출력과 신호(n_clk)가 제4 AND 회로(225)에 입력된다. 이것에 의해, N값 카운트용 신호인 신호(count_clk)가 출력된다. 신호(count_clk)는 4비트 카운터(226)에 입력된다.
4비트 카운터(226)에서는, N값 검출 상태의 개시 시에 있어서 N값이 0으로 설정되어 있고, 이 4비트 카운터(226)는, 신호(n_clk)에 대응하는 신호(count_clk)의 1개의 펄스가 입력될 때마다, N값신호(n_value)의 값을 1개씩 증분시켜 출력한다. 이와 같이, 신호(n_clk)에 따라서 N값신호(n_value)의 값이 카운트 업되어, N값신호(n_value)가 레이턴시 카운터(30)에 입력된다. N값 카운트부(22)에서는, 타이밍 t4까지 신호(n_clk)에 따라서 N값신호(n_value)의 값이 카운트 업된다. 또, 도 4에 나타낸 예에서는, N값이 값 "a"(여기에서는, a는 3 이상의 정수)까지 카운트 업된 경우를 일례로서 나타내고 있다.
타이밍 t4에서, N값 카운트부(22)에서, 제2 D-FF(222)에 피드백 신호(fb_clk)가 입력되면, 신호(n_end)가 하이 레벨로 생성된다. 또, 이 신호(n_end)가 하이 레벨이 되는 것에 의해, n_clk 신호 생성부(21)에서는, 제어신호(n_enable)가 로 레벨로 생성되어, N값의 검출동작이 종료된다. 또한, n_clk 신호 생성부(21)에서는, 신호(n_clk)도 로 레벨로 생성된다. 또한, N값 카운트부(22)에서는, 신호(n_end)가 하이 레벨이 되는 것에 의해, 신호(n_detection) 및 신호(count_clk)도 로 레벨이 된다. 다른 한편으로, 제어신호(n_enable)가 로 레벨로 생성됨으로써, 멀티플렉서(17)에서는 입력클록신호(clk)가 선택되고, 지연 라인부(14)에서는 이 입력클록신호(clk)에 대하여 동기된 (dll_clk)가 출력된다.
이와 같이 해서, N값 검출부(20)에 있어서 검출된 값 "a"의 N값이, 레이턴시 카운터(30)에 입력된다.
또, 4비트 카운터(226)는, 타이밍 t3 내지 t4까지의 사이에, N값신호(n_value)를 레이턴시 카운터(30)에 상시 출력해도 되고, 타이밍 t4에 있어서 N값 검출 상태가 종료된 시점에서 N값신호(n_value)를 레이턴시 카운터(30)에 출력해도 된다. 레이턴시 카운터(30)는, 소정 기간(tDLLK)이 경과한 후에, N값신호(n_value)를 이용해서 레이턴시의 카운트를 실행하므로, 소정 기간(tDLLK)이 경과할 때까지 N값 검출부(20)로부터 정확한 N값이 입력되어 있으면, 레이턴시의 카운트를 적절하게 실행할 수 있다.
다음에, DLL회로(10)의 오버플로 시의 동작을, 도 5를 이용해서 설명한다.
타이밍 t11에서, 도시되어 있지 않은 리셋 신호(지연동작의 개시 신호)가 소정의 회로(도시 생략) 등으로부터 입력되어서 DLL 리셋 상태가 되면, 리셋 신호(dll_reset)가 4비트 카운터(226)에 입력되어서, N값으로서 0이 설정된다.
DLL 리셋 상태가 되면, 상기와 마찬가지로 타이밍 t12에서 DLL회로(10)는 록 동작을 행하지만, 지연이 해소되지 않고 모든 지연선이 활성화된 오버플로 상태가 되면(도 5에 나타낸 예에서는, 32개의 지연선을 모두 활성화한 단계인), 타이밍 t13에 있어서, DLL 제어부(13)는, 제어신호(dll_overflow)를 하이 레벨로 N값 검출부(20)에 입력한다. 또, DLL 제어부(13)는 제어신호(dll_locked)를 하이 레벨로 N값 검출부(20)에 입력해도 된다.
타이밍 t13에 있어서, n_clk 신호 생성부(21)에서는, 제어신호(n_enable)가 로 레벨로 생성된다. 또한, 제어신호(n_enable)가 로 레벨인 경우에는, 신호(n_clk)는 로 레벨로 생성된다.
N값 검출부(20)에서는, 신호(n_clk)가 로 레벨로 입력되면, N값 카운트용의 신호(count-clk)도 로 레벨로 4비트 카운터(226)에 입력된다. 또한, 4비트 카운터(226)는, 타이밍 t13에 있어서 하이 레벨의 제어신호(dll_overflow)가 N값 검출부(20)에 입력되면, 소정의 설정값(여기서는, 1)을 N값신호(n_value)로서 출력하고, 해당 N값신호(n_value)를 레이턴시 카운터(30)에 입력한다.
이와 같이 해서, DLL회로(10)에 있어서 오버플로가 발생한 경우에는, N값 검출부(20)에 있어서 N값 검출동작이 행해지는 일 없이, 소정의 설정값(여기서는, 1)이 N값으로서 레이턴시 카운터(30)에 입력된다.
이와 같이, DLL회로(10)가 오버플로가 되지 않고 록 상태가 된 경우에는, N값 검출부(20)가 N값의 검출동작을 행하고, 검출한 N값을 레이턴시 카운터(30)에 입력한다. 따라서, 도 6의 (1)에 나타낸 바와 같이, 본 시퀸스는, 전체로서, 리셋 상태, 록 상태 및 N값 검출 상태를 거쳐서 종료된다. 여기서, tCK<Tint인 경우에는, 검출한 N값은 2 이상의 정수인 것으로 여겨지지만, 도 6의 (1)에서는, 검출한 N값이, 전술한 값 "a"인 경우를 일례로서 나타내고 있다. 그러나, DLL회로(10)가 오버플로가 되면, N값 검출부(20)는, N값을 검출하기 위하여 클록 사이클을 카운트하는 제어를 행하지 않는다. 그 때문에, 오버플로가 발생한 경우에는, 도 6의 (2)과 같이, N값 검출 상태를 생략할 수 있으므로, 예를 들어, 록 상태가 장기화되었다고 해도, 본 시퀸스에 걸리는 시간을 도 6의 (3)에 나타낸 종래의 경우보다도 짧게 할 수 있다. 이것에 의해, 소정 기간(tDLLK)보다도 본 시퀸스의 실행 시간을 짧게 할 수 있어, DLL회로(10)는 본 시퀸스 후에 DLL제어에 즉시 복귀하는 것이 가능하다.
또, 본 실시형태에서는, 제어회로를 포함하는 반도체 기억장치가 DRAM인 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 반도체 기억장치는 SRAM(Static Random Access Memory)이나, 플래시 메모리나, 다른 반도체 기억장치이어도 된다.
이상 설명한 실시형태 및 변형예는, 본 발명의 이해를 쉽게 하기 위하여 기재된 것으로, 본 발명을 한정하기 위하여 기재된 것은 아니다. 따라서, 상기 실시형태 및 변형예에 개시된 각 요소는, 본 발명의 기술적 범위에 속하는 모든 설계 변경이나 균등물도 포함하는 취지이다.
전술한 실시형태에 있어서의 DLL회로(10)의 구성은 일례이며, 적당히 변경되어도 되고, 다른 여러 가지 구성이 채용되어도 된다. 또한, N값 검출부(20)의 구성으로서 도 3을 나타냈지만, 이 구성도 일례이며, 적당히 변경되어도 되고, 다른 여러 가지 구성이 채용되어도 된다.
10…DLL회로 11…입력 버퍼
12…위상 검출부 13…DLL 제어부
14…지연 라인부 15…레플리카부
16…출력 버퍼 17…멀티플렉서
20…N값 검출부 21…n_clk 신호 생성부
22…N값 카운트부 30…레이턴시 카운터
clk…입력클록신호 dll_locked…제어신호
dll_overflow…제어신호 fb_clk…피드백 신호
n_enable…제어신호 n_value…N값신호
up/down…위상신호

Claims (15)

  1. 입력클록신호와 출력클록신호의 위상차로부터 지연량을 결정하는 제어부;
    상기 지연량에 의거해서, 상기 입력클록신호를 지연시켜서 상기 출력클록신호를 생성하는 지연 라인부; 및
    상기 입력클록신호와 상기 출력클록신호가 동기된 경우에, 상기 입력클록신호로부터 상기 출력클록신호까지의 지연클록 사이클수를 검출하기 위한 검출동작을 행하는 검출부
    를 포함하는 제어회로로서,
    상기 제어부는, 상기 지연량이 상기 지연 라인부에 있어서의 소정의 지연량을 초과하는 오버플로 상태인지의 여부를 판정하고, 상기 오버플로 상태인 것으로 판정한 경우에, 오버플로 상태를 나타내는 신호를 상기 검출부에 입력하고,
    상기 검출부는, 상기 오버플로 상태를 나타내는 신호가 입력되면, 상기 검출동작을 행하지 않고, 소정의 설정값을 상기 지연클록 사이클수로서 설정하는 것을 특징으로 하는 제어회로.
  2. 제1항에 있어서,
    상기 검출부는,
    상기 입력클록신호와 상기 출력클록신호가 동기하고 있을 경우로서, 상기 오버플로를 나타내는 신호가 입력되지 않을 경우에, 상기 입력클록신호로부터 상기 출력클록신호까지의 지연클록 사이클수를 카운트함으로써, 상기 검출동작을 행하는 것을 특징으로 하는 제어회로.
  3. 제1항에 있어서,
    상기 지연 라인부에 의해서 생성된 상기 출력클록신호를 피드백 신호로서 출력하는 레플리카부를 더 포함하되,
    상기 검출부는, 상기 입력클록신호와, 상기 레플리카부로부터 출력된 피드백 신호를 이용해서, 상기 지연클록 사이클수를 검출하는 것을 특징으로 하는 제어회로.
  4. 제1항에 있어서,
    상기 지연 라인부에 의해서 생성된 상기 출력클록신호를 피드백 신호로서 출력하는 레플리카부; 및
    상기 입력클록신호와, 상기 레플리카부로부터 출력된 피드백 신호 사이의 위상차를 검출하는 위상 검출부
    를 더 포함하되, 상기 제어부는, 상기 위상 검출부에 의해서 검출된 위상차로부터 상기 지연량을 결정하는 것을 특징으로 하는 제어회로.
  5. 제1항에 있어서,
    상기 검출부는, 상기 오버플로 상태를 나타내는 신호가 어서트된 상태로 입력되면, 상기 설정값을 상기 지연클록 사이클수로서 설정하는 것을 특징으로 하는 제어회로.
  6. 제1항에 있어서,
    상기 제어부는, 상기 입력클록신호와 상기 출력클록신호가 동기된 경우에, 상기 입력클록신호와 상기 출력클록신호가 동기된 것을 나타내는 신호를 상기 검출부에 입력하고,
    상기 검출부는, 상기 입력클록신호와 상기 출력클록신호가 동기된 것을 나타내는 신호가 상기 제어부로부터 입력되면, 상기 검출동작을 행하는 것을 특징으로 하는 제어회로.
  7. 제6항에 있어서,
    상기 제어부는, 상기 오버플로 상태인 것으로 판정한 경우에, 상기 입력클록신호와 상기 출력클록신호가 동기된 것을 나타내는 신호를 상기 검출부에 입력하는 것을 특징으로 하는 제어회로.
  8. 제1항에 있어서,
    상기 오버플로 상태가 상기 지연 라인부에 있어서의 소정수 이상의 지연선을 활성화시킨 상태인 것을 특징으로 하는 제어회로.
  9. 제8항에 있어서,
    상기 오버플로 상태가 상기 지연 라인부에 있어서의 모든 지연선을 활성화시킨 상태인 것을 특징으로 하는 제어회로.
  10. 제1항에 있어서,
    상기 검출부는,
    상기 지연클록 사이클수를 레이턴시 카운터에 송신하는 것을 특징으로 하는 제어회로.
  11. 제10항에 있어서,
    상기 레이턴시 카운터는, 상기 지연클록 사이클수를 이용해서 레이턴시의 카운트를 실행하는 것을 특징으로 하는 제어회로.
  12. 제1항에 있어서,
    상기 검출부는,
    상기 검출동작이 행해질 경우에, 상기 입력클록신호에 대응하는 신호를 생성하는 신호 생성부; 및
    상기 입력클록신호에 대응하는 신호가 입력되고 나서, 상기 출력클록신호에 대응하는 신호가 입력될 때까지의 사이의 지연클록 사이클수의 카운트용 신호의 클록 사이클수를, 상기 지연클록 사이클수로서 카운트하는 카운트부
    를 포함하는 것을 특징으로 하는 제어회로.
  13. 제12항에 있어서,
    상기 신호 생성부는,
    상기 입력클록신호와 상기 출력클록신호가 동기된 것을 나타내는 신호와, 상기 검출동작을 종료하기 위한 신호와, 상기 오버플로 상태를 나타내는 신호가 입력되는 제1 AND 회로;
    상기 제1 AND 회로의 출력과, 상기 입력클록신호가 입력되는 제1 래치회로; 및
    상기 입력클록신호와 상기 제1 래치회로의 출력이 입력되는 제2 AND 회로로서, 상기 입력클록신호에 대응하는 신호를 출력하는, 상기 제2 AND 회로
    를 포함하는 것을 특징으로 하는 제어회로.
  14. 제12항에 있어서,
    상기 카운트부는,
    상기 입력클록신호와 상기 출력클록신호가 동기된 것을 나타내는 신호와, 상기 입력클록신호에 대응하는 신호가 입력되는 제1 래치회로;
    상기 입력클록신호와 상기 출력클록신호가 동기된 것을 나타내는 신호와, 상기 출력클록신호에 대응하는 신호가 입력되는 제2 래치회로;
    상기 제1 래치회로의 출력과, 상기 제2 래치회로의 출력이 입력되는 제3 AND 회로;
    상기 제3 AND 회로의 출력과, 상기 입력클록신호에 대응하는 신호가 입력되는 제3 래치회로;
    상기 입력클록신호에 대응하는 신호와, 상기 제3 래치회로의 출력이 입력되는 제4 AND 회로; 및
    상기 제4 AND 회로로부터 출력된 신호의 펄스를 카운트하는 카운터로서, 카운트한 값을 상기 지연클록 사이클수로서 출력하는, 상기 카운터
    를 포함하는 것을 특징으로 하는 제어회로.
  15. 반도체 기억장치의 제어방법으로서
    반도체 기억장치에 설치된 제어부가, 입력클록신호와 출력클록신호의 위상차로부터 지연량을 결정하는 단계;
    상기 반도체 기억장치에 설치된 지연 라인부가, 상기 지연량에 의거해서, 상기 입력클록신호를 지연시켜서 상기 출력클록신호를 생성하는 단계;
    상기 반도체 기억장치에 설치된 검출부가, 상기 입력클록신호와 상기 출력클록신호가 동기된 경우에, 상기 입력클록신호로부터 상기 출력클록신호까지의 지연클록 사이클수를 검출하는 단계;
    상기 제어부가, 상기 지연량이 상기 지연 라인부에 있어서의 소정의 지연량을 초과하는 오버플로 상태인지의 여부를 판정하고, 상기 오버플로 상태인 것으로 판정한 경우에, 오버플로 상태를 나타내는 신호를 상기 검출부에 입력하는 단계; 및
    상기 검출부가, 상기 오버플로 상태를 나타내는 신호가 입력되면, 상기 검출동작을 행하지 않고, 소정의 설정값을 상기 지연클록 사이클수로서 설정하는 단계
    를 포함하는 것을 특징으로 하는 반도체 기억장치의 제어방법.
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