KR20070067838A

KR20070067838A - 반도체 메모리 장치의 병렬 비트 테스트 방법 및 장치

Info

Publication number: KR20070067838A
Application number: KR1020050129252A
Authority: KR
Inventors: 김준형; 신충선
Original assignee: 삼성전자주식회사
Priority date: 2005-12-26
Filing date: 2005-12-26
Publication date: 2007-06-29

Abstract

병렬 비트 테스트 방법은 병렬 비트 테스트의 시작 커맨드에 응답하여 병렬 비트 테스트를 수행하고 상기 병렬 비트 테스트 결과로서 복수의 출력 데이터를 생성하는 단계, 읽기 커맨드가 있은 후 클럭의 첫 하강 에지에 응답하여 상기 출력 데이터 중 첫 번째 출력 데이터를 출력하는 단계 및 상기 클럭의 첫 하강 에지에 이어지는 상승 에지에 응답하여 상기 출력 데이터 중 두 번째 출력 데이터를 출력하는 단계를 포함한다. 병렬 비트 테스트에 걸리는 전체적인 시간을 줄일 수 있다.

Description

반도체 메모리 장치의 병렬 비트 테스트 방법 및 장치{Method and Apparatus of Parallel Bit Test For Semiconductor Memory Device}

도 1은 종래 기술에 의한 병렬 비트 테스트 시 데이터 출력 타이밍도이다.

도 2는 본 발명의 일 실시예에 따른 병렬 비트 테스트 시 데이터 출력 타이밍도이다.

도 3은 종래 기술에 의한 병렬 비트 테스트 시의 데이터 출력과 본 발명의 일 실시예에 따른 병렬 비트 테스트 시의 데이터 출력을 비교한 도면이다.

도 4는 본 발명의 일 실시예에 따른 병렬 비트 테스트 기능을 수행하는 병렬 비트 테스트 회로를 예시한 블록도이다.

* 도면의 주요부분에 대한 부호의 설명 *

10 : 비교부 20 : PBT 제어부

30 : 위상 반전부 40 : 출력 버퍼

50 : 출력 멀티플렉서

본 발명은 반도체 메모리 장치의 병렬 비트 테스트 방법에 대한 것으로 더욱 상세하게는 테스트 시간을 줄일 수 있는 병렬 비트 테스트 방법에 관한 것이다.

병렬 비트 테스트 방법(parallel bit test, PBT)은 반도체 메모리 테스트 방법 중에 가장 널리 쓰이는 방법 중 하나로, 일반적으로 테스트 패턴을 기록한 후에 읽어낸 데이터를 서로 비교함으로써 데이터가 저장된 셀의 정상 여부를 판단하는 방법이다. 예를 들어, 테스트 시 출력되는 네 개의 셀 데이터 중 두 개씩 배타적 논리합하고, 그 비교 결과를 데이터 출력 핀(DQ)을 통해 출력하는 방식이 있다.

반도체 메모리의 용량이 커짐에 따라, 병렬 비트 테스트에서 총 걸리는 시간(PBT 시간)도 함께 증가하고 있다. PBT시간은 테스트 알고리즘을 개선하여 줄일 수도 있지만, 데이터의 출력 방식을 개선하여 줄일 수도 있다.

도 1은 종래 기술에 의한 병렬 비트 테스트 방법을 이용할 때의 테스트 결과 데이터의 출력 타이밍도이다. 도 1을 참조하면, 더블 데이터 레이트 싱크로너스 디램(double data rate Synchronous DRAM, DDR SDRAM)의 버스트 길이(burst length)는 2로 설정되어 있고 타이밍도는 각각 클럭, 커맨드, 테스트 결과 출력 데이터의 신호를 나타낸다. 클럭은 메모리 장치 외부에서 공급되며, 도 1의 경우 상기 클럭의 듀티비는 1/2이다.

상기 메모리 장치는 읽기 커맨드(READ)가 인가되고 클럭이 상승 에지일 때를 기준으로 테스트 결과 출력 데이터를 출력한다. 이때, 메모리 장치는 클럭의 상승 에지에서 상기 제1 출력 데이터(DOUT0)를 곧바로 출력할 수는 없고, 일정 시간 (tAA) 지연된 후에 출력한다. 읽기 커맨드 후 데이터 출력 핀에 실제 유효한(valid) 데이터가 실릴 때까지는 물리적인 지연이 있기 때문에, 그러한 지연 시간 후의 출력 신호를 출력 데이터로 인식한다는 의미이다. 즉, 읽기 커맨드 후 상기 일정 시간 지연될 동안 출력 신호(INV)는 유효하지 않은 데이터(invalid data)로 취급된다. 그런데, 버스트 길이가 2인 경우에 제2 출력 데이터(DOUT1)는 상기 제1 출력 데이터(DOUT0)에 이어서 클럭의 하강 에지에 맞춰 곧바로 출력된다. 통상적으로 상기 일정한 지연 시간(tAA)은 클럭의 듀티과 비슷하거나 길다. 도 1에서 클럭의 하이 구간이 연장되지 않고 원래의 위치에서 하강한다고 가정하면, 상기 제1 출력 데이터(DOUT0)가 충분히 출력되기도 전에 제2 출력 데이터(DOUT1)가 출력 데이터 핀(DQ)에 실리게 된다.

클럭의 하강 에지에서 제2 출력 데이터(DOUT1)가 정상적으로 출력되기 위해서는 도 1과 같이 클럭의 하이 구간을 연장시켜 제1 출력 데이터(DOUT0)가 출력되는 구간(DOUT window)을 확보할 필요가 있다. 즉, 읽기 커맨드 및 클럭의 첫 상승 에지 후부터 데이터가 출력될 때까지의 지연 시간(tAA)만큼 클럭의 하이 구간, 즉 첫 상승 에지부터 첫 하강 에지까지의 구간을 연장하여 제2 출력 데이터(DOUT1)가 출력되는 시간을 늦춘다.

이러한 방법으로는 제1 출력 데이터(D0)의 유효 데이터 구간(tDV, data valid window)을 충분히 확보할 수는 있지만, 결과적으로 전체적인 PBT 시간은 증가하게 된다.

본 발명의 목적은 테스트 시간을 줄일 수 있는 병렬 비트 테스트 방법을 제공하는데 있다.

본 발명의 다른 목적은 테스트 시간을 줄일 수 있는 병렬 비트 테스트 회로를 제공하는데 있다.

본 발명의 일 실시예에 따른 병렬 비트 테스트 방법은 병렬 비트 테스트의 시작 커맨드에 응답하여 병렬 비트 테스트를 수행하고 상기 병렬 비트 테스트 결과로서 복수의 출력 데이터를 생성하는 단계; 읽기 커맨드가 있은 후 클럭의 첫 하강 에지에 응답하여 상기 출력 데이터 중 첫 번째 출력 데이터를 출력하는 단계; 및 상기 클럭의 첫 하강 에지에 이어지는 상승 에지에 응답하여 상기 출력 데이터 중 두 번째 출력 데이터를 출력하는 단계를 포함한다.

상기 출력 데이터를 출력하는 방법은, 상기 출력 데이터 중 마지막 출력 데이터를 출력하는 클럭의 에지가 상승 에지이면 그 상승 에지에서 프리차지 커맨드가 인가되고, 하강 에지이면 바로 이어지는 상승 에지에서 프리차지 커맨드가 인가되는 단계를 더 포함할 수 있다.

상기 클럭은 상기 반도체 메모리 장치에 공급되는 외부 클럭과 동기될 수 있으며, 이와 달리 상기 시작 커맨드가 있을 때에 상기 반도체 메모리 장치에 공급되는 외부 클럭의 위상을 반전시킨 신호일 수도 있다.

본 발명의 일 실시예에 따른 병렬 비트 테스트 회로는 비교부, 제어부, 위상 반전부, 출력 버퍼 및 출력 멀티플렉서를 포함할 수 있다. 상기 비교부는 병렬 비 트 테스트 커맨드 및 복수의 셀 데이터를 입력받고, 상기 셀 데이터에 대해 비교 논리를 수행하며 복수의 결과 데이터를 출력한다. 상기 제어부는 제어신호를 생성하고, 외부 클럭으로부터 내부 클럭을 생성한다. 상기 위상 반전부는 상기 병렬 비트 테스트 커맨드에 따라 상기 내부 클럭의 위상을 반전시킨 반전 클럭을 생성한다. 상기 출력 버퍼는 상기 비교부로부터 상기 결과 데이터를 입력받아 버퍼링하고 상기 반전 클럭에 따라 출력한다. 상기 출력 멀티플렉서는 상기 출력 버퍼로부터 전달받은 상기 결과 데이터를 상기 반전 클럭에 따라 출력한다.

본 발명의 다른 실시예에 따른 병렬 비트 테스트 회로는, 병렬 비트 테스트의 읽기 커맨드가 인가된 후 이어지는 외부 클럭의 하강 에지에 동기하여 상기 병렬 비트 테스트의 결과 데이터 중 첫 결과 데이터를 출력하고, 다음번 에지들에 동기하여 결과 데이터들을 순차적으로 출력하는 출력 멀티플렉서를 포함한다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 2는 본 발명의 일 실시예에 따른 병렬 비트 테스트 시 데이터 출력 타이밍도이다. 도 2를 참조하면, 디디알 에스디램(DDR SDRAM)의 버스트 길이는 2로 설정되어 있다. 타이밍도는 위에서부터 각각 클럭, 커맨드, 테스트 결과 출력 데이터 의 신호를 나타낸다. 클럭은 메모리 장치 외부에서 공급되며, 상기 클럭의 듀티비는 1/2이다.

병렬 비트 테스트 모드에서 읽기 커맨드(READ)가 인가되면 테스트되는 메모리 셀로부터 테스트 결과 데이터가 읽혀져 출력 버퍼로 전달된다. 상기 출력 버퍼가 테스트 결과 데이터를 확실히 래치하기 위해서는 일정한 시간이 필요하기 때문이다. 종래 기술에서는 제1 출력 데이터는 클럭의 첫 번째 상승 에지를 기준으로 일정 지연 시간(tAA)이 지난 후에 데이터 출력 핀(DQ)에 실린다.

본 발명의 일 실시예에 따른 병렬 비트 테스트에서도 마찬가지로 읽기 커맨드(READ)의 인가 및 클럭의 상승 에지에서 테스트 결과 데이터가 출력 버퍼로 전달된다. 그러나 상기 첫 번째 상승 에지에서는 데이터 출력이 일어나지 않고, 종래 기술과 달리 하이 구간에서 연장되지 않으며, 이어지는 첫 번째 하강 에지에서 출력 버퍼에 저장되어 있는 테스트 결과 데이터가 데이터 출력 핀(DQ)에 실려 외부로 출력된다. 첫 번째 하강 에지까지는 통상적으로 테스트 결과 데이터가 출력 버퍼까지 충분히 전달되므로 유효한 출력 데이터를 얻을 수 있다.

상술한 것과 같은 하이 구간이 연장되지 않는 클럭은 반도체 장치 외부에서 클럭을 하이 구간을 연장하지 않고 공급하거나, 일정한 시점에서 위상 반전시켜 생성하여 사용할 수도 있다.

종래 기술에서 제2 출력 데이터는 연장된 첫 하이구간의 하강 에지를 기준으로 출력된다. 따라서 다음번 상승 에지에서 다른 커맨드, 예를 들어 프리차지 커맨드나 다음번 병렬 비트 테스트를 위한 테스트 커맨드는 상기 연장된 구간만큼 늦춰 지게 된다.

이에 비해, 본 발명의 일 실시예에 따른 병렬 비트 테스트에서는 두 번째 상승 에지를 기준으로 제2 출력 데이터를 출력한다. 제1 출력 데이터는 첫 번째 하강 에지에서 출력되어 두 번째 상승 에지까지 유지되므로, 출력 구간(DOUT window)은 충분히 확보된다.

도 3은 종래 기술에 의한 병렬 비트 테스트 시의 데이터 출력과 본 발명의 일 실시예에 따른 병렬 비트 테스트 시의 데이터 출력을 시뮬레이션 하여 비교한 도면이다. 도 3을 참조하면, 각 커맨드는 클럭의 상승 에지에서 인가되며, 병렬 비트 테스트 시 커맨드는 시작 커맨드(ACT), 읽기 커맨드(READ), 프리차지 커맨드(PRE) 순서대로 인가된다. 프리차지 커맨드(PRE) 이후에는 시작 커맨드(ACT)가 다시 인가된다. 시뮬레이션에서 인가되는 클럭은 50MHz의 주파수를 가지고 듀티비는 1/2이다.

종래 기술에 의한 병렬 비트 테스트의 테스트 결과 데이터 출력 시에는, 읽기 커맨드(READ) 직후 클럭의 하이 구간이 20ns만큼 연장되며, 마지막 출력 데이터가 출력되는 에지의 다음 상승 에지에서 프리차지 커맨드(PRE)가 인가된다. 따라서 상기 시작 커맨드(ACT)가 인가된 후 다음번 테스트를 위해 다시 시작 커맨드(ACT)가 인가될 때까지의 시간은 3.5 클럭에 해당하는 70ns이다.

반면, 본 발명의 일 실시예에 따른 병렬 비트 테스트에서는, 읽기 커맨드(READ) 직후 하이 구간이 연장되지 않으며, 하강 에지에서 약간의 지연을 가지고 제1 출력 데이터가 출력되며, 다음 상승 에지에서 약간의 지연을 가지고 제2 출력 데이터가 출력된다. 프리차지 커맨드(PRE)는 상기 제2 출력 데이터가 출력되는 상승 에지에 맞춰 인가될 수 있다. 즉, 제2 출력 데이터의 출력이 마무리되는 시각은 종래 기술에 비해 비슷하거나 약간 늦을 수도 있으나, 프리차지 커맨드(PRE)는 좀더 일찍 인가할 수 있다. 따라서 상기 시작 커맨드(ACT)가 인가된 후 다음번 테스트를 위해 다시 시작 커맨드(ACT)가 인가될 때까지의 시간은 3 클럭에 해당하는 60ns로, 종래 기술에 비해 10ns, 즉 0.5 클럭(약 15%)정도 감축될 수 있다.

도 4는 본 발명의 일 실시예에 따른 병렬 비트 테스트 기능을 수행하는 병렬 비트 테스트 회로를 예시한 블록도이다. 도 4를 참조하면, 병렬 비트 테스트 회로는 비교부(10), PBT 제어부(20), 위상 반전부(30), 출력 버퍼(40) 및 출력 멀티플렉서(DDR MUX)(50)를 포함한다. 상기 비교부(10)는 테스트 된 셀 데이터(cell data)들을 입력받고 커맨드에 따라 비교 논리 연산을 하고 그 결과 데이터(DOUT0, DOUT1)를 상기 출력 버퍼(40)에 제공한다. 상기 PBT 제어부(20)는 커맨드 및 외부 클럭(EXT_CLK)을 인가받아 제어 신호(CON)를 생성하고, 상기 제어 신호(CON)로써 상기 비교부(10) 및 출력 버퍼(40)를 제어한다. 상기 PBT 제어부(20)는 또한 상기 외부 클럭(EXT_CLK)을 인가받고 내부 클럭(CLK)을 생성하여 상기 비교부(10) 및 위상반전부(30)에 제공한다. 상기 내부 클럭(CLK)은 실질적으로 상기 외부 클럭(EXT_CLK)과 동기된다.

본 발명의 실시예에서는 내부 클럭의 하강 에지에서 첫 번째 결과 데이터(DOUT0)가 출력되어야 한다. 통상적으로 DDR SDRAM의 내부 기능블록들은 상승 에지에 동기되어 동작하도록 설계된다. 만약 상기 내부 클럭을 위상 반전시킨 클럭을 생성하여 출력에 관여된 기능블록에 인가한다면, 기존의 구조에 대한 변경없이 상기 내부 클럭의 하강 에지에서 첫 결과 데이터가 출력될 수 있다.

상기 위상 반전부(30)는 상기 내부 클럭(CLK) 및 시작 커맨드(ACT)에 응답하여, 상기 내부 클럭(CLK)의 위상을 반전하여 반전된 내부 클럭(CLK')을 생성하고, 이를 상기 출력 버퍼(40) 및 출력 멀티플렉서(50)에 제공한다. 상기 출력 버퍼(40)는 상기 비교부(10)에서 출력된 결과 데이터(DOUT0, DOUT1)를 버퍼링하며, 상기 반전된 내부 클럭(CLK')에 응답하여 상기 출력 멀티플렉서(50)에 버퍼링된 결과 데이터들(DOUT0, DOUT1)을 전달한다. 상기 출력 멀티플렉서(50)는 일반 동작 시에는 일반 출력 데이터(normal data)를 출력하고 병렬 비트 테스트 시에는 테스트 결과 데이터들을 출력하는 멀티플렉서로서, 상기 반전된 내부 클럭(CLK')에 응답하여 출력 노드(DOUT)를 통해 결과 데이터들(DOUT0, DOUT1)을 차례로 출력한다.

상술하였듯이, 본 발명의 일 실시예에 따른 병렬 비트 테스트 방법은 내부 클럭의 하이 구간을 연장하지 않고 출력 데이터가 출력되는 기준이 되는 클럭 에지를 바꿈으로써 1회의 테스트에 걸리는 시간을 감소시키고, 결국 총 테스트 시간을 감소시킬 수 있다.

본 발명의 일 실시예에 따른 병렬 비트 테스트 회로는 출력 데이터가 출력 되는 기준이 되는 내부 클럭을 변형시켜 1회의 테스트에 걸리는 시간을 감소시키고, 결국 총 테스트 시간을 감소시킬 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

반도체 메모리 장치에 있어서,

병렬 비트 테스트의 시작 커맨드에 응답하여 병렬 비트 테스트를 수행하고 상기 병렬 비트 테스트 결과로서 복수의 출력 데이터를 생성하는 단계;

읽기 커맨드가 있은 후 클럭의 첫 하강 에지에 응답하여 상기 출력 데이터 중 첫 번째 출력 데이터를 출력하는 단계; 및

상기 클럭의 첫 하강 에지에 이어지는 상승 에지에 응답하여 상기 출력 데이터 중 두 번째 출력 데이터를 출력하는 단계를 포함하는 병렬 비트 테스트 방법.
제1항에 있어서, 상기 출력 데이터를 출력하는 방법은

상기 출력 데이터 중 마지막 출력 데이터를 출력하는 클럭의 에지가 상승 에지이면 그 상승 에지에서 프리차지 커맨드가 인가되고, 하강 에지이면 바로 이어지는 상승 에지에서 프리차지 커맨드가 인가되는 단계를 더 포함하는 병렬 비트 테스트방법.
제1항에 있어서, 상기 클럭은 상기 반도체 메모리 장치에 공급되는 외부 클럭과 동기된 것을 특징으로 하는 병렬 비트 테스트 방법.
제1항에 있어서, 상기 클럭은 상기 시작 커맨드가 있을 때에 상기 반도체 메 모리 장치에 공급되는 외부 클럭의 위상을 반전시킨 신호인 것을 특징으로 하는 병렬 비트 테스트 방법.
병렬 비트 테스트 커맨드 및 복수의 셀 데이터를 입력받고, 상기 셀 데이터에 대해 비교 논리를 수행하며 복수의 결과 데이터를 출력하는 비교부;

제어신호를 생성하고, 외부 클럭으로부터 내부 클럭을 생성하는 제어부;

상기 병렬 비트 테스트 커맨드에 따라 상기 내부 클럭의 위상을 반전시킨 반전 클럭을 생성하는 위상 반전부;

상기 비교부로부터 상기 결과 데이터를 입력받아 버퍼링하고 상기 반전 클럭에 따라 출력하는 출력버퍼; 및

상기 출력 버퍼로부터 전달받은 상기 결과 데이터를 상기 반전 클럭에 따라 출력하는 출력 멀티플렉서를 포함하는 것을 특징으로 하는 병렬 비트 테스트 회로.
병렬 비트 테스트의 읽기 커맨드가 인가된 후 이어지는 외부 클럭의 하강 에지에 동기하여 상기 병렬 비트 테스트의 결과 데이터 중 첫 결과 데이터를 출력하고, 다음번 에지들에 동기하여 결과 데이터들을 순차적으로 출력하는 출력 멀티플렉서를 포함하는 것을 특징으로 하는 병렬 비트 테스트 회로.