KR101034036B1 - 반도체 메모리 테스트 보드, 이를 포함하는 반도체 메모리 테스트 시스템 및 반도체 메모리 테스트 방법 - Google Patents

반도체 메모리 테스트 보드, 이를 포함하는 반도체 메모리 테스트 시스템 및 반도체 메모리 테스트 방법 Download PDF

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Abstract

고속으로 동작하는 메모리를 테스트하기 위하여 제어부, 드라이버부 및 판정부를 포함하는 반도체 메모리 테스트 보드가 개시된다. 제어부는 제1 테스트 데이터 및 제1 테스트 데이터에 상응하는 기대 예상 데이터를 생성하고, 피시험 메모리 장치에서 데이터 기입 동작 또는 데이터 독출 동작이 수행되도록 피시험 메모리 장치에 명령 신호, 제1 데이터 스트로브 신호 및 제어 신호를 제공한다. 드라이버부는 제어부로부터 인가된 제1 테스트 데이터에 기초하여 피시험 메모리 장치에 기입 데이터를 제공하고, 피시험 메모리 장치로부터 인가된 독출 데이터에 기초하여 제2 테스트 데이터를 생성한다. 판정부는 피시험 메모리 장치로부터 제2 데이터 스트로브 신호를 수신하고, 제2 데이터 스트로브 신호에 응답하여 기대 예상 데이터와 제2 테스트 데이터를 동기화시키고, 동기화된 기대 예상 데이터와 제2 테스트 데이터를 비교하여 피시험 메모리 장치의 정상 동작 여부를 판정한다.

Description

반도체 메모리 테스트 보드, 이를 포함하는 반도체 메모리 테스트 시스템 및 반도체 메모리 테스트 방법{Semiconductor memory test board, semiconductor memory test system including the same and method of testing a semiconductor memory}
본 발명은 반도체 메모리 테스트 보드, 시스템 및 방법에 관한 것으로, 보다 상세하게는 피시험 메모리 장치(DUT, Device Under Test)에서 출력된 데이터 스트로브 신호(DQS)에 응답하여 피시험 메모리 장치의 정상 동작 여부를 판정하는 반도체 메모리 테스트 보드, 시스템 및 방법에 관한 것이다.
오늘날 반도체 메모리 장치는 사용자의 요구를 만족시키기 위하여 다양한 종류의 메모리 장치가 출현하고 있다. 예를 들어, 반도체 메모리 장치는 데이터를 한번 저장하면 다시 충전(refresh)하지 않아도 데이터를 잃지 않는 SRAM(Static Random Access Memory), 메인 프로세서(CPU, Central Processing Unit)와 별개로 동작하는 비동기 방식의 DRAM(Dynamic Random Access Memory) 및 메인 프로세서의 동작 속도를 고려하여 설계된 동기 방식의 DRAM을 포함할 수 있다. 특히, 최근의 동기 방식의 DRAM은 클록마다 하나의 데이터를 출력하는 SDR(Single Data Rate)과 클록의 시작점과 끝점마다 각각 하나의 데이터를 출력하는 DDR(Double Data Rate)로 분류될 수 있다.
일반적으로 반도체 메모리 장치들은 각각 서로 다른 방법을 사용하여 동작하고 있으므로 반도체 메모리 테스트 장치 역시 각각의 동작 방법을 지원할 수 있도록 설계된다.
종래의 반도체 메모리 테스트 장치는 피시험 메모리 장치(DUT, Device Under Test)에 테스트 데이터를 기입한 후 기입된 테스트 데이터를 다시 독출하고 기대 예상 데이터와 비교하여 기입된 데이터가 정상적으로 독출되는지 판정한다. 이 과정에서 테스트 데이터의 기입 타이밍과 독출 타이밍이 정확하게 일치하는 것은 불가능하기 때문에 일반적으로 피시험 메모리 장치로부터 독출된 테스트 데이터와 기대 예상 데이터의 위상은 같지 않다. 따라서 판정 스트로브 신호를 사용하여 피시험 메모리 장치로부터 독출된 테스트 데이터와 기대 예상 데이터를 동기화시킨다.
하지만 고속의 피시험 메모리 장치에서는 독출된 테스트 데이터의 펄스 주기가 짧아지고 반도체 메모리 테스트 장비로부터 피시험 메모리 장치로 출력되는 라인이 길어짐에 따라 판정 스트로브 신호의 사용만으로는 피시험 메모리 장치로부터 독출된 테스트 데이터와 기대 예상 데이터를 정확하게 동기화시킬 수 없다는 문제점이 있다.
이에 따라, 본 발명의 목적은 피시험 메모리 장치로부터 수신된 데이터 스트로브 신호에 응답하여 피시험 메모리 장치로부터 독출된 테스트 데이터와 기대 예상 데이터를 동기화시켜 피시험 메모리 장치의 정상 동작 여부를 판정하는 반도체 메모리 테스트 보드 및 이를 포함하는 반도체 메모리 테스트 시스템을 제공하는데 있다.
또한 본 발명의 일 목적은 피시험 메모리 장치로부터 수신된 데이터 스트로브 신호에 응답하여 피시험 메모리 장치로부터 독출된 테스트 데이터와 기대 예상 데이터를 동기화시켜 피시험 메모리 장치의 정상 동작 여부를 판정하는 반도체 메모리 테스트 방법을 제공하는데 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 메모리 테스트 보드는 제어부, 드라이버부 및 판정부를 포함한다. 상기 제어부는 제1 테스트 데이터 및 상기 제1 테스트 데이터에 상응하는 기대 예상 데이터를 생성하고, 피시험 메모리 장치에서 데이터 기입 동작 또는 데이터 독출 동작이 수행되도록 상기 피시험 메모리 장치에 명령 신호, 제1 데이터 스트로브 신호 및 제어 신호를 제공한다. 상기 드라이버부는 상기 제어부로부터 인가된 상기 제1 테스트 데이터에 기초하여 상기 피시험 메모리 장치에 기입 데이터를 제공하고, 상기 피시험 메모리 장치로부터 인가된 독출 데이터에 기초하여 제2 테스트 데이터를 생성한다. 상기 판정부는 상기 피시험 메모리 장치로부터 제2 데이터 스트로브 신호를 수신하고, 상기 제2 데이터 스트로브 신호에 응답하여 상기 기대 예상 데이터와 상기 제2 테스트 데이터를 동기화시키고, 동기화된 상기 기대 예상 데이터와 상기 제2 테스트 데이터를 비교하여 상기 피시험 메모리 장치의 정상 동작 여부를 판정한다.
실시예에 있어서, 상기 제어부는 상기 판정부에 판정 스트로브 신호를 제공하고, 상기 판정부는 제1 모드가 선택될 때 상기 판정 스트로브 신호에 응답하여 상기 기대 예상 데이터와 상기 제2 테스트 데이터를 동기화시키고, 제2 모드가 선택될 때 상기 제2 데이터 스트로브 신호에 응답하여 상기 기대 예상 데이터와 상기 제2 테스트 데이터를 동기화시킬 수 있다.
실시예에 있어서, 상기 제어부는 메모리 컨트롤러 및 타이밍 생성부를 포함할 수 있다. 상기 메모리 컨트롤러는 상기 명령 신호, 상기 제1 데이터 스트로브 신호, 상기 제1 테스트 데이터 및 상기 기대 예상 데이터를 생성한다. 상기 타이밍 생성부는 상기 제어 신호를 생성한다.
실시예에 있어서 상기 제어부 및 상기 판정부는 각각 필드 프로그래머블 게이트 어레이(field-programmable gate array, FPGA)로 구현될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 메모리 테스트 시스템은 컨트롤 컴퓨터, 메모리 테스트 보드 및 버스 인터페이스를 포함한다. 상기 컨트롤 컴퓨터는 반도체 메모리 테스트 시스템을 제어하고 작동시킨다. 상기 메모리 테스트 보드는 피시험 메모리 장치의 정상 동작 여부 를 판정한다. 상기 버스 인터페이스는 상기 컨트롤 컴퓨터와 상기 메모리 테스트 보드를 연결한다. 상기 메모리 테스트 보드는 제어부, 드라이버부 및 판정부를 포함한다. 상기 제어부는 제1 테스트 데이터 및 상기 제1 테스트 데이터에 상응하는 기대 예상 데이터를 생성하고, 상기 피시험 메모리 장치에서 데이터 기입 또는 데이터 독출 동작이 수행되도록 상기 피시험 메모리 장치에 명령 신호, 제1 데이터 스트로브 신호 및 제어 신호를 제공한다. 상기 드라이버부는 상기 제어부로부터 인가된 상기 제1 테스트 데이터에 기초하여 상기 피시험 메모리 장치에 기입 데이터를 제공하고, 상기 피시험 메모리 장치로부터 인가된 독출 데이터에 기초하여 제2 테스트 데이터를 생성한다. 상기 판정부는 상기 피시험 메모리 장치로부터 제2 데이터 스트로브 신호를 수신하고, 상기 제2 데이터 스트로브 신호에 응답하여 상기 기대 예상 데이터와 상기 제2 테스트 데이터를 동기화시키고, 상기 동기화된 기대 예상 데이터와 상기 제2 테스트 데이터를 비교하여 상기 피시험 메모리 장치의 정상 동작 여부를 판정한다.
실시예에 있어서, 상기 제어부는 상기 판정부에 판정 스트로브 신호를 제공하고, 상기 판정부는 제1 모드가 선택될 때 상기 판정 스트로브 신호에 응답하여 상기 기대 예상 데이터와 상기 제2 테스트 데이터를 동기화시키고, 제2 모드가 선택될 때 상기 제2 데이터 스트로브 신호에 응답하여 상기 기대 예상 데이터와 상기 제2 테스트 데이터를 동기화시킬 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 메모리 테스트 방법에서는 피시험 메모리 장치에 제1 테스트 데이터가 기입 된다. 상기 피시험 메모리 장치로부터 제2 테스트 데이터가 독출된다. 상기 피시험 메모리 장치로부터 제공되는 데이터 스트로브 신호에 응답하여 상기 제2 테스트 데이터와 상기 제1 테스트 데이터에 상응하는 기대 예상 데이터를 동기화시킨다. 동기화된 상기 기대 예상 데이터와 상기 제2 테스트 데이터를 비교하여 상기 피시험 메모리 장치의 정상 동작 여부를 판정한다.
본 발명에 따르면, 피시험 메모리 장치로부터 출력되는 데이터 스트로브 신호에 응답하여 피시험 메모리 장치로부터 독출된 테스트 데이터와 기대 예상 데이터를 동기화시켜 피시험 메모리 장치의 정상 동작 여부를 판정함으로써 고속의 피시험 메모리 장치를 테스트하는 경우 판정의 오류를 줄이고 정확한 판정을 하는 효과가 있어 반도체 메모리 테스트 시스템의 성능 향상을 가져온다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 메모리 테스트 보드 및 장치에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지 다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다. 각 도면에 제시된 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 테스트 보드의 구성을 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 테스트 보드(100)는 제어부(120), 드라이버부(140) 및 판정부(160)를 포함한다.
제어부(120)는 제1 테스트 데이터(TD1) 및 제1 테스트 데이터(TD1)에 상응하는 기대 예상 데이터(ED)를 생성하고, 피시험 메모리 장치(200)에서 데이터 기입 동작 또는 데이터 독출 동작이 수행되도록 피시험 메모리 장치(200)에 명령 신호(CMD), 제1 데이터 스트로브 신호(DQS1) 및 제어 신호(CTL)를 제공한다. 명령 신호(CMD) 및 제어 신호(CTL)는 드라이버부(140)로 제공될 수도 있다. 또한 제어부(120)는 피시험 메모리 장치(200), 드라이버부(140) 및 판정부(160)에 클럭 신호(CLK)를 제공한다.
명령 신호(CMD)는 피시험 메모리 장치(200) 또는 드라이버부(140)에 전송되며, 명령 신호(CMD)가 기입 명령인 경우 피시험 메모리 장치(200)에 데이터가 기입되고 명령 신호(CMD)가 독출 명령인 경우 피시험 메모리 장치(200)로부터 데이터가 독출된다. 제1 테스트 데이터(TD1)는 드라이버부(140)에 전송되고, 기대 예상 데이터(ED)는 판정부(160)에 전송된다. 일 실시예에서, 제1 테스트 데이터(TD1) 및 기대 예상 데이터(ED)는 동일한 데이터 값 및 위상값을 가질 수 있고, 상기 데이터 값은 피시험 메모리 장치(200)의 종류에 따라 미리 설정될 수 있다. 제1 데이터 스트로브 신호(DQS1)는 피시험 메모리 장치(200)의 DQS 핀에 전송된다. 제1 데이터 스트로브 신호(DQS1)는 양방향 신호로서 하나의 라인을 통해 전송된다. 제어 신호(CTL)는 피시험 메모리 장치(200)의 테스트를 제어하고, 피시험 메모리 장치(200) 또는 드라이버부(140)에 전송된다. 클럭 신호(CLK)는 피시험 메모리 장치(200), 드라이버부(140) 및 판정부(160)에 전송된다.
제어부(120)는 판정 스트로브 신호(STB)를 더 제공할 수 있다. 판정 스트로 브 신호(STB)는 판정부(160)에 전송되며 데이터의 동기화를 위해 사용될 수 있다.
제어부(120)는 메모리 컨트롤러와 타이밍 생성부를 포함하여 구현될 수 있다. 이 경우 상기 메모리 컨트롤러는 명령 신호(CMD), 제1 데이터 스트로브 신호(DQS1), 제1 테스트 데이터(TD1) 및 기대 예상 데이터(ED)를 생성하고 상기 타이밍 생성부는 제어 신호(CTL)를 생성한다. 또한 실시예에 따라서, 제어부(120)는 필드 프로그래머블 게이트 어레이(field-programmable gate array, FPGA)로 구현될 수도 있다.
드라이버부(140)는 제어부(120)로부터 인가된 제1 테스트 데이터(TD1)에 기초하여 피시험 메모리 장치(200)의 DQ 핀에 기입 데이터(DQ1)를 제공하고, 피시험 메모리 장치(200)의 상기 DQ 핀으로부터 인가된 독출 데이터(DQ2)에 기초하여 제2 테스트 데이터(TD2)를 생성한다. 제2 테스트 데이터(TD2)는 판정부(160)에 전송된다. 기입 데이터(DQ1) 및 독출 데이터(DQ2)는 양방향 신호로서 동일한 하나의 라인을 통해 전송된다.
실시예에 따라서, 드라이버부(140)는 제1 및 제2 테스트 데이터(TD1, TD2)와 기입 및 독출 데이터(DQ1, DQ2)의 전압 레벨을 비교하고 제어할 수 있다. 예를 들어, 피시험 메모리 장치(200)에서 출력되는 독출 데이터(DQ2)의 전압 레벨이 1.2V이고 판정부(160)에서 요구하는 제2 테스트 데이터(TD2)의 전압 레벨이 1.8V인 경우 드라이버부(140)는 판정부(160)의 요구에 따라 전압 레벨을 변경시킬 수 있다. 실시예에 따라서, 드라이버부(140)는 드라이버 전용 집적회로(IC)로 구현될 수도 있다.
판정부(160)는 피시험 메모리 장치(200)로부터 제2 데이터 스트로브 신호(DQS2)를 수신하고, 제2 데이터 스트로브 신호(DQS2)에 응답하여 기대 예상 데이터(ED)와 제2 테스트 데이터(TD2)를 동기화시키고 동기화된 기대 예상 데이터(ED)와 제2 테스트 데이터(TD2)를 비교하여 피시험 메모리 장치(200)의 정상 동작 여부를 판정한다. 제2 데이터 스트로브 신호(DQS1)는 양방향 신호로서 상기 제1 데이터 스트로브 신호(DQS1)가 전송되는 라인과 동일한 라인을 통해 전송된다.
실시예에 따라서, 제어부(120)가 판정 스트로브 신호(STB)를 더 제공하는 경우, 판정부(160)는 제1 모드일 때 판정 스트로브 신호(STB)에 응답하여 기대 예상 데이터(ED)와 제2 테스트 데이터를(TD2) 동기화시키고, 제2 모드일 때 제2 데이터 스트로브 신호(DQS2)에 응답하여 기대 예상 데이터(ED)와 제2 테스트 데이터(TD2)를 동기화시킬 수 있다. 상기 제1 모드 및 상기 제2 모드는 사용자에 의해 선택될 수 있으며, 상기와 같은 모드 선택을 통해 피시험 메모리 장치(200)의 테스트가 용이할 수 있다. 판정 스트로브 신호(STB) 또는 제2 데이터 스트로브 신호(DQS2)에 응답하여 동기화를 수행하는 과정은 도 3 및 도 4를 참조하여 후술하도록 한다. 또한 실시예에 따라서, 판정부(160)에는 상기 제1 모드와 상기 제2 모드를 선택하는 모드 선택부가 포함될 수 있으며, 판정부(160)는 FPGA로 구현될 수도 있다.
도시하지는 않았지만, 반도체 메모리 테스트 보드(100)에는 피시험 메모리 장치(200)의 장착을 위한 하나 이상의 소켓이 구비될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 테스트 시스템을 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 테스트 시스템(700)은 메모리 테스트 보드(100), 버스 인터페이스(300) 및 컨트롤 컴퓨터(500)를 포함한다.
메모리 테스트 보드(100)는 피시험 메모리 장치(200)의 정상 동작 여부를 판정한다. 메모리 테스트 보드(100)에 대한 구조 및 동작에 대해서는 도 1을 참조하여 설명한 바와 같다.
컨트롤 컴퓨터(500)는 반도체 메모리 테스트 시스템(700)을 제어하고 작동시킨다. 예를 들어, 반도체 메모리 테스트 시스템(700)의 구동 시작 및 종료, 피시험 메모리 장치(200)의 선택, 피시험 메모리 장치(200)의 오동작 발생 시 경고음 발생 및 테스트 중지 등의 기능을 수행할 수 있다. 실시예에 따라서, 컨트롤 컴퓨터(500)는 반도체 메모리 테스트 시스템(700)의 내부에 장착될 수도 있고, 외부에 장착될 수도 있다.
버스 인터페이스(300)는 메모리 테스트 보드(100)와 컨트롤 컴퓨터(500)를 연결한다. 또한 도시하지는 않았지만, 반도체 메모리 테스트 보드(100) 또는 반도체 메모리 테스트 시스템(700)에는 피시험 메모리 장치(200)의 장착을 위한 하나 이상의 소켓이 구비될 수 있다.
도 3은 도 1의 반도체 메모리 테스트 보드 및 도 2의 반도체 메모리 테스트 시스템에서 판정 스트로브 신호에 응답하여 기대 예상 데이터와 피시험 메모리 장치로부터 독출한 데이터를 동기화시키는 제1 모드를 설명하기 위한 신호들의 파형도이다.
명령 신호(CMD)가 기입 명령인 경우 클럭 신호(CLK)와 제어 신호(CTL)에 따 라 피시험 메모리 장치(200)에 기입 데이터(WRITE DATA)가 기입된다. 시간 t2에서 기입 데이터(WRITE DATA)와 동일한 데이터 값을 가지는 기대 예상 데이터(EXP DATA)가 제공된다. 명령 신호(CMD)가 독출 명령인 경우 클럭 신호(CLK)와 제어 신호(CTL)에 따라 시간 t1에서 피시험 메모리 장치(200)로부터 독출 데이터(READ DATA)가 제공된다. 일반적으로, 기대 예상 데이터(EXP DATA)가 제공되는 시간 t2와 독출 데이터(READ DATA)가 제공되는 시간 t1이 서로 다르기 때문에 판정 스트로브 신호(STB)에 응답하여 기대 예상 데이터(EXP DATA)와 독출 데이터(READ DATA)를 동기화시킨다. 도 3에 도시된 바와 같이, 판정 스트로브 신호(STB)를 이동시켜 독출 데이터(READ DATA)와 동기화시킨 후 이동된 판정 스트로브 신호(STB'')에 동기된 독출 데이터(READ DATA)를 기대 예상 데이터(EXP DATA)와 동기화시킨다.
하지만 피시험 메모리 장치(200)가 고속으로 동작하는 경우 독출 데이터(READ DATA)의 펄스 주기가 짧아지고, 반도체 메모리 테스트 보드(100) 및 반도체 메모리 테스트 시스템(700)으로부터 피시험 메모리 장치(200)로 출력되는 라인이 길어지기 때문에 판정 스트로브 신호(STB)의 조정만으로는 독출 데이터(READ DATA)와 기대 예상 데이터(EXP DATA)를 정확하게 동기화되지 않을 수 있다.
도 4는 도 1의 반도체 메모리 테스트 보드 및 도 2의 반도체 메모리 테스트 시스템에서 피시험 메모리 장치로부터 수신된 제2 데이터 스트로브 신호에 응답하여 기대 예상 데이터와 피시험 메모리 장치로부터 독출한 데이터를 동기화시키는 제2 모드를 설명하기 위한 신호들의 파형도이다.
도 4의 파형도는 피시험 메모리 장치(200)로부터 제공되는 제2 데이터 스트 로브 신호(DQS2)에 응답하여 동기화시키는 점을 제외하면 도 3의 파형도와 차이가 없다. 피시험 메모리 장치(200)로부터 제공되는 제2 데이터 스트로브 신호(DQS2)는 독출 데이터(READ DATA)와 동시에 발생하기 때문에 동기화시키기 위해 도 3에 도시된 판정 스트로브 신호(STB)를 이동시키는 만큼 이동시킬 필요가 없다. 즉, 반도체 메모리 테스트 보드(100) 및 반도체 메모리 테스트 시스템(700)으로부터 피시험 메모리 장치(200)로 출력되는 라인의 길이에 대한 보상이 해결되어, 단지 아주 적은 양의 이동에 의해 동기화가 가능하다. 따라서 피시험 메모리 장치(200)가 고속으로 동작하는 경우에도 독출 데이터(READ DATA)와 기대 예상 데이터(EXP DATA)를 정확하게 동기화시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 테스트 방법을 순차적으로 나타내는 흐름도이다.
도 5를 참조하면, 단계 (S110)에서, 피시험 메모리 장치에 제1 테스트 데이터가 기입된다. 상기 제1 테스트 데이터는 상기 피시험 메모리 장치에 따라 미리 설정되어 있다.
단계 (S120)에서, 상기 피시험 메모리 장치로부터 제2 테스트 데이터가 독출된다. 상기 피시험 메모리 장치에 데이터가 기입되거나 독출되는 단계는 클럭 신호 및 피시험 메모리 장치의 테스트를 제어하는 제어 신호에 따라 진행될 수 있다.
단계 (S130)에서, 상기 피시험 메모리 장치로부터 제공되는 DQS 신호에 응답하여 상기 제2 테스트 데이터와 상기 피시험 메모리 장치에 따라 미리 설정된 기대 예상 데이터를 동기화시킨다. 상기 피시험 메모리 장치로부터 제공되는 상기 DQS 신호는 상기 제2 테스트 데이터와 동시에 발생하기 때문에 도 3에 도시된 판정 스트로브 신호를 이동시키는 만큼 이동시킬 필요가 없다. 단지 아주 적은 양의 이동에 의해 동기화가 가능하고, 따라서 상기 피시험 메모리 장치가 고속으로 동작하는 경우에도 상기 제2 테스트 데이터와 상기 기대 예상 데이터를 정확하게 동기화시킬 수 있다.
단계 (S140)에서, 상기 동기화된 기대 예상 데이터와 상기 제2 테스트 데이터를 비교하여 상기 피시험 메모리 장치의 정상 동작 여부를 판정한다.
본 발명의 실시예들에 따르면, 피시험 메모리 장치로부터 출력되는 데이터 스트로브 신호에 응답하여 피시험 메모리 장치로부터 독출된 테스트 데이터와 기대 예상 데이터를 동기화시켜 피시험 메모리 장치의 정상 동작 여부를 판정함으로써 고속의 피시험 메모리 장치를 테스트하는 경우 판정의 오류를 줄이고 정확한 판정을 하는 효과가 있어 반도체 메모리 테스트 시스템의 성능 향상을 가져오며, 모바일 DRAM과 같은 메모리 속도가 증가되고 데이터 출력시간이 일정하지 않은 메모리의 테스트에 활용할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 테스트 보드의 구성을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 테스트 시스템을 나타내는 블록도이다.
도 3은 도 1의 반도체 메모리 테스트 보드 및 도 2의 반도체 메모리 테스트 시스템에서 판정 스트로브 신호에 응답하여 기대 예상 데이터와 피시험 메모리 장치로부터 독출한 데이터를 동기화시키는 제1 모드를 설명하기 위한 신호들의 파형도이다.
도 4는 도 1의 반도체 메모리 테스트 보드 및 도 2의 반도체 메모리 테스트 시스템에서 피시험 메모리 장치로부터 수신된 제2 데이터 스트로브 신호에 응답하여 기대 예상 데이터와 피시험 메모리 장치로부터 독출한 데이터를 동기화시키는 제2 모드를 설명하기 위한 신호들의 파형도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 테스트 방법을 순차적으로 나타내는 흐름도이다.

Claims (7)

  1. 반도체 메모리 테스트 보드에 있어서,
    제1 테스트 데이터 및 상기 제1 테스트 데이터에 상응하는 기대 예상 데이터를 생성하고, 피시험 메모리 장치에서 데이터 기입 동작 또는 데이터 독출 동작이 수행되도록 상기 피시험 메모리 장치에 명령 신호, 제1 데이터 스트로브 신호 및 제어 신호를 제공하는 제어부;
    상기 제어부로부터 인가된 상기 제1 테스트 데이터에 기초하여 상기 피시험 메모리 장치에 기입 데이터를 제공하고, 상기 피시험 메모리 장치로부터 인가된 독출 데이터에 기초하여 제2 테스트 데이터를 생성하는 드라이버부; 및
    상기 피시험 메모리 장치로부터 상기 독출 데이터와 동시에 발생되는 제2 데이터 스트로브 신호를 직접 수신하고, 상기 제2 데이터 스트로브 신호에 응답하여 상기 기대 예상 데이터와 상기 제2 테스트 데이터를 동기화시키고, 동기화된 상기 기대 예상 데이터와 상기 제2 테스트 데이터를 비교하여 상기 피시험 메모리 장치의 정상 동작 여부를 판정하는 판정부를 포함하며,
    상기 제어부는 상기 판정부에 상기 독출 데이터보다 먼저 발생되는 판정 스트로브 신호를 제공하고,
    상기 판정부는 상기 반도체 메모리 테스트 보드의 내부에서 생성되는 상기 판정 스트로브 신호에 응답하여 동기화를 수행하는 제1 모드 및 상기 반도체 메모리 테스트 보드의 외부에서 제공되는 상기 제2 데이터 스트로브 신호에 응답하여 동기화를 수행하는 제2 모드 중 하나를 선택하는 모드 선택부를 포함하고,
    상기 판정부는 상기 제1 모드가 선택될 때 상기 판정 스트로브 신호를 이동시켜 상기 기대 예상 데이터와 상기 제2 테스트 데이터를 동기화시키고, 상기 제2 모드가 선택될 때 상기 제2 데이터 스트로브 신호에 응답하여 상기 기대 예상 데이터와 상기 제2 테스트 데이터를 동기화시키는 반도체 메모리 테스트 보드.
  2. 삭제
  3. 제1항에 있어서, 상기 제어부는,
    상기 명령 신호, 상기 제1 데이터 스트로브 신호, 상기 제1 테스트 데이터 및 상기 기대 예상 데이터를 생성하는 메모리 컨트롤러; 및
    상기 제어 신호를 생성하는 타이밍 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 테스트 보드.
  4. 제1항에 있어서, 상기 제어부 및 상기 판정부는 각각 필드 프로그래머블 게이트 어레이(field-programmable gate array, FPGA)로 구현된 것을 특징으로 하는 반도체 메모리 테스트 보드.
  5. 반도체 메모리 테스트 시스템을 제어하고 작동시키는 컨트롤 컴퓨터;
    피시험 메모리 장치의 정상 동작 여부를 판정하는 메모리 테스트 보드; 및
    상기 컨트롤 컴퓨터와 상기 메모리 테스트 보드를 연결하는 버스 인터페이스를 포함하며, 상기 메모리 테스트 보드는,
    제1 테스트 데이터 및 상기 제1 테스트 데이터에 상응하는 기대 예상 데이터를 생성하고, 상기 피시험 메모리 장치에서 데이터 기입 또는 데이터 독출 동작이 수행되도록 상기 피시험 메모리 장치에 명령 신호, 제1 데이터 스트로브 신호 및 제어 신호를 제공하는 제어부;
    상기 제어부로부터 인가된 상기 제1 테스트 데이터에 기초하여 상기 피시험 메모리 장치에 기입 데이터를 제공하고, 상기 피시험 메모리 장치로부터 인가된 독출 데이터에 기초하여 제2 테스트 데이터를 생성하는 드라이버부; 및
    상기 피시험 메모리 장치로부터 상기 독출 데이터와 동시에 발생되는 제2 데이터 스트로브 신호를 직접 수신하고, 상기 제2 데이터 스트로브 신호에 응답하여 상기 기대 예상 데이터와 상기 제2 테스트 데이터를 동기화시키고, 상기 동기화된 기대 예상 데이터와 상기 제2 테스트 데이터를 비교하여 상기 피시험 메모리 장치의 정상 동작 여부를 판정하는 판정부를 포함하며,
    상기 제어부는 상기 판정부에 상기 독출 데이터보다 먼저 발생되는 판정 스트로브 신호를 제공하고,
    상기 판정부는 상기 반도체 메모리 테스트 보드의 내부에서 생성되는 상기 판정 스트로브 신호에 응답하여 동기화를 수행하는 제1 모드 및 상기 반도체 메모리 테스트 보드의 외부에서 제공되는 상기 제2 데이터 스트로브 신호에 응답하여 동기화를 수행하는 제2 모드 중 하나를 선택하는 모드 선택부를 포함하고,
    상기 판정부는 상기 제1 모드가 선택될 때 상기 판정 스트로브 신호를 이동시켜 상기 기대 예상 데이터와 상기 제2 테스트 데이터를 동기화시키고, 상기 제2 모드가 선택될 때 상기 제2 데이터 스트로브 신호에 응답하여 상기 기대 예상 데이터와 상기 제2 테스트 데이터를 동기화시키는 반도체 메모리 테스트 시스템.
  6. 삭제
  7. 삭제
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