TW201503123A

TW201503123A - 半導體裝置

Info

Publication number: TW201503123A
Application number: TW103105213A
Authority: TW
Inventors: Kyoichi Nagata
Original assignee: Ps4 Luxco Sarl
Priority date: 2013-02-19
Filing date: 2014-02-18
Publication date: 2015-01-16
Also published as: WO2014129386A1

Abstract

即使在待命時DLL電路停止的情形下，仍能使得指令FIFO電路正常動作。具備：根據輸入點訊號IN0~IN3閂鎖內部指令COMIN，且根據輸出點訊號OUT0~OUT3輸出內部指令COMOUT的點移位電路110；和輸入點訊號IN0活性化之後，根據直至輸出點訊號OUT0活性化的時間而生成計數值CNT的位相差判定電路150；和根據計數值CNT切換輸入點訊號IN0~IN3與輸出點訊號OUT0~OUT3之關係的位相差設定電路160。若藉由本發明，在待命時可停止生成輸出點訊號OUT0~OUT3所用的DLL電路的動作，就能達到減低消耗電流。

Description

半導體裝置

本發明是有關半導體裝置，尤其是有關於具備一種根據已設定的潛時(latency)在時間內輸出指令的指令FIFO電路的半導體裝置。

代表同步DRAM(Synchronous Dynamic Random Access Memory：同步動態隨機存取記憶體)的同步式記憶體，被廣泛應用在個人電腦的主記憶體等。同步式記憶體，因與由控制器供給的時脈訊號同步，輸出、輸入資料，使用更高速的時脈訊號，藉此就能提高資料傳輸速率。

但是，即使在同步DRAM，DRAM核心全是模擬動作，必須將極微弱的電荷藉由感測動作進行放大。因此，發出讀出指令之後，無法縮短直至輸出最先的資料的時間，讀出指令發出之後，經過既定的延遲時間之後，與外部時脈同步，輸出最先的資料。

該延遲時間一般稱為「CAS潛時」，設定成時脈周期的整數倍。例如：CAS潛時為5(CL=5)的話，與外部時脈同步取得讀出指令之後，與5周期後的外部時脈同步，輸出最先的資料。計算此種的潛時的計數器，稱為「指令FIFO電路」。

從指令FIFO電路輸出的內部指令，必須與讀出資料的輸出時間同步。因此，作為控制內部指令的輸出時間的訊號，必須使用規定讀出資料的輸出時間的輸出用的內部時脈訊號(LCLK)。但是，輸入到指令FIFO電路的內部時脈訊號，並未與輸出用的內部時脈訊號(LCLK)同步，而是與緩衝外部時脈訊號藉此所得到的內部時脈訊號(PCLK)同步。因此，指令FIFO電路，也會達到使內部指令轉換為不同的內部時脈訊號(PCLK→LCLK)的作用。

作為指令FIFO電路，據知有專利文獻1記載的點移位電路。點移位電路，是根據輸入點訊號來閂鎖內部指令，將已閂鎖的內部指令根據輸出點訊號而輸出的電路。作為指令FIFO電路使用點移位電路的情形下，計算的潛時數值，是因輸入點訊號與輸出點訊號的位相差而定義。

如上述，輸出點訊號必須與輸出用的內部時脈訊號(LCLK)同步，無法藉由該位相進位而生成輸入點訊號。因此，習知，藉由延遲輸出點訊號的位相而生成輸入點訊號。

〔先行技術文獻〕〔專利文獻〕

[專利文獻1]日本特開第2008-47267號公報

但是，藉由延遲輸出點訊號的位相而生成輸入點訊號的方式，具有待命時難以令輸出用的內部時脈訊號(LCLK)停止的問題。此乃因一旦在待命時令輸出用的內部時脈訊號(LCLK)停止的話，必須應答讀出指令和ODT(On-Die Termination)指令的發出，再開始生成輸出用的內部時脈訊號(LCLK)，直至生成輸入點訊號，很浪費時間。因此，具有輸入點訊號趕不上讀出指令和ODT指令到達指令FIFO電路的時間。

為了解決此問題，考慮延遲輸出點訊號的位相而非生成輸入點訊號，根據其他的內部時脈訊號(PCLK)而生成輸入點訊號的方法。此情形下，雖必須將輸入點訊號與輸出點訊號的關係根據潛時而正確產生關聯，但如果在待命時停止輸出用的內部時脈訊號(LCLK)的話，輸入點訊號與輸出點訊號的關聯也會被重置。因此，在習知的半導體裝置中，難以根據其他內部時脈訊號(PCLK)而生成輸入點訊號。

藉由本發明的半導體裝置，其特徵為：具備：根據排他性使其活性化的複數個輸入點訊號而閂鎖內部指令，將已閂鎖的前述內部指令根據排他性使其活性化的複數個輸出點訊號而輸出的點移位電路；和前述複數個輸入點訊號的任一個活性化之後，直至根據前述複數個輸出點訊號的任一個活性化的時間而生成判定訊號的位相差判定電路；和根據前述判定訊號，切換前述複數個輸入點訊號與前述複數個輸出點訊號之關係的位相差設定電路。

在本發明中，判定輸入點訊號與輸出點訊號的位相差，根據其結果切換輸入點訊號與輸出點訊號之關係，即使在暫時停止生成輸出點訊號的情形下，再開始後兩者關係正確就能再生。藉此，於待命時可令輸出用的內部時脈訊號停止(LCLK)，就能達到減低消耗電流。

10‧‧‧半導體裝置

11‧‧‧記憶胞陣列

12‧‧‧行解碼器

13‧‧‧列解碼器

14‧‧‧模式暫存器

15‧‧‧資料FIFO電路

16‧‧‧資料輸出入電路

21‧‧‧位址端子

22‧‧‧指令端子

23‧‧‧時脈端子

24‧‧‧資料端子

25、26‧‧‧電源端子

31‧‧‧位址輸入電路

32‧‧‧位址閂鎖電路

33‧‧‧指令輸入電路

34‧‧‧指令解碼電路

35‧‧‧時脈輸入電路

36‧‧‧DLL電路

37‧‧‧時序產生器

38‧‧‧潛時計數器

39‧‧‧內部電源產生電路

100、100a‧‧‧指令FIFO電路

110‧‧‧點移位電路

120、130、130a‧‧‧點訊號生成電路

140‧‧‧延時電路

150~153、150a‧‧‧位相差判定電路

154‧‧‧選擇電路

160、160a、161‧‧‧位相差設定電路

162‧‧‧開關電路

CNT、CNT1~CNT3‧‧‧計數值

COMIN、COMOUT‧‧‧內部指令

DLY‧‧‧延時元件

IN0~IN3、PIN‧‧‧輸入點訊號

L0~L3‧‧‧閂鎖電路

OUT0~OUT3、POUT‧‧‧輸出點訊號

PCLK、LCLK‧‧‧內部時脈訊號

RSTIN、RSTOUT‧‧‧重置訊號

SEL‧‧‧選擇訊號

START‧‧‧啟動訊號

STBY‧‧‧待命訊號

第1圖是表示本發明之最佳實施形態的半導體裝置10之全體構成的方塊圖。

第2圖是表示本發明之第1實施形態的指令FIFO電路100的構成的方塊圖。

第3圖是點移位電路110的電路圖。

第4圖是說明點移位電路110的動作的時序圖。

第5圖是說明計數值CNT為「0」時的指令FIFO電路100的動作的時序圖。

第6圖是說明計數值CNT為「1」時的指令FIFO電路100的動作的時序圖。

第7圖是說明計數值CNT為「2」時的指令FIFO電路100的動作的時序圖。

第8圖是說明計數值CNT為「3」時的指令FIFO電路100的動作的時序圖。

第9圖是說明位相差判定電路150的正確計算動作變難的狀況的時序圖。

第10圖是表示本發明之第2實施形態的位相差判定電路150a的構成的方塊圖。

第11圖是說明選擇電路154之動作的表。

第12圖是表示本發明之第2實施形態的位相差設定電路160a的構成的方塊圖。

第13圖是本發明之第3實施形態的指令FIFO電路100a的電路圖。

以下，一面參照所附圖面、一面針對本發明之最佳實施形態做詳細說明。

本實施形態的半導體裝置10是集積在單一的半導體晶片的DRAM，具有記憶胞陣列11。記憶胞陣列11具備：複數個字元線WL與複數個位元線BL，具有在該些交點配置著記憶胞MC的構成。字元線WL的選擇是藉由行解碼器12進行，位元線BL的選擇是藉由列解碼器13進行。

如第1圖所示，在半導體裝置10設有作為外部端子的位址端子21、指令端子22、時脈端子23、資料端子24及電源端子25、26。

位址端子21，是從外部輸入位址訊號ADD的端子。輸入到位址端子21的位址訊號ADD，是經由位址輸入電路31供給到位址閂鎖電路32，閂鎖在位址閂鎖電路32。閂鎖在位址閂鎖電路32的位址訊號ADD，是供給到行解碼器12、列解碼器13或模式暫存器14。模式暫存器14，是設定表示半導體裝置10之動作模式的參數的電路。

指令端子22，是從外部輸入指令訊號CMD的端子。指令訊號CMD是由：行位址選通訊號/RAS、列位址選通訊號/CAS、寫入允許訊號/WE等的複數個訊號所成。在此，在訊號名稱的前頭附上斜線(/)，是為所對應的訊號的反轉訊號，或該訊號為低啟動等的訊號之意。輸入到指令端子22的指令訊號CMD，是經由指令輸入電路33供給到指令解碼電路34。指令解碼電路34，是藉由將指令訊號CMD進行解碼而生成各種內部指令的電路。作為內部指令，具有：啟動訊號IACT、列訊號ICOL、模式暫存設定訊號MRS、待命訊號STBY等。

啟動訊號IACT，是在表示指令訊號CMD為行存取(啟動指令)的情形下被活性化的訊號。一旦啟動訊號IACT產生活性化，閂鎖在位址閂鎖電路32的位址訊號ADD就會供給到行解碼器12。藉此，選擇藉由該位址訊號ADD指定的字元線WL。

列訊號ICOL，是在表示指令訊號CMD為列存取(讀出指令或寫入指令)的情形下被活性化的訊號。一旦內部列訊號ICOL產生活性化，閂鎖在位址閂鎖電路32的位址訊號ADD會經由潛時計數器38供給到列解碼器13。藉此，選擇藉由該位址訊號ADD指定的位元線BL。潛時計數器38，是將先行發出的指令訊號CMD及位址訊號ADD延遲到本來發出時間的電路，其延遲量，是因設定於模式暫存器14的附加延遲(Additive Latency)AL而定義。由潛時計數器38輸出的內部指令COMIN，除了列解碼器13之外，都供給到指令FIFO電路100。

因而，啟動指令及寫入指令按此順序輸入，並且與該些同步而輸入行位址及列位址的話，讀出資料會從藉由該些行位址及列位址而指定的記憶胞MC被讀出。讀出資料DQ，經由資料FIFO電路15及資料輸出入電路16，從資料端子24輸出到外部。一方面，啟動指令及寫入指令按此順序輸入，並且與該些同步而輸入行位址及列位址，然後，若將寫入資料DQ輸入到資料端子24的話，寫入資料DQ會經由資料輸出入電路16及資料FIFO 電路15供給到記憶胞陣列11，寫入到藉由行位址及列位址所指定的記憶胞MC。資料FIFO電路15的動作受到內部指令COMOUT控制。而且，資料輸出入電路16的動作，與內部時脈訊號LCLK同步進行。

模式暫存設定訊號MRS，是在表示指令訊號CMD為模式暫存指令的情形下被活性化的訊號。因而，輸入模式暫存設定指令，並且與此同步從位址端子21輸入模式訊號的話，就能重寫模式暫存器14的設定值。

作為模式暫存器14的設定值，除了上述的附加延遲AL之外，還有CAS潛時CL。CAS潛時CL，是指從讀出指令的本來發出時間至最初的讀出資料DQ被輸出的時脈周期數。表示CAS潛時之值的訊號CL，是供給到指令FIFO電路100。

待命訊號STBY，是在表示指令訊號CMD為待命指令的情形下被活性化的訊號。一旦待命訊號STBY被活性化，DLL電路36等等的動作會停止，藉此就能削減半導體裝置10的消耗電流。

時脈端子23，是輸入外部時脈訊號CK、/CK的端子。外部時脈訊號CK與外部時脈訊號/CK是互補的訊號，皆供給到時脈輸入電路35。時脈輸入電路35，是根據外部時脈訊號CK、/CK，生成內部時脈訊號PCLK。內部時脈訊號PCLK，供給到時序產生器37，藉此生成各種內部時脈訊號ICLK。藉由時序產生器37生成的各種內部時脈訊號ICLK，會供給到位址閂鎖電路32和指令解碼電路34等的電路塊，規定該些電路塊的動作時間。

內部時脈訊號PCLK，都供給到DLL電路36。DLL電路36，是根據內部時脈訊號PCLK生成被位相控制的內部時脈訊號LCLK的電路。如上述，內部時脈訊號LCLK會供給到資料輸出入電路16。藉此，讀出資料DQ會變成與內部時脈訊號LCLK同步而輸出。內部時脈訊號PCLK、LCLK，都供給到指令FIFO電路100。如上述，DLL電路36是應答待命訊號STBY而停止動作。然後，一旦發出讀出指令、寫入指令或ODT指令，DLL電路36就會再開始動作。

電源端子25，是供給電源電位VDD、VSS的端子。供給到電源端子25的電源電位VDD、VSS會供給到內部電源產生電路39。內部電源產生電路39，是根據電源電位VDD、VSS產生各種的內部電位VPP、VARY、VBLP、VOD、VPERI等等。內部電位VPP主要是在行解碼器12使用的電位，內部電位VARY、VBLP、VOD主要是在記憶胞陣列11使用的電位，內部電位VPERI是在其他許多的電路塊使用的電位。

電源端子26，是供給電源電位VDDQ、VSSQ的端子。供給到電源端子26的電源電位VDDQ、VSSQ會供給到資料輸出入電路16。電源電位VDDQ、VSSQ雖是分別與供給到電源端子25的電源電位VDD、VSS相同的電位，但有關像是因資料輸出入電路16而產生的電源雜訊不會傳輸到其他電路塊的資料輸出入電路16，是使用專用的電源電位VDDQ、VSSQ。

如第2圖所示，指令FIFO電路100，具備：接受由第1圖所示的潛時計數器38輸出的內部指令COMIN，將該指令根據CAS潛時之值(CL)而延遲，藉此生成內部指令COMOUT的點移位電路110。點移位電路110的內部指令COMIN的閂鎖，是根據輸入點訊號PIN進行，來自點移位電路110的內部指令COMOUT的輸出，是根據輸出點訊號POUT進行。

輸入點訊號PIN，是由輸入點訊號IN0~IN3所成，且藉由點訊號生成電路120而生成。點訊號生成電路120，藉由將內部時脈訊號PCLK分成4周期，生成位相互異的輸入點訊號IN0~IN3。而且，輸出點訊號POUT，是由輸出點訊號OUT0~OUT3所成，藉由點訊號生成電路130而生成。點訊號生成電路130，是藉由將內部時脈訊號LCLK分成4周期，生成位相互異的輸出點訊號OUT0~OUT3。

第3圖是點移位電路110的電路圖。

如第3圖所示，點移位電路110是由四個閂鎖電路L0~L3所成。對該些閂鎖電路L0~L3共同供給內部指令COMIN，應答各別對應的輸入點訊號IN0~IN3的活性化而閂鎖內部指令COMIN。閂鎖於各閂鎖電路L0~L3的內部指令，是應答各別對應的輸出點訊號OUT0~ OUT3的活性化，作為內部指令COMOUT而輸出。內部指令COMOUT，供給到第1圖所示的資料FIFO電路15，作為讀出資料的輸出時間、寫入資料的輸入時間，進而作為規定ODT動作的動作時間等的時間訊號使用。

第4圖是說明點移位電路110的動作的時序圖。

如第4圖所示，1時脈周期=tCK內部時脈訊號PCLK，是藉由點訊號生成電路120分成4周期，生成四個輸入點訊號IN0~IN3。輸入點訊號IN0~IN3的周期為4tCK，該些位相是每1tCK互相移位。同樣的，1時脈周期=tCK內部時脈訊號LCLK，是藉由點訊號生成電路130分成4周期，生成四個輸出點訊號OUT0~OUT3。輸出點訊號OUT0~OUT3的周期為4tCK，該些位相是每1tCK互相移位。

而且，例如在輸入點訊號IN0活性化的時刻t1供給到點移位電路110的內部指令COMIN，在時刻t1取入到閂鎖電路L0。而且，一旦輸出點訊號OUT0在時刻t2活性化，就會作為內部指令COMOUT由點移位電路110被輸出。因而，內部指令COMIN與內部指令COMOUT的時間差，是因時刻t1至時刻t2的期間T而定義。相關的期間T，對應於CAS潛時之值CL。

而且，因為時刻t1是同步於內部時脈訊號PCLK的時間，時刻t2是同步於內部時脈訊號LCLK的時間，所以時脈訊號的轉換(PCLK→LCLK)也會實現。

如此一來，點移位電路110，對應於CAS潛時之值CL，使內部指令COMIN僅延遲期間T，藉此生成內部指令COMOUT。對應於CAS潛時之值CL的期間T的設定，是藉由第2圖所示的延時電路140進行。延時電路140，是接受輸出點訊號OUT0，將此對應於CAS潛時之值CL而延遲，藉此生成重置訊號RSTIN的電路。重置訊號RSTIN被輸入到點訊號生成電路120，此一旦活性化，點訊號生成電路120就會重置。總之就是，點訊號生成電路120，使重置訊號RSTIN活性化之後，與內部時脈訊號PCLK的下一個上升沿同步，生成輸入點訊號IN0。然後，與內部時脈訊號PCLK同步，按IN1、IN2、IN3的順序生成輸入點訊號。藉由相關的動作，可將輸入點訊號IN0與輸出點訊號OUT0的位相差(T)，對應於CAS潛時之值CL進行控制。

尚且，利用延時電路140的重置訊號RSTIN的生成，輸出點訊號OUT0不必每次進行活性化，通電後，DLL電路36被鎖定之後，只進行一次。而且，對應於晶片溫度和內部電壓的變化等，在DLL電路36再度將內部時脈訊號LCLK鎖定的情形下，也可再度進行重置訊號RSTIN的生成。並且，在藉由待命訊號STBY暫停DLL電路36的動作的情形下，藉由DLL電路36的動作再開啟，而使內部時脈訊號LCLK再度鎖定之後，也可改為進行重置訊號RSTIN的生成。

進而，如第2圖所示，在指令FIFO電路100 包含位相差判定電路150及位相差設定電路160。

位相差判定電路150，接受輸入點訊號IN0及輸出點訊號OUT0~OUT3，應答啟動訊號START來判定輸入點訊號IN0與輸出點訊號OUT0的位相差。具體上，應答啟動訊號START，在輸入點訊號IN0活性化後，直至輸出點訊號OUT0活性化的期間T計算其他的輸出點訊號OUT1~OUT3進行幾次活性化，將該計數值CNT(判定訊號)輸出到位相差設定電路160。因而，計數值CNT為0~3的值。在第4圖所示的例示中，因輸入點訊號IN0在時刻t1活性化後，直至輸出點訊號OUT0在時刻t2活性化的期間，輸出點訊號OUT2、OUT3活性化，故計數值CNT為「2」。啟動訊號START，是每當DLL電路36藉由電源投入時和重置指令之發出等，被重置活性化的內部訊號。

位相差設定電路160，是接受計數值CNT、輸入點訊號IN0~IN3及內部指令COMIN，根據該些而生成重置訊號RSTOUT的電路。重置訊號RSTOUT被輸入到點訊號生成電路130，此一旦活性化，點訊號生成電路130就會重置。總之就是，點訊號生成電路130，使重置訊號RSTOUT活性化之後，與內部時脈訊號LCLK的下一個上升沿同步，生成輸出點訊號OUT0。然後，與內部時脈訊號LCLK同步，按OUT1、OUT2、OUT3的順序生成輸出點訊號。

位相差設定電路160生成重置訊號RSTOUT 的時間，是根據計數值CNT而選擇。具體上，計數值CNT=i(0~3)的情形下，應答輸入點訊號INi的活性化而生成重置訊號RSTOUT。因而，如第4圖所示的例示，只要計數值CNT為「2」，如虛線R所示，應答輸入點訊號IN2的活性化而生成重置訊號RSTOUT，藉此重置點訊號生成電路130。位相差設定電路160的動作，與內部指令COMIN同步實行。

第5圖~第8圖是說明各個計數值CNT=0~3時的指令FIFO電路100的動作的時序圖。

如第5圖所示，一旦內部指令COMIN在計數值CNT=0的情形下活性化，輸入點訊號IN0活性化之後，輸出點訊號OUT0~OUT3會依此順序活性化。藉此，輸入點訊號IN0與輸出點訊號OUT0的位相差(T)為不滿1tCK。

如第6圖所示，一旦內部指令COMIN在計數值CNT=1的情形下活性化，輸入點訊號IN1活性化之後，輸出點訊號OUT0~OUT3會依此順序活性化。藉此，輸入點訊號IN1與輸出點訊號OUT1的位相差(T)為1tCK以上、不滿2tCK。

如第7圖所示，一旦內部指令COMIN在計數值CNT=2的情形下活性化，輸入點訊號IN2活性化之後，輸出點訊號OUT0~OUT3會依此順序活性化。藉此，輸入點訊號IN2與輸出點訊號OUT2的位相差(T)為2tCK以上、不滿3tCK。

如第8圖所示，一旦內部指令COMIN在計數值CNT=3的情形下活性化，輸入點訊號IN3活性化之後，輸出點訊號OUT0~OUT3會依此順序活性化。藉此，輸入點訊號IN3與輸出點訊號OUT3的位相差(T)為3tCK以上、不滿4tCK。

藉由此類的動作，就可將利用位相差判定電路150被檢出的位相差，利用位相差設定電路160而再生。

以上為指令FIFO電路100的電路構成及其動作。如此一來，在本實施形態中，因在指令FIFO電路100設有位相差判定電路150，所以與內部時脈訊號PCLK同步的輸入點訊號IN0~IN3和同步於內部時脈訊號LCLK的輸出點訊號OUT0~OUT3的位相差就很容易判定。而且，將所得到的判定結果的計數值CNT輸入到位相差設定電路160，藉此發出內部指令COMIN之後，就能立刻再生該位相差。

藉此，即使停止DLL電路36的情形下，不用等到再度開始DLL電路36的動作，就能立刻生成輸入點訊號IN0~IN3。因此，在待命時可停止DLL電路36的動作，且能削減消耗電流。

接著，針對本發明的第2實施形態做說明。

第9圖是說明位相差判定電路150的正確計算動作變困難的狀況的時序圖。在第9圖所示的狀況，輸入點訊號IN0的上升沿與輸出點訊號OUT1的上升沿為大致重疊的狀態。產生這類的亞穩狀態的情形下，一旦與啟動訊號START的活性化同步進行計算動作的話，是否計算輸出點訊號OUT1的上升沿並不明確。因而，所得到的計數值CNT為「2」或「3」，因此無法得到正確的計數值CNT。本實施形態，其特徵點為在指令FIFO電路100追加用來回避此類的亞穩狀態的電路。

第10圖是表示本實施形態的位相差判定電路150a的構成的方塊圖。

如第10圖所示，本實施形態的位相差判定電路150a，包含三個位相差判定電路151~153。雖然該些三個位相差判定電路151~153皆具有與第1實施形態的位相差判定電路150相同的電路構成，但各個輸入點訊號IN0被輸入的時間上設有時間差。具體上，對依然將輸入點訊號IN0輸入到位相差判定電路151而言，經由一個延時元件DLY而將輸入點訊號IN0輸入到位相差判定電路152，且經由二個延時元件DLY將輸入點訊號IN0輸入到位相差判定電路153。

分別從位相差判定電路151~153被輸出的計數值CNT1~CNT3，是供給到選擇電路154。選擇電路154，是根據該些計數值CNT1~CNT3，來選擇應輸出的計數值CNT，並且生成選擇訊號SEL。

第11圖是說明選擇電路154的動作的表。

如第11圖的模式A所示，例如計數值CNT1~CNT3全為「2」的情形下，所輸出的計數值CNT亦為「2」，選擇訊號SEL的值為對應中心值的計數值CNT2的「2」。在此，於第11圖中附有下標線的計數值，是表示作為計數值CNT而應被輸出的值，並且對應於選擇訊號SEL的計數值CNT1~CNT3的類別。

對此，如模式B所示，計數值CNT1、CNT2為「2」，計數值CNT3為「1」的情形下，所輸出的計數值CNT取多數決而為「2」，選擇訊號SEL的值為對應於計數值CNT1的「1」。此乃因在對應於計數值CNT2、CNT3的近傍的時間，有可能成為亞穩狀態，應由此狀態選擇最遠離時間的計數值CNT1。

同樣的，如模式C所示，計數值CNT1為「2」，計數值CNT2、、CNT3為「1」的情形下，所輸出的計數值CNT取多數決而為「1」，選擇訊號SEL的值為對應於計數值CNT3的「3」。此乃因在對應於計數值CNT1、CNT2的近傍的時間，有可能成為亞穩狀態，應由此狀態選擇最遠離時間的計數值CNT3。

而且，如模式D所示，計數值CNT1~CNT3全為「1」的情形下，所輸出的計數值CNT為「1」，選擇訊號SEL的值為對應中心值的計數值CNT2的「2」。

依此所生成的計數值CNT及選擇訊號SEL，會供給到第12圖所示的位相差設定電路160a。

第12圖是表示本實施形態的位相差設定電路160a的構成的方塊圖。

如第12圖所示，藉由本實施形態的位相差設定電路160a，具備：位相差設定電路161；和切換供給到位相差設定電路161的輸入點訊號IN0~IN3的時間的開關電路162。開關電路162，是在選擇訊號SEL之值為「1」的情形下，選擇不經由延時元件DLY的輸入點訊號IN0~IN3的路徑，在選擇訊號SEL之值為「2」的情形下，選擇經由一個延時元件DLY的輸入點訊號IN0~IN3的路徑，在選擇訊號SEL之值為「3」的情形下，選擇經由二個延時元件DLY的輸入點訊號IN0~IN3的路徑。包含在位相差設定電路160a的各個延時元件DLY，具有與包含在位相差判定電路150a的各個延時元件DLY相同的延遲量。

而且，位相差設定電路161，是根據輸入點訊號IN0~IN3及計數值CNT，生成重置訊號RSTOUT。該動作，與第1實施形態的位相差設定電路160相同。藉由相關的構成，可在回避亞穩狀態的狀態下生成重置訊號RSTOUT。

如此一來，在本實施形態中，因可確實回避亞穩狀態，所以可正確判定輸入點訊號IN0~IN3與輸出點訊號OUT0~OUT3的位相差，並且可正確再生相關的位相差。

接著，針對本發明的第3實施形態做說明。

第13圖是本發明之第3實施形態的指令FIFO電路100a的電路圖。

如第13圖所示，在藉由本實施形態的指令 FIFO電路100a中，對點訊號生成電路130a輸入內部時脈訊號PCLK及啟動訊號START。點訊號生成電路130a，是在啟動訊號START活性化的情形下，根據內部時脈訊號LCLK生成輸出點訊號OUT0~OUT3，一方面在其他情形下，根據內部時脈訊號PCLK生成輸出點訊號OUT0~OUT3。

藉由相關的構成，有關應答啟動訊號START的活性化的位相差判定電路150的動作是與第1實施形態相同，但其後根據內部時脈訊號PCLK生成輸出點訊號OUT0~OUT3。因此，雖然內部指令COMOUT的輸出時間並未與內部時脈訊號LCLK同步，但另一面，啟動訊號START之活性化時，總之就是，只要是僅在生成藉由位相差判定電路150的計數值CNT時讓DLL電路36動作即可，其後就能繼續停止DLL電路36。藉此，就能更進一步減低半導體裝置10的消耗電流。

以上，雖是針對本發明的最佳實施形態做說明，但本發明並不限於上述實施形態，可在不脫離本發明之主旨的範圍做各種變更，該些皆包含在本發明之範圍內。

100‧‧‧指令FIFO電路

110‧‧‧點移位電路

120、130‧‧‧點訊號生成電路

140‧‧‧延時電路

150‧‧‧位相差判定電路

160‧‧‧位相差設定電路

PCLK、LCLK‧‧‧內部時脈訊號

RSTIN、RSTOUT‧‧‧重置訊號

COMIN、COMOUT‧‧‧內部指令

PIN‧‧‧輸入點訊號

POUT‧‧‧輸出點訊號

START‧‧‧啟動訊號

Claims

一種半導體裝置，其特徵為：具備：根據排他性使其活性化的複數個輸入點訊號而閂鎖內部指令，將已閂鎖的前述內部指令根據排他性使其活性化的複數個輸出點訊號而輸出的點移位電路；和前述複數個輸入點訊號的任一個活性化之後，根據直至前述複數個輸出點訊號的任一個活性化的時間而生成判定訊號的位相差判定電路；和根據前述判定訊號，切換前述複數個輸入點訊號與前述複數個輸出點訊號之關係的位相差設定電路。
如申請專利範圍第1項所記載的半導體裝置，其中，前述點移位電路包含複數個閂鎖電路；前述複數個閂鎖電路分別為應答所對應的前述複數個輸入點訊號的任一個活性化而閂鎖前述內部指令，且應答所對應的前述複數個輸出點訊號的任一個活性化，來輸出已閂鎖的前述內部指令。
如申請專利範圍第2項所記載的半導體裝置，其中，前述位相差判定電路，係前述複數個閂鎖電路中對應於既定的閂鎖電路的輸入點訊號活性化後，根據直至對應於前述既定的閂鎖電路的輸出點訊號活性化的時間而生成前述判定訊號。
如申請專利範圍第3項所記載的半導體裝置，其中，前述位相差判定電路，係對應於前述既定的閂鎖電路的輸入點訊號活性化後，在直至對應於前述既定的閂鎖電路的輸出點訊號活性化的期間，根據前述複數個輸出點訊號活性化的次數而生成前述判定訊號。
如申請專利範圍第4項所記載的半導體裝置，其中，前述位相差設定電路，係前述複數個輸入點訊號中應答對應於前述判定訊號的輸入點訊號活性化，而使對應於前述既定閂鎖電路的輸出點訊號活性化。
如申請專利範圍第1項至第5項之任一項所記載的半導體裝置，其中，更具備：根據第一時脈訊號而生成前述複數個輸入點訊號的第一點訊號生成電路；和根據與前述第一時脈訊號不同的第二時脈訊號而生成前述複數個輸出點訊號的第二點訊號生成電路。
如申請專利範圍第6項所記載的半導體裝置，其中，更具備：生成根據前述第一時脈訊號而被位相控制的前述第二時脈訊號的DLL電路。
如申請專利範圍第7項所記載的半導體裝置，其中，前述DLL電路，是應答發出待命指令而非活性化。
如申請專利範圍第8項所記載的半導體裝置，其中，前述DLL電路，是應答發出讀出指令或ODT指令而活性化。