KR20140002913A - 출력 인에이블 신호 생성회로 - Google Patents

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Abstract

본 기술에 따른 출력 인에이블 신호 생성회로는 카스 레이턴시 신호가 변경되면 인에이블되는 제어신호를 출력하는 감지부; 상기 제어신호에 응답하여 출력 리셋 신호를 출력하는 출력 리셋 신호 생성부; 및 상기 출력 리셋 신호에 응답하여 리셋되고, 내부 클럭 신호의 지연량을 측정하여 리드 명령을 출력 인에이블 신호로 출력하는 출력 인에이블 신호 생성부를 포함한다.

Description

출력 인에이블 신호 생성회로{Output Enable Signal Generating Circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 반도체 장치의 출력 인에이블 신호 생성회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 리드(Read) 동작시 외부 클럭 신호에 동기화된 데이터를 외부로 출력한다. 즉, 반도체 메모리 장치 내부에서는 데이터를 출력하는데 있어서 외부 클럭 신호가 아닌 내부 클럭 신호를 이용한다. 때문에, 리드 동작에는 외부 클럭 신호에 동기화된 리드 명령을 내부 클럭 신호로 동기화시키는 동작을 수행해야 한다. 읽기명령 입장에서 동기화되는 클럭 신호가 외부 클럭 신호에서 내부 클럭 신호로 바뀌는 것이다. 이와 같이 동기화 대상이 되는 신호가 어떤 클럭 신호에서 다른 클럭 신호로 바뀌는 것을 "도메인 크로싱(domain crossing)"이라 한다.
반도체 메모리 장치 내에는 이러한 도메인 크로싱 동작을 수행하기 위한 여러 가지 회로가 구비되어 있으며, 이러한 회로 중에는 출력 인에이블 신호(Output Enable Signal; OE) 생성회로가 있다. 출력 인에이블 신호 생성회로는 외부 클럭 신호에 동기화되어 전달된 읽기명령을 내부 클럭 신호에 동기화시켜 출력 인에이블 신호로서 출력한다. 이때, 도메인 크로싱 동작이 완료된 출력 인에이블 신호는 카스 레이턴시(CAS Latency; CL) 정보를 포함하게 되며, 반도체 메모리 장치는 이러한 출력 인에이블 신호를 이용하여 출력될 데이터가 리드 명령 이후 원하는 시점에 마치 외부 클럭 신호에 동기화되어 출력될 수 있도록 동작을 수행한다.
참고로, 카스 레이턴시(CL)는 외부 클럭 신호의 한 주기를 단위 시간으로 리드 명령이 인가되는 시점에서 데이터가 출력되어야 하는 시점까지의 시간 정보를 가지고 있으며, 카스 레이턴시(CL) 정보는 일반적으로 반도체 장치 내에 구비되는 모드 레지스터 셋(Mode Register Set, MRS)에 저장되어 있다.
한편, 외부 클럭 신호와 내부 클럭 신호 사이에는 반도체 메모리 장치 내의 지연 요소로 인하여 스큐가 발생할 수 있으며, 반도체 메모리 장치 내에는 이를 보상해주기 위한 내부 클럭신호 생성회로를 구비하고 있다. 내부 클럭신호 생성회로에는 대표적으로 위상 고정 루프(Phase Locked Loop)와 지연 고정 루프(Delay Locked Loop) 등이 있다. 본 발명의 실시예에서는 내부 클럭 신호로 지연 고정 루프에서 생성되는 DLL 클럭 신호를 일례로 사용하기로 한다.
도 1은 일반적인 DLL 회로(10)이다.
도 1을 참조하여 락킹완료신호(DLL_LOC)를 설명하면 다음과 같다.
DLL 회로(10)는 DLL 지연라인(11), DLL 레플리카 모델부(13) 및 위상 감지부(12)를 포함한다.
DLL 지연라인(11)은 외부 클럭 신호(EXTCLK)를 소정 시간 지연하여 DLL 클럭 신호(DLLCLK)를 출력한다. DLL 레플리카 모델부(13)는 DLL 클럭 신호(DLLCLK)가 반도체 메모리 장치 외부로 출력되기까지의 지연 정도를 모델링(modeling)한 것으로서, DLL 클럭 신호(DLLCLK)를 소정 시간 지연하여 피드백 클럭 신호(FBCLK)를 출력한다. 따라서, 피드백 클럭 신호(FBCLK)는 DLL 지연라인(11)의 지연량 및 반도체 메모리 장치 외부로 출력되기까지의 지연량에 대한 정보를 포함하고 있다.
위상 감지부(12)는 외부 클럭 신호(EXTCLK)와 피드백 클럭 신호(FBCLK)의 클럭 위상을 비교하여 위상이 동일해지는 시점까지 DLL 지연라인(11)의 지연량을 제어하며, 일반적으로 DLL 회로(10)의 이러한 동작을 "락킹 동작"이라 하며, 외부 클럭 신호(EXTCLK)와 피드백 클럭 신호(FBCLK)의 위상이 동일해 지는 것을 "락킹(locking)"이라고 한다.
DLL 회로(10)는 락킹 이후에 락킹 완료에 대한 정보를 알려주기 위한 락킹완료신호(DLL_LOC)를 인에이블 시킨다.
도 2는 종래 기술에 따른 출력 인에이블 신호 생성회로(20)의 블록도이다.
도 2를 참조하면, 출력 인에이블 신호 생성회로(20)는 출력 리셋 신호 생성부(21), 출력 인에이블 신호 출력부(22)를 포함한다.
출력 리셋 신호 생성부(21)는 락킹완료신호(DLL_LOC), 파워 업 신호(PWR_UP) 및 파워다운 신호(PD)에 응답하여 출력 리셋 신호(OERST)를 생성한다.
출력 리셋 신호 생성부(21)는 디스에이블 상태의 락킹완료신호(DLL_LOC)가 입력되거나 인에이블 상태의 파워 업 신호(PWR_UP) 또는 인에이블 상태의 파워다운 신호(PD)가 입력되면 출력 리셋 신호(OERST)를 인에이블 시켜 출력한다.
파워 업 신호(PWR_UP)는 반도체 메모리 장치의 초기화가 될 때 인에이블되는 신호이다. 출력 리셋 신호 생성부(21)는 파워 업 신호(PWR_UP)가 인에이블되면 출력 리셋 신호(OERST)를 인에이블시킨다.
일반적으로, 반도체 메모리 장치는 소비 전력을 줄이기 위해 파워다운 모드(power down mode)를 사용한다. 반도체 메모리 장치가 파워다운 모드 신호에 진입하면 파워다운 신호(PD)를 활성화시켜, 출력 리셋 신호(OERST)를 인에이블 시킨다.
출력 리셋 신호 생성부(21)는 디스에이블 상태의 락킹완료신호(DLL_LOC)가 입력되거나 인에이블 상태의 파워 업 신호(PWR_UP) 또는 인에이블 상태의 파워다운 신호(PD)가 입력되면 출력 리셋 신호(OERST)를 인에이블 시켜 출력하는 논리 합 게이트로 구성될 수 있다.
출력 인에이블 신호 출력부(22)는 DLL 클럭 신호(DLLCLK)의 신호 지연량을 측정하여, 리드 명령(RD)를 카스 레이턴시(CL)에서 신호 지연량만큼 앞서 출력 인에이블 신호(OE)로서 출력한다. 출력 인에이블 신호 출력부(22)는 출력 리셋 신호(OERST)가 인에이블되면 DLL 클럭 신호(DLLCLK)의 지연량을 다시 측정하여 출력 인에이블 신호(OE)를 출력한다.
그러나, 종래의 출력 인에이블 신호 생성회로(20)는 반도체 장치의 테스트를 위해 카스 레이턴시(CL) 신호를 변경하여도 출력 리셋 신호(OERST)가 인에이블되기 전에는 종래 입력된 카스 레이턴시(CL) 신호를 기준으로 출력 인에이블 신호(OE)를 생성하므로 정확하게 반도체 장치를 테스트할 수 없다. 또한, 카스 레이턴시(CL)가 변경할 때마다, 반도체 장치를 초기화해야 하므로 테스트 시간이 길어지는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 카스 레이턴시가 변경되더라도 출력 인에이블 신호의 정확한 출력 타이밍을 확보할 수 있는 출력 인에이블 신호 생성회로를 제공한다.
본 발명의 실시예에 따른 출력 인에이블 신호 생성회로는 카스 레이턴시 신호가 변경되면 인에이블되는 제어신호를 출력하는 감지부; 상기 제어신호에 응답하여 출력 리셋 신호를 출력하는 출력 리셋 신호 생성부; 및 상기 출력 리셋 신호에 응답하여 리셋되고, 내부 클럭 신호의 지연량을 측정하여 리드 명령을 출력 인에이블 신호로 출력하는 출력 인에이블 신호 생성부를 포함한다.
본 발명의 다른 실시예에 따른 출력 인에이블 신호 생성회로는 카스 레이턴시 신호가 변경되면 인에이블되는 제어신호에 응답하여 출력 리셋 신호를 출력하는 출력 리셋 신호 생성부; 및 상기 출력 리셋 신호에 응답하여 리셋되고, 내부 클럭 신호의 지연량을 측정하여 리드 명령을 출력 인에이블 신호로 출력하는 출력 인에이블 신호 생성부를 포함한다.
본 발명의 다른 실시예에 따른 출력 인에이블 신호 생성회로는 카스 레이턴시 신호와 상기 카스 레이턴시를 소정 시간 지연시킨 신호를 비교하여 제어신호를 생성하는 감지부; 상기 제어신호에 응답하여 출력 리셋 신호를 출력하는 출력 리셋 신호 생성부; 및 상기 출력 리셋 신호에 응답하여 리셋되고, 내부 클럭 신호의 지연량을 측정하여 리드 명령을 출력 인에이블 신호로 출력하는 출력 인에이블 신호 생성부를 포함한다.
본 발명에 따른 출력 인에이블 신호 생성회로는 카스 레이턴시가 반도체 메모리 장치의 동작 중에 변경되어도 출력 인에이블 신호의 정확한 출력 타이밍을 확보할 수 있어 반도체 메모리 장치의 신뢰성을 확보할 수 있다.
또, 본 발명에 따른 출력 인에이블 신호 생성회로는 테스트시 카스 레이턴시가 변경되어도 반도체 메모리 장치 전체를 초기화하기 않아 반도체 메모리 장치의 테스트 시간을 단축 시킬 수 있다.
도 1은 일반적인 DLL 회로,
도 2는 종래 기술에 따른 출력 인에이블 신호 생성회로의 블럭도,
도 3은 본 발명의 실시예에 따른 출력 인에이블 신호 생성회로의 블럭도,
도 4는 도 3의 감지부의 블럭도,
도 5는 도 4의 감지부의 회로도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 출력 인에이블 신호 생성회로(100)의 블록도이다.
도 3을 참조하여, 본 발명의 실시예에 따른 출력 인에이블 신호 생성회로(100)를 설명하면 다음과 같다.
출력 인에이블 신호 생성회로(100)는 감지부(110), 출력 리셋 신호 생성부(120) 및 출력 인에이블 신호 생성부(130)를 포함한다.
감지부(110)는 카스 레이턴시(CL) 신호를 입력받아 카스 레이턴시(CL) 신호가 변경될 경우에 활성화되는 제어신호(CTR)를 출력한다.
출력 리셋 신호 생성부(120)는 제어신호(CTR), 락킹완료신호(DLL_LOC), 파워 업 신호(PWR_UP) 및 파워다운 모드 신호(PD)에 응답하여 출력 리셋 신호(OERST)를 생성한다.
출력 리셋 신호 생성부(120)는 제어신호(CTR), 파워 업 신호(PWR_UP) 또는 파워다운 모드 신호(PD)가 인에이블되면 출력 리셋 신호(OERST)를 인에이블 시키거나, 락킹완료신호(DLL_LOC)가 디스에이블되면 출력 리셋 신호(OERST)를 인에이블 시킨다.
출력 인에이블 신호 출력부(130)는 DLL 클럭 신호(DLLCLK)의 신호 지연량을 측정하여, 리드 명령(RD)를 카스 레이턴시(CL)에서 신호 지연량만큼 앞서 출력 인에이블 신호(OE)로서 출력한다. 출력 인에이블 신호 출력부(130)는 출력 리셋 신호(OERST)가 인에이블되면 DLL 클럭 신호(DLLCLK)의 지연량을 다시 측정하여 출력 인에이블 신호(OE)를 출력한다.
도 4는 도 3의 감지부(110)의 블록도이다.
도 4를 참조하여, 감지부(110)를 설명하면 다음과 같다.
감지부(110)는 래치부(111) 및 비교부(112)를 포함한다. 래치부(111)는 카스 레이턴시 신호(CL)를 래치하여 출력한다. 비교부(112)는 래치부(111)의 출력 신호와 카스 레이턴시(CL)를 비교하여 카스 레이턴시(CL) 신호가 래치부(111)의 출력 신호와 다른 경우에 인에이블되는 제어신호(CTR)를 출력한다. 비교부(112)는 래치부(111)의 출력 신호와 카스 레이턴시(CL) 신호가 동일한 경우 제어신호(CTR)의 상태를 디스에이블 상태로 유지한다.
도 5는 감지부(110)의 회로도이다.
감지부(110)는 래치부(111) 및 비교부(112)를 포함한다. 래치부(111)는 제 1 노드(n1)에 입력된 카스 레이턴시 신호(CL)를 반전하여 출력하는 제 1 인버터(IV1), 제 2 인버터(IV2)의 출력신호를 반전하여 제 1 노드(n1)에 출력하는 제 2 인버터(IV2) 및 제 1 인버터(IV1)의 출력신호를 반전하여 래치부(111)의 출력 신호로서 출력하는 제 3 인버터(IV3)를 포함한다.
비교부(112)는 제 3 인버터(IV3)의 출력신호 및 카스 레이턴시(CL)를 비교하는 앰프로 구성될 수 있다.
래치부(111)는 카스 레이턴시(CL)가 입력되면 소정시간 카스 레이턴시(CL) 신호를 저장한다. 즉, 래치부(111)는 변경된 카스 레이턴시(CL) 신호가 입력되면 소정시간 지연하여 출력하고, 지연된 시간동안 종래의 카스 레이턴시(CL)를 출력한다. 이때, 비교부(112)는 종래의 카스 레이턴시(CL) 신호와 변경된 카스 레이턴시(CL)를 비교하여 카스 레이턴시(CL) 신호가 달라진 경우에는 제어신호(CTR)를 인에이블 시켜 출력하고, 카스 레이턴시(CL) 신호의 변경이 없을 경우에는 제어신호(CTR)를 디스에이블 시켜 출력한다.
도 2 및 도 3을 참조하여, 본 발명의 출력 인에이블 신호 생성회로(100)와 종래 기술에 따른 출력 인에이블 신호 생성회로(20)를 비교하면, 종래 기술에 따른 출력 인에이블 신호 생성회로(20)는 카스 레이턴시(CL) 신호가 변경되면 출력 인에이블 신호(OE)를 재설정하기 위해 디스에이블된 락킹완료신호(DLL_LOC), 인에이블된 파워 업 신호(PWR_UP) 또는 파워다운 신호(PD)를 입력받아 출력 리셋 신호(OERST)를 생성했다.
그러나, 본 발명의 출력 인에이블 신호 생성회로(100)는 카스 레이턴시(CL)가 변경되면 락킹완료신호(DLL_LOC), 파워 업 신호(PWR_UP) 및 파워다운 신호(PD)에 관계없이 출력 리셋 신호(OERST)를 인에이블시킨다. 출력 인에이블 신호 생성부(130)는 인에이블된 출력 리셋 신호(OERST)에 응답하여 변경된 카스 레이턴시(CL)를 반영하여 출력 인에이블 신호(OE)를 재설정하여 출력한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: DLL 회로 11: DLL 지연라인
12: 위상 감지부 13: DLL 레플리카 모델부
20, 100: 출력 인에이블 신호 생성회로
21, 120: 출력 리셋 신호 생성부
22, 130: 출력 인에이블 신호 생성부
110: 감지부 111: 래치부
112: 비교부

Claims (13)

  1. 카스 레이턴시 신호가 변경되면 인에이블되는 제어신호를 출력하는 감지부;
    상기 제어신호에 응답하여 출력 리셋 신호를 출력하는 출력 리셋 신호 생성부; 및
    상기 출력 리셋 신호에 응답하여 리셋되고, 내부 클럭 신호의 지연량을 측정하여 리드 명령을 출력 인에이블 신호로 출력하는 출력 인에이블 신호 생성부를 포함하는 출력 인에이블 신호 생성회로.
  2. 제 1 항에 있어서,
    상기 감지부는
    상기 카스 레이턴시 신호를 래치하여 출력하는 래치부; 및
    상기 래치부의 출력 신호 및 상기 카스 레이턴시 신호를 비교하여 제어신호를 출력하는 비교부를 포함하는 출력 인에이블 신호 생성회로.
  3. 제 2항에 있어서,
    상기 출력 리셋 신호 생성부는
    인에이블된 상기 제어신호, 디스에이블된 락킹완료신호, 인에이블된 파워 업 신호 및 인에이블된 파워다운 신호 중 어느 한 신호가 입력되면 상기 출력 리셋 신호를 인에이블시키는 것을 특징으로 하는 출력 인에이블 신호 생성회로.
  4. 제 1항에 있어서,
    상기 내부 클럭 신호는
    지연고정루프(delay locked loop) 클럭 신호인 것을 특징으로 하는 출력 인에이블 신호 생성회로.
  5. 카스 레이턴시 신호가 변경되면 인에이블되는 제어신호에 응답하여 출력 리셋 신호를 출력하는 출력 리셋 신호 생성부; 및
    상기 출력 리셋 신호에 응답하여 리셋되고, 내부 클럭 신호의 지연량을 측정하여 리드 명령을 출력 인에이블 신호로 출력하는 출력 인에이블 신호 생성부를 포함하는 출력 인에이블 신호 생성회로.
  6. 제 5항에 있어서,
    상기 제어신호를 출력하는 감지부를 더 포함하는 출력 인에이블 신호 생성회로.
  7. 제 6항에 있어서,
    상기 감지부는
    상기 카스 레이턴시 신호를 래치하여 출력하는 래치부; 및
    상기 래치부의 출력 신호 및 상기 카스 레이턴시 신호를 비교하여 제어신호를 출력하는 비교부를 포함하는 출력 인에이블 신호 생성회로.
  8. 제 7항에 있어서,
    상기 출력 리셋 신호 생성부는
    인에이블된 상기 제어신호, 디스에이블된 락킹완료신호, 인에이블된 파워 업 신호 및 인에이블된 파워다운 신호 중 어느 한 신호가 입력되면 상기 출력 리셋 신호를 인에이블시키는 것을 특징으로 하는 출력 인에이블 신호 생성회로.
  9. 제 5항에 있어서,
    상기 내부 클럭 신호는
    지연고정루프(delay locked loop) 클럭 신호인 것을 특징으로 하는 출력 인에이블 신호 생성회로.
  10. 카스 레이턴시 신호와 상기 카스 레이턴시를 소정 시간 지연시킨 신호를 비교하여 제어신호를 생성하는 감지부;
    상기 제어신호에 응답하여 출력 리셋 신호를 출력하는 출력 리셋 신호 생성부; 및
    상기 출력 리셋 신호에 응답하여 리셋되고, 내부 클럭 신호의 지연량을 측정하여 리드 명령을 출력 인에이블 신호로 출력하는 출력 인에이블 신호 생성부를 포함하는 출력 인에이블 신호 생성회로.
  11. 제 10 항에 있어서,
    상기 감지부는
    상기 카스 레이턴시 신호를 소정 시간 지연하여 출력하는 래치부; 및
    상기 래치부의 출력 신호 및 상기 카스 레이턴시 신호를 비교하여 제어신호를 출력하는 비교부를 포함하는 출력 인에이블 신호 생성회로.
  12. 제 11항에 있어서,
    상기 출력 리셋 신호 생성부는
    인에이블된 상기 제어신호, 디스에이블된 락킹완료신호, 인에이블된 파워 업 신호 및 인에이블된 파워다운 신호 중 어느 한 신호가 입력되면 상기 출력 리셋 신호를 인에이블시키는 것을 특징으로 하는 출력 인에이블 신호 생성회로.
  13. 제 12항에 있어서,
    상기 내부 클럭 신호는
    지연고정루프(delay locked loop) 클럭 신호인 것을 특징으로 하는 출력 인에이블 신호 생성회로.
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* Cited by examiner, † Cited by third party
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