JPH10173616A - 通信インタフェース装置 - Google Patents

通信インタフェース装置

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JPH10173616A
JPH10173616A JP32691196A JP32691196A JPH10173616A JP H10173616 A JPH10173616 A JP H10173616A JP 32691196 A JP32691196 A JP 32691196A JP 32691196 A JP32691196 A JP 32691196A JP H10173616 A JPH10173616 A JP H10173616A
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JP
Japan
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packet
data
time
timer
time data
Prior art date
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Pending
Application number
JP32691196A
Other languages
English (en)
Inventor
Kazufumi Watanabe
和文 渡邊
Makoto Ito
伊藤  誠
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Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Publication date
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  • Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

(57)【要約】 【課題】 ホスト処理を大幅に軽減し、かつパケット送
出の実時間制御およびパケット生成速度を高める。 【解決手段】 ホスト装置とは別に通信インタフェース
装置を設け、この通信インタフェースにおいて、データ
列を構成する部分データ列毎に、その部分データ列に対
応する時刻とタイマーの計時時刻とがあらかじめ定めら
れた関係を満たすことを条件として、次の部分データ列
のパケット化出力を開始する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は受信側の動作速度を
規定するための時刻データが挿入されたデータ列をパケ
ットにより伝送する技術に関する。本発明は、映像信号
あるいは音声信号の符号化伝送に利用するに適する。
【0002】
【従来の技術】映像信号や音声信号を符号化して伝送す
る場合、例えば動画の圧縮方式として知られるMPEG
2方式で映像データ列を伝送する場合には、送信側の符
号化器において符号化データの発生時刻をデータ中に定
期的に挿入し、受信側の復号器ではその復号速度をその
時刻データに基づいて修正する。これにより、復号器が
符号化器と同一のクロック源で動作していなくても、符
号化器に対して復号器の同期をとることができる。この
ような符号化データを通信回線によりパケットとして伝
送するには、時刻データの到着位置を正確にするため、
パケット長を短くすることが有効である。また、回線で
の伝送エラーによって発生するパケット損失が再生信号
の品質に与える影響を小さくする意味からも、短パケッ
ト伝送が採用されている。
【0003】送信側の符号化器で生成された符号化デー
タを短パケットとして送信するには、符号化データを例
えば磁気媒体に一時的に蓄積し、その蓄積された符号化
データを読み出して順次規定の長さのデータにヘッダデ
ータを付加してパケットを生成する。パケットの送出速
度は、そのデータを符号化器で実時間で生成した速度と
することが求められる。なぜなら、送出速度を制御しな
いと、符号化データを高速でパケット化して送出し、デ
ータ送出後はデータ送出を休止してしまう可能性がある
からである。これは、受信側におけるバッファのオーバ
ーフローやアンダーフローの発生原因となる。そこで従
来から、送信側において、データ中の時刻データの値と
現在の時刻とを比較し、パケットの送出タイミングを決
定している。
【0004】
【発明が解決しようとする課題】パケットの生成と送出
速度の制御は、従来、ホスト装置となるワークステーシ
ョンまたはパーソナルコンピュータなどの汎用コンピュ
ータのソフトウェアによる処理で行われている。そし
て、送出速度が制御されたパケットをパケット送受信の
みを行う通信インタフェースに逐次渡して送信してい
た。
【0005】しかし、このような従来のホスト装置のソ
フトウェア処理による制御では、以下のような問題が発
生する。 (1)ホスト装置は、短いパケットを生成し、パケット
単位にホスト装置内のタイマーによって送出タイミング
を設定し、通信インタフェース装置にデータを転送する
処理を頻繁に行わなければならない。このため、ホスト
装置の処理負担が大きく、高速度まで対応することが困
難である。また、磁気媒体の読み出し処理も加わるた
め、実時間性を保証することが容易でない。 (2)ホスト装置内部に搭載されている利用可能なタイ
マーの精度によっては、送出タイミングが正確に得られ
ないことがある。また、送出タイミングを検出するため
に常にタイマー読み出しを行う必要があり、それを時刻
データの値と比較する処理が必要となるため、この点か
らもホスト処理の負担が大きくなる。 (3)ホスト装置内部に搭載されているタイマーを使用
する場合に、このタイマーは一般的にオペレーティング
システムによって管理されているため、パケット送出量
制御のためにのみタイマーの時刻合わせを行うことがで
きない。このため、符号化器がもつクロックによる時刻
の刻みとホスト装置内部のクロックによる時刻の刻みの
間隔とが厳密には一致せず、送出量制御の精度が保てず
に受信側でバッファのアンダーフローやオーバーフロー
が発生する可能性がある。
【0006】本発明は、このような課題を解決し、ホス
ト処理を大幅に軽減し、かつパケット送出の実時間制御
およびパケット生成速度を高めることのできる通信イン
タフェース装置を提供することを目的とする。
【0007】
【課題を解決するための手段】本発明の通信インタフェ
ース装置は、ホスト装置から入力されたデータ列をパケ
ット化するパケット化手段と、このパケット化手段から
のパケット化出力のタイミングを制御するタイミング制
御手段とを備え、このタイミング制御手段は、時刻を計
数するタイマーと、データ列を構成する部分データ列毎
に、その部分データ列に対応する時刻とタイマーの計時
時刻とがあらかじめ定められた関係を満たすことを条件
として、パケット化手段に次の部分データ列のパケット
化出力を指示する手段とを含むことを特徴とする。
【0008】ホスト装置から入力されるデータ列は部分
データ列毎にその発生時刻を示す時刻データを含むデー
タ列であり、パケット化手段がパケット化する部分デー
タ列の時刻データを保持する時刻データレジスタを備
え、指示する手段は、この時刻データレジスタに保持さ
れた時刻データと前記タイマーの計数値と差分値があら
かじめ定められた値以上になったときに制御信号を出力
する手段を含むことがよい。また、パケット化手段は、
ホスト装置から多数のパケットに相当する量のデータを
一度の転送処理で書き込むことのできるバッファメモリ
と、指示する手段からの指示によりこのバッファメモリ
からひとつの部分データ列に相当するデータを読み込ん
で複数のパケットを生成するパケット生成部と、このパ
ケット生成部により生成されたパケットを通信回線に送
出するパケット送信部とを含み、タイミング制御手段
は、タイマーの計数値に応じて周期的にパケット生成部
からパケット送信部へのパケット出力のタイミングを与
える周期タイミング手段を含むことがよい。
【0009】すなわち本発明では、通信インタフェース
装置にタイマーを設け、従来はホスト装置においてソフ
トウェア処理で行っていた送信タイミングの検出をホス
ト装置ではなく通信インタフェース装置内で正確に行
う。また、十分な容量のバッファメモリを設けること
で、多数のパケット量に相当するデータ量をホストから
一度の転送で済ませることができる。したがって、ホス
ト処理を大幅に軽減でき、パケット送出の実時間制御お
よびパケット生成速度を高めることができる。
【0010】
【発明の実施の形態】図1は本発明の実施形態を示すブ
ロック構成図であり、ホスト装置から入力されたデータ
列を通信回線に送出する通信インタフェース装置の構成
例を示す。この通信インタフェース装置は、ホスト装置
から多数のパケットに相当する量のデータを一度の転送
処理で書き込むことのできるバッファメモリ11と、こ
のバッファメモリ11からデータを読み込んでパケット
を生成するパケット生成部12と、このパケット生成部
12により生成されたパケットを通信回線に送出するパ
ケット送信部13と、時刻を計数するタイマー14と、
このタイマー14の出力を分周してパケット生成部12
からパケット送信部13へのパケット出力のタイミング
を与える分周器15と、パケット生成部12が読み込ん
だデータ列に含まれていた時刻データを保持する時刻デ
ータレジスタ16と、この時刻データレジスタ16に保
持された時刻データとタイマー14の計数値との差分値
があらかじめ定められた値以上になったときに制御信号
を出力する判定部17とを備える。
【0011】ホスト装置は多数のパケットに相当する量
のデータを一度の転送処理でバッファメモリ11に書き
込む。パケット生成部12は、このバッファメモリ11
からデータを順次読み出し、規定長のパケットとしてパ
ケット送信部13へ出力する。パケット送信部13は、
パケット生成部12からのパケットを通信回線上に送り
出す。
【0012】パケット生成部12はまた、あらかじめ決
められたデータパターンに続く時刻データを取り出し
て、時刻データレジスタ16に保持する。タイマー14
は、時刻データレジスタ16に時刻データが保持された
時点でその時刻データが設定され、それ以降の時刻を計
数する。分周器15は、タイマー14からの出力をあら
かじめ設定された分周値に基づいて分周し、例えばnを
部分データ列から生成する最大パケット数、Tを時刻デ
ータ間の最小値とすると、T/n以下の周期でパケット
生成部12にパケット生成タイミングを出力する。判定
部17は、時刻データレジスタ16に保持された時刻デ
ータとタイマー14の計数値とを比較し、その差分があ
らかじめ決められた値以上となった時点で、パケット生
成部12に、次の部分データ列のパケット化出力を指示
する制御信号を出力する。
【0013】パケット生成部12は、判定部17からの
制御信号が到着するまでは、次の部分データ列について
のパケット化は行わない。パケット生成部12は、判定
部17からの信号の出力を待ち合わせることによって、
前回の時刻データで示された時刻から所定の時間が経過
した後に次の部分データ列についての動作を開始し、分
周器15の出力信号が有効であるときにバッファメモリ
11からデータを1語ずつ読み出し、ヘッダデータを付
加して1パケットのデータを生成する。各パケットの出
力も分周器15の出力信号にしたがって行われる。この
ようにして、時刻データを含む部分データ列のパケット
化の間隔を一定に保ち、かつ個々の部分データ列につい
てのパケットの生成は分周器15の出力信号に同期して
一定の時間間隔で行うことができ、正確な送出タイミン
グと送出量制御とが可能となる。
【0014】図2はホスト装置から入力されるデータ列
の一例を示す。例えば画像信号の圧縮方式のひとつであ
るMPEG2のトランスポートストリーム形式では、同
期信号の一種である位置コードと、符号化の行われた時
刻データと、圧縮された画像データとで構成される。本
明細書では、このような一組の位置コード、時刻データ
およびデータを部分データ列という。ホスト装置から
は、このような部分データ列が連続して入力される。
【0015】図3はパケット送信部13から送信される
パケットの時間関係の一例を示す。この図では、左から
右へ時間系列で示す。時刻データT1を含む部分データ
列は、分周器15の出力周期T/nにしたがって周期的
にパケット化される。時刻データT2を含む次の部分デ
ータ列は、前の部分データ列のパケット化が開始されて
から所定の時間が経過した後、すなわち時刻データレジ
スタ16に保持された時刻データT1とタイマー14の
計数値との差分値があらかじめ決められた値以上となっ
た時点から、分周器15の出力周期T/nにしたがって
周期的にパケット化される。時刻データT3を含むその
次の部分データ列についても同様である。この実施例で
はタイマー14の値を時刻データT1、T2、T3でそ
れぞれ更新しているので、部分データ列毎のパケットの
時間間隔T2−T1、T3−T2を正確に保つことがで
きる。
【0016】図4はパケット生成部12の動作の流れを
示す。パケット生成部12はまず、バッファメモリ11
から最初の位置コードを読み込み、次の時刻データを読
み込み、その時刻データを時刻データレジスタ16に保
持する。書き込まれた時刻データはタイマー14にセッ
トされ、タイマー14が校正される。続いてパケット生
成部12は、バッファメモリ11からデータを1語ずつ
順次読み込み、規定長のパケットを作成する。そして、
分周器15の出力にしたがって、生成されたパケットを
出力する。バッファメモリ11から読み出したデータが
位置コードのときには、判定部17からの判定信号を待
って、時刻データの読み込みおよび時刻データレジスタ
16への保持、データの順次読み込みおよびパケットの
生成ならびに出力を繰り返す。
【0017】図5は判定部17および分周器15の出力
とタイマー14の計時時刻との関係を示す。判定部17
の出力する判定信号によりタイマー14の時刻がT2、
T3と校正され、その時刻データ列に対応する部分デー
タ列についてのパケット化が開始される。また、これに
同期して分周器15が周期T/nでパケット出力のタイ
ミングを生成し、各パケットが時刻データの周期Tの1
/nの周期で生成される。
【0018】以上の実施形態では、ひとつの時刻データ
が入力されてからどれだけの時間が経過したかをタイマ
ー14により計時する構成について説明した。これとは
別に、時刻データレジスタ16に次の時刻データを蓄
え、判定部17ではその時刻データとタイマー14の計
数値との一致を判定する構成とすることもできる。
【0019】
【発明の効果】以上説明したように、本発明によれば、
データ列のパケット化およびその送信量制御を、パーソ
ナルコンピュータやワークステーションなどのホスト装
置ではなく、それとは別に設けた通信インタフェース装
置で正確に行うことができる。また、十分な容量のバッ
ファメモリを設けることで、多量のデータをホスト装置
から一度の転送で受け取ることができる。したがって、
ホスト処理を大幅に軽減することができ、ホスト装置と
して汎用的な装置を用いた場合でも正確なパケット送出
が可能となる効果がある。
【図面の簡単な説明】
【図1】本発明の実施形態を示すブロック構成図。
【図2】ホスト装置から入力されるデータ列の一例を示
す図。
【図3】パケット送信部から送信されるパケットの時間
関係を示す図。
【図4】パケット生成部の動作の流れを示す図。
【図5】判定部および分周器の出力とタイマーの計時時
刻との関係を示す図。
【符号の説明】
11 バッファメモリ 12 パケット生成部 13 パケット送信部 14 タイマー 15 分周器 16 時刻データレジスタ 17 判定部

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 ホスト装置から入力されたデータ列を通
    信回線に送出する通信インタフェース装置において、 前記データ列をパケット化するパケット化手段と、この
    パケット化手段からのパケット化出力のタイミングを制
    御するタイミング制御手段とを備え、 このタイミング制御手段は、 時刻を計数するタイマーと、 前記データ列を構成する部分データ列毎に、その部分デ
    ータ列に対応する時刻と前記タイマーの計時時刻とがあ
    らかじめ定められた関係を満たすことを条件として、前
    記パケット化手段に次の部分データ列のパケット化出力
    を指示する手段とを含むことを特徴とする通信インタフ
    ェース装置。
  2. 【請求項2】 前記ホスト装置から入力されるデータ列
    は部分データ列毎にその発生時刻を示す時刻データを含
    むデータ列であり、 前記パケット化手段がパケット化する部分データ列の時
    刻データを保持する時刻データレジスタを備え、 前記指示する手段は、この時刻データレジスタに保持さ
    れた時刻データと前記タイマーの計数値と差分値があら
    かじめ定められた値以上になったときに制御信号を出力
    する手段を含む請求項1記載の通信インタフェース装
    置。
  3. 【請求項3】 前記パケット化手段は、前記ホスト装置
    から多数のパケットに相当する量のデータを一度の転送
    処理で書き込むことのできるバッファメモリと、前記指
    示する手段からの指示によりこのバッファメモリからひ
    とつの部分データ列に相当するデータを読み込んで複数
    のパケットを生成するパケット生成部と、このパケット
    生成部により生成されたパケットを前記通信回線に送出
    するパケット送信部とを含み、 前記タイミング制御手段は、前記タイマーの計数値に応
    じて周期的に前記パケット生成部から前記パケット送信
    部へのパケット出力のタイミングを与える周期タイミン
    グ手段を含む請求項1記載の通信インタフェース装置。
JP32691196A 1996-12-06 1996-12-06 通信インタフェース装置 Pending JPH10173616A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7369455B2 (en) 2004-12-30 2008-05-06 Hynix Semiconductor Inc. Calibration circuit of a semiconductor memory device and method of operating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7369455B2 (en) 2004-12-30 2008-05-06 Hynix Semiconductor Inc. Calibration circuit of a semiconductor memory device and method of operating the same
US7742359B2 (en) 2004-12-30 2010-06-22 Hynix Semiconductor Inc. Calibration circuit of a semiconductor memory device and method of operating the same

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