CN105045735A - 半导体器件 - Google Patents

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CN105045735A CN201410725554.8A CN201410725554A CN105045735A CN 105045735 A CN105045735 A CN 105045735A CN 201410725554 A CN201410725554 A CN 201410725554A CN 105045735 A CN105045735 A CN 105045735A
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Abstract

一种半导体器件包括：第一缓冲器，其适于接收且缓冲数据；第二缓冲器，其适于接收且缓冲数据选通信号；选通线，其适于传送数据选通信号；多个数据传送线，其适于传送经由第一缓冲器串行输入的数据之中的在对应顺次输入的数据；锁存信号发生块，其适于基于经由选通线传送的数据选通信号来产生顺序激活的多个锁存信号；数据锁存块，其适于基于所述锁存信号来锁存且并行对准经由所述第一缓冲器串行输入的数据；以及数据传送块，其适于根据基于在开始输入对应于所述数据输入命令的数据的时间被激活的输入开始信号所确定的对应关系来将由所述数据锁存块锁存的数据传送至多个数据传送线。

Description

半导体器件
相关申请的交叉引用
本申请要求2014年4月15日提交的申请号为10-2014-0044811的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种实施例涉及半导体器件。
背景技术
半导体存储器件接收数据选通信号连同从存储器控制器传送的数据。数据选通信号是用于当数据在半导体存储器件和存储器控制器之间传送时，使半导体存储器件和存储器控制器同步的回声信号并且确保了数据的稳定传输。在半导体存储器件已接收该数据之后，半导体存储器件将串行传输的数据并行对准，并且将对准的数据传送至内部电路(例如，单元阵列)以及将对准的数据储存在内部电路(例如，单元阵列)中。
内部电路与来自存储器控制器的命令和地址一起施加的时钟信号同步地操作。由于时钟信号和数据选通信号经由不同路径被输入至半导体存储器件，所以在时钟信号和数据选通信号之间可能出现相位差。因此，为了处理半导体存储器件中的输入数据，应该使时钟信号和与数据选通信号同步地输入的数据彼此同步。
发明内容
各种实施例针对可以通过使用数据选通信号使串行输入的数据并行对准，从而降低抖动且增加建立/保持裕度的半导体器件。
此外，各种实施例针对即使当数据选通信号中产生噪声时也可以通过回环控制防止传送无效数据的半导体器件。
在本发明的一个实施例中，一种半导体器件可以包括：第一缓冲器，其适于接收且缓冲数据；第二缓冲器，其适于接收且缓冲数据选通信号；选通线，其适于传送所述数据选通信号；多个数据传送线，其适于传送经由所述第一缓冲器串行输入的数据之中的在对应顺次输入的数据；锁存信号发生块，其适于基于经由所述选通线传送的所述数据选通信号来产生顺序激活的多个锁存信号；数据锁存块，其适于基于所述锁存信号来锁存且并行对准经由所述第一缓冲器串行输入的数据；以及数据传送块，其适于根据基于在开始输入对应于所述数据输入命令的数据的时间被激活的输入开始信号所确定的对应关系来将由所述数据锁存块锁存的数据传送至所述多个数据传送线。
在本发明的一个实施例中，一种半导体器件可以包括：第一缓冲器，适于接收且缓冲数据；第二缓冲器，适于接收且缓冲数据选通信号；选通线，适于传送所述数据选通信号；多个数据传送线，适于传送经由所述第一缓冲器串行输入的数据之中的在对应顺次输入的数据；锁存信号发生块，其适于通过使用经由所述选通线传送的所述数据选通信号来产生顺序激活的多个锁存信号；回环锁存信号发生块，其适于基于所述锁存信号之中的至少一个锁存信号来产生在与对应于数据输入命令的数据输入的时间相对应的时段期间被激活的至少一个回环锁存信号；第一数据锁存块，其适于基于所述锁存信号来锁存且并行对准经由所述第一缓冲器串行输入的数据；第二数据锁存块，其适于基于所述至少一个回环锁存信号来锁存从所述第一数据锁存块输出的数据；以及数据传送块，其适于根据基于在开始输入对应于所述数据输入命令的数据的时间被激活的输入开始信号所确定的对应关系来将由所述第二数据锁存块锁存的数据传送至多个数据传送线。
附图说明
图1是图示串行地接收、并行对准且传送数据的半导体器件的框图；
图2是在图1中所示的半导体器件的波形图；
图3是图示根据本发明的一个实施例的半导体器件的框图；
图4是在图3中所示的锁存信号发生块的详细图示；
图5是在图3中所示的对应信号发生单元的详细图示；
图6是在图3中所示的传送单元的图示；
图7A至图7D是用于描述在图3中所示的半导体器件的操作的波形图；
图8是图示根据本发明的一个实施例的半导体器件的框图；
图9是在图8中所示的回环锁存信号发生块的详细图示；
图10A至图10D是用于描述在图8中所示的半导体器件的操作的波形图。
具体实施方式
以下将参照附图更详细地描述各种实施例。然而，本发明可以以不同形式实施，且不应当被解释为局限于本文所列的实施例。更确切地，提供了这些实施例，使得本公开将透彻而完整，且向本领域技术人员全面地传达本发明的范围。在本公开中，相同的附图标记在本发明的各种附图和实施例中表示相同的部分。
在附图中，为了便于图示，相比于实际的物理厚度和间隔，部件的厚度和长度被夸大处理。在以下描述中，可以省略已知相关功能和组成的详细解释以避免不必要地模糊本发明的主题。此外，“连接/耦接”表示一个部件与另一个部件直接耦接或经由另一个部件间接耦接。在本说明书中，只要未在句中具体提及，单数形式可以包括复数形式。此外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或添加一个或更多个部件、步骤、操作和元件。
图1是图示串行地接收、并行对准且传送数据的半导体器件的框图。
如在图1中所示，半导体器件可以包括数据输入缓冲器110、数据选通输入缓冲器120、时钟缓冲器130、锁存信号发生块140、延迟块150、数据锁存块160和内部电路170。
数据输入缓冲器110、数据选通输入缓冲器120和时钟缓冲器130分别接收且缓冲数据、数据选通信号DQS和时钟信号CK。
锁存信号发生块140可以对数据选通信号DQS进行划分，并且产生顺序激活的多个锁存信号DQS0至DQS3。锁存信号发生块140可以响应于在半导体器件中与时钟信号CK同步产生的控制信号CON来产生锁存信号DQS0至DQS3。因此，锁存信号DQS0至DQS3可以是与时钟信号CK同步的信号。
经由数据输入缓冲器110输入的数据DATA可以经由延迟块150延迟且被传送至数据锁存块160。延迟块150可以具有对在锁存信号发生块140中引起的延迟值建模的延迟值。这是为了使数据锁存块160中的数据和锁存信号DQS0至DQS3的相位匹配。
数据锁存块160可以响应于锁存信号DQS0至DQS3来锁存数据DATA并且使数据DATA并行对准，以及输出对准的数据ALGN_DATA。由于锁存信号DQS0至DQS3是与时钟信号CK同步的信号，所以对准的数据ALGN_DATA的相位可以与时钟信号CK同步。
内部电路170可以包括单元阵列C_ARRAY且可以响应于命令CMD和地址ADD来处理与时钟信号CK同步的对准的数据ALGN_DATA，其中，单元阵列C_ARRAY包括多个存储器单元(未示出)。例如，当命令CMD是写入命令时，内部电路170可以响应于命令CMD，在包括在单元阵列C_ARRAY中的存储器单元之中的由地址ADD选中的存储器单元中写入对准的数据ALGN_DATA。
图2是在图1中所示的半导体器件的波形图。图2图示了串行输入且然后并行对准的4个单元的数据D0至D3。
如在图2中所示，串行输入的数据D0至D3通过与时钟信号CK同步的锁存信号DQS0至DQS3来锁存，并且可以通过与锁存信号DQS3的相位对准来输出。
延迟块150的延迟值可以根据操作条件而变化，操作条件例如半导体器件的工艺、电压和温度(PVT)条件。由于该事实，可能会发生抖动，以及建立/保持裕度可能劣化。
图3是图示根据本发明的一个实施例的半导体器件的框图。
如在图3中所示，半导体器件可以包括第一缓冲器310、第二缓冲器320、第三缓冲器330、锁存信号发生块340、数据锁存块350、数据传送块360、多个数据传送线DL<0:3>和ADL<0:1>，以及内部电路370。
在下文中，针对半导体器件作出描述，该半导体器件使经由数据焊盘DQ_P串行输入的4个单位的数据并行对准并且将对准的数据传送至4个数据传送线DL<0:3>，以及，如果经由数据焊盘DQ_P输入了2个附加数据，则半导体器件使该附加数据并行对准，并且将对准的附加数据传送至2个附加数据传送线ADL<0:1>。串行输入的数据、数据传送线和附加数据传送线的数目可以根据设计而变化。
第一缓冲器310可以对经由数据焊盘DQ_P输入的数据DATA进行缓冲且输出。第二缓冲器320可以对经由数据选通焊盘DQS_P输入的数据选通信号DQS进行缓冲且输出。第三缓冲器330可以对经由时钟焊盘CK_P输入的时钟信号CK进行缓冲且输出。数据选通信号DQS和时钟信号CK的周期可以相同。
锁存信号发生块340可以通过使用从第二缓冲器320输出的数据选通信号DQS产生顺序激活的多个锁存信号DQS<0:3>。锁存信号发生块340可以产生第一锁存信号DQS<0>、第二锁存信号DQS<1>、第三锁存信号DQS<2>和第四锁存信号DQS<3>，第一锁存信号DQS<0>与从第二缓冲器320输出的数据选通信号DQS的第一上升沿同步，第二锁存信号DQS<1>与数据选通信号DQS的第一下降沿同步，第三锁存信号DQS<2与数据选通信号DQS的第二上升沿同步，以及第四锁存信号DQS<3>与数据选通信号DQS的第二下降沿同步。锁存信号DQS<0:3>的周期可以是数据选通信号DQS的周期的两倍。数据选通信号DQS可以经由选通线301传送至锁存信号发生块340。选通线301的一端可以与第二缓冲器320直接连接，而选通线301的另一端可以与锁存信号发生块340直接连接。选通线301可以是导电线，其不包括除了诸如寄生电阻和寄生电容之类的寄生部件之外的任何针对信号的延迟元件。
数据锁存块350可以响应于锁存信号DQS<0:3>来锁存经由第一缓冲器310串行输入的数据。数据锁存块350可以包括分别对应于锁存信号DQS<0:3>的多个输出端子OUT<0:3>，并且可以将通过锁存信号DQS<0:3>锁存的数据LAT_D<0:3>输出至对应于锁存信号DQS<0:3>的输出端子OUT<0:3>。第一输出端子OUT<0>至第四输出端子OUT<3>可以分别对应于第一锁存信号DQS<0>至第四锁存信号DQS<3>。数据锁存块350可以将通过第一锁存信号DQS<0>锁存的数据输出至第一输出端子OUT<0>，可以将通过第二锁存信号DQS<1>锁存的数据输出至第二输出端子OUT<1>，可以将通过第三锁存信号DQS<2>锁存的数据输出至第三输出端子OUT<2>，以及可以将通过第四锁存信号DQS<3>锁存的数据输出至第四输出端子OUT<3>。
对于这些操作，数据锁存块350可以包括第一锁存单元351至第四锁存单元354。第一锁存单元351可以响应于第一锁存信号DQS<0>来锁存数据，以及可以与第二锁存信号DQS<1>对准地将锁存的数据LAT_D<0>输出至第一输出端子OUT<0>。第二锁存单元352可以响应于第二锁存信号DQS<1>来锁存数据，并且可以将锁存的数据LAT_D<1>输出至第二输出端子OUT<1>。第三锁存单元353可以响应于第三锁存信号DQS<2>来锁存数据，并且可以与第四锁存信号DQS<3>对准地将锁存的数据LAT_D<2>输出至第三输出端子OUT<2>。第四锁存单元354可以响应于第四锁存信号DQS<3>来锁存数据，并且将锁存的数据LAT_D<3>输出至第四输出端子OUT<3>。
数据传送线DL<0:3>和ADL<0:1>可以包括第一数据传送线DL<0>至第四数据传送线DL<3>以及第一附加数据传送线ADL<0>和第二附加数据传送线ADL<1>。图3中所示的半导体器件可以经由数据焊盘DQ_P串行输入4的倍数的数目的数据，并且然后可以串行输入附加数据。第一数据传送线DL<0>至第四数据传送线DL<3>可以传送经由第一缓冲器310串行输入的数据之中的在相对应的顺次输入的数据。第一附加数据传送线ADL<0>和第二附加数据传送线ADL<1>可以分别传送第一输入的附加数据和第二输入的附加数据。
在下文中，针对当串行输入8个数据和2个附加数据时作出描述，其对应于一次数据输入命令DIN_CMD。第一数据传送线DL<0>可以传送在第4*N-3(N＝1或2)顺次输入的数据，第二数据传送线DL<1>可以传送在第4*N-2顺次输入的数据，第三数据传送线DL<2>可以传送在第4*N-1顺次输入的数据，以及第四数据传送线DL<3>可以传送在第4*N顺次输入的数据。第一附加数据传送线ADL<0>可以在输入上述8个数据之后传送第一输入的附加数据，以及第二附加数据传送线ADL<1>可以传送第二输入的附加数据。
也就是说，经由数据焊盘DQ_P串行输入的数据应当根据其输入顺次传送至对应的数据传送线，而与数据被哪个锁存信号锁存无关。数据传送块360可以根据预定对应关系将从数据锁存块350输出的数据传送至数据传送线DL<0:3>和ADL<0:1>。
数据传送块360可以根据响应于输入开始信号DIN_START而确定的对应关系将由数据锁存块350锁存的数据传送至数据传送线DL<0:3>和ADL<0:1>，其中，输入开始信号DIN_START在开始输入对应于数据输入命令DIN_CMD的数据的时间被激活。
当输入开始信号DIN_START通过第一锁存信号DQS<0>锁存时，数据传送块360将经由第一输出端子OUT<0>输出的数据传送至第一数据传送线DL<0>，可以将经由第二输出端子OUT<1>输出的数据传送至第二数据传送线DL<1>，可以将经由第三输出端子OUT<2>输出的数据传送至第三数据传送线DL<2>，以及可以将经由第四输出端子OUT<3>输出的数据传送至第四数据传送线DL<3>。对于附加数据，数据传送块360可以将经由第一输出端子OUT<0>输出的数据传送至第一附加数据传送线ADL<0>，以及可以将经由第二输出端子OUT<1>输出的数据传送至第二附加数据传送线ADL<1>。
此外，当输入开始信号DIN_START通过第三锁存信号DQS<2>锁存时，数据传送块360可以将经由第三输出端子OUT<2>输出的数据传送至第一数据传送线DL<0>，可以将经由第四输出端子OUT<3>输出的数据传送至第二数据传送线DL<1>，可以将经由第一输出端子OUT<0>输出的数据传送至第三数据传送线DL<2>以及可以将经由第二输出端子OUT<1>输出的数据传送至第四数据传送线DL<3>。对于附加数据，数据传送块360可以将经由第三输出端子OUT<2>输出的数据传送至第一附加数据传送线ADL<0>，以及可以将经由第四输出端子OUT<3>输出的数据传送至第二附加数据传送线ADL<1>。
考虑到延迟，输入开始信号DIN_START可以是在数据输入命令DIN_CMD输入之后，在对应于数据输入命令DIN_CMD的数据被输入至数据焊盘DQ_P之前0.5时钟被激活且具有1个时钟的激活时段的脉冲信号。因此，当输入开始信号DIN_START通过第一锁存信号DQS<0>锁存时，经由数据焊盘DQ_P在第4*N-3顺次输入的数据可以是通过第一锁存信号DQS<0>锁存的数据，以及当输入开始信号DIN_START通过第三锁存信号DQS<2>锁存时，经由数据焊盘DQ_P在第4*N-3顺次输入的数据可以是通过第三锁存信号DQS<2>锁存的数据。因此，通过以上述对应关系传送从数据锁存块350输出的数据，在对应顺次输入的数据可以总是加载在数据传送线DL<0:3>和ADL<0:1>上。
数据传送块360可以基于数据锁存块350锁存的数据之中最后锁存的数据被锁存的时间来使从数据锁存块350输出的数据并行对准。例如，当数据锁存块350锁存的数据之中的第一锁存信号DQS<0>锁存的数据是第一锁存的数据时，由于通过第四锁存信号DQS<3>锁存的数据是第四锁存的数据(即，最后锁存的数据)，所以数据传送块360可以基于第四锁存信号DQS<3>激活的时间来对准且输出锁存的数据。此外，当数据锁存块350锁存的数据之中通过第三锁存信号DQS<2>锁存的数据是第一锁存的数据时，由于第二锁存信号DQS<1>锁存的数据是第四锁存的数据(即，最后锁存的数据)，所以数据传送块360可以基于第二锁存信号DQS<1>激活的时间来对准且输出锁存的数据。因而，被传送至第一数据传送线至第四数据传送线DL<0:3>的数据可以根据它们输入的顺次来对准，并且可以具有相同的相位。
为了执行上述操作，数据传送块360可以包括对应信号发生单元361、对准单元362和传送单元363。对应信号发生单元361可以产生对应信号COR，对应信号COR当输入开始信号DIN_START通过第一锁存信号DQS<0>锁存时具有第一逻辑值，而当输入开始信号DIN_START通过第三锁存信号DQS<2>锁存时具有第二逻辑值。当输入开始信号DIN_START通过第一锁存信号DQS<0>锁存时，经由数据焊盘DQ_P输入的数据之中的在第4N-3顺次输入的数据可以通过第一锁存信号DQS<0>锁存，以及当输入开始信号DIN_START通过第三锁存信号DQS<2>锁存时，在经由数据焊盘DQ_P输入的数据之中的在第4N-3顺次输入的数据可以通过第三锁存信号DQS<2>锁存。
对准单元362可以与第四锁存信号DQS<3>和第二锁存信号DQS<1>同步地将第一输出端子至第四输出端子OUT<0:3>的数据对准且输出。对准单元362可以响应于第四锁存信号DQS<3>来将第一输出端子OUT<0>和第二输出端子OUT<1>的数据对准且输出数据OUTD<0>和OUTD<1>。另外，对准单元362可以响应于第二锁存信号DQS<1>来将第三输出端子OUT<2>和第四输出端子OUT<3>的数据对准且输出数据OUTD<2>和OUTD<3>。因此，数据OUTD<0>和OUTD<1>可以是通过第一锁存信号DQS<0>和第二锁存信号DQS<1>锁存且通过第四锁存信号DQS<3>对准的数据。另外，数据OUTD<2>和OUTD<3>可以是通过第三锁存信号DQS<2>和第四锁存信号DQS<3>锁存且通过第二锁存信号DQS<1>对准的数据。
传送单元363当对应信号COR具有第一逻辑值时可以将第一输出端子OUT<0>至第四输出端子OUT<3>的数据分别传送至第一数据传送线DL<0>至第四数据传送线DL<3>，以及当对应信号COR具有第二逻辑值时，可以将第一输出端子OUT<0>至第四输出端子OUT<3>的数据分别传送至第三数据传送线DL<2>和第四数据传送线DL<3>以及第一数据传送线DL<0>和第二数据传送线DL<1>。
此外，当传送经由第一缓冲器310输入的附加数据时，传送单元363当对应信号COR具有第一逻辑值时可以将第一输出端子OUT<0>和第二输出端子OUT<1>的数据传送至第一附加数据传送线ADL<0>和第二附加数据传送线ADL<1>，而当对应信号COR具有第二逻辑值时可以将第三输出端子OUT<2>和第四输出端子OUT<3>的数据传送至第一附加数据传送线ADL<0>和第二附加数据传送线ADL<1>。
内部电路370可以与经由第三缓冲器330输入的时钟信号CK同步操作，以及可以响应于数据输入命令DIN_CMD来处理经由数据传送线DL<0:3>和ADL<0:1>传送的数据。数据的处理可以表示对数据传送线DL<0:3>和ADL<0:1>的数据的储存。例如，图3中所示的半导体器件可以是DRAM，以及数据输入命令DIN_CMD可以是促使DRAM在存储器单元中写入输入的数据的写入命令。经由附加数据传送线ADL<0:1>传送的附加数据可以是用来经由数据传送线DL<0:3>对储存在内部电路370中的数据执行循环冗余校验(CRC)的循环冗余校验(CRC)数据，例如，CRC码。
内部电路370可以包括核单元371和CRC处理单元372，其中核单元371包括多个存储器单元(未示出)。CRC处理单元372可以响应于当执行CRC操作时激活的模式信号MODE，基于当模式信号MODE激活时附加数据传送线ADL<0:1>的数据,通过CRC运算来检查数据传送线DL<0:3>的数据中的错误，并且可以输出结果ERR。核单元371可以响应于数据输入命令DIN_CMD来储存数据传送线DL<0:3>和ADL<0:1>的数据。
图3中所示的半导体器件可以通过仅使用数据选通信号DQS来并行对准数据直到数据被传送至数据传送线DL<0:3>和ADL<0:1>为止。因此，通过利用使用数据选通信号DQS产生的对应信号COR，可以促使以预定次序输入的数据能够传送至对应的数据传送线，而与在某个顺次输入的数据(例如，在第4*N-3顺次输入的数据)被哪个锁存信号锁存无关。因此，与以上参照图1和图2描述的半导体器件不同，由于当并行对准数据时可以不使用用于补偿数据选通信号DQS和时钟信号CK之间的相位差的延迟，所以可以降低抖动并且可以增加建立/保持裕度，从而使得能够实现高速操作。
图4是在图3中所示的锁存信号发生块340的详细图示。
如在图4中所示，锁存信号发生块340可以包括D触发器410和420，以及锁存器430至460。
第一D触发器410可以储存在数据选通信号DQS的上升沿输入至输入端子D的值，并且将该值输出至输出端子Q。第一D触发器410储存且输出的初始值可以是低逻辑电平，即，“0”。第二D触发器420可以储存在数据选通信号DQS的上升沿输入至输入端子D的值，并且将该值输出至输出端子Q。第二D触发器420储存且输出的初始值可以是高逻辑电平，即，“1”。
第一锁存器430和第二锁存器440中的每个可以将在数据选通信号DQS的上升沿输入至输入端子I的值输出至输出端子O，并且保留该输出值直到下一个上升沿为止。第三锁存器450和第四锁存器460中的每个可以将在数据选通信号DQS的下降沿输入至输入端子I的值输出至输出端子O，并且保留该输出值直到下一个下降沿为止。
第一D触发器410可以储存在数据选通信号DQS的第一上升沿输入至输入端子D的值(例如，通过使从输出端子Q输出的值反相获得的高逻辑电平)，并且将该值输出至输出端子Q。第一锁存器430在数据选通信号DQS的上升沿接收且输出第一D触发器410的输出值，并且将该值保留直到数据选通信号DQS的下一个上升沿为止。因此，第一锁存信号DQS<0>可以是在数据选通信号DQS的第一上升沿激活且在数据选通信号DQS的每个上升沿触发的信号。
第三锁存器450可以在数据选通信号DQS的下降沿接收且输出第一锁存信号DQS<0>，并且保留该值直到下一个下降沿为止。因此，从第一D触发器410输出的高逻辑电平在第一上升沿的下一个下降沿(即，在第一下降沿)被传送以作为第二锁存信号DQS<1>，并且第二锁存信号DQS<1>可以是在数据选通信号DQS的第一下降沿激活且在数据选通信号DQS的每个下降沿触发的信号。
第二D触发器420可以储存在数据选通信号DQS的第一上升沿输入至输入端子D的值(例如，通过使从输出端子Q输出的值反相所获得的低逻辑电平)，并且将该值输出至输出端子Q。另外，第二D触发器420可以储存在数据选通信号DQS的第二上升沿输入至输入端子D的高逻辑电平，并且将该值输出至输出端子Q。第二锁存器440在数据选通信号DQS的上升沿接收且输出第二D触发器420的输出值，并且保留该值直到数据选通信号DQS的下一个上升沿为止。因此，第三锁存信号DQS<2>可以是在数据选通信号DQS的第二上升沿激活且在数据选通信号DQS的每个上升沿触发的信号。
第四锁存器460可以在数据选通信号DQS的下降沿接收且输出第三锁存信号DQS<2>，并且保留该值直到下一个下降沿为止。因此，从第二D触发器420输出的高逻辑电平在第二上升沿的下一个下降沿(即，在第二下降沿)被传送以作为第四锁存信号DQS<3>，并且第四锁存信号DQS<3>可以是在数据选通信号DQS的第二下降沿激活且在数据选通信号DQS的每个下降沿触发的信号。
如上所述，锁存信号发生块340可以通过仅使用数据选通信号DQS来产生分别与数据选通信号DQS的第一上升沿、第一下降沿、第二上升沿和第二下降沿同步且具有是数据选通信号DQS的两倍长周期的第一锁存信号至第四锁存信号DQS<0:3>。
图5是在图3中所示的对应信号发生单元361的详细图示。
如在图5中所示，对应信号发生单元361可以包括第一锁存部510、第二锁存部520和信号发生部530。
第一锁存部510可以响应于第一锁存信号DQS<0>来锁存输入开始信号DIN_START，并且将其结果输出为输出LOUT<0>。当输入开始信号DIN_START通过第一锁存信号DQS<0>锁存时，第一锁存部510可以激活输出LOUT<0>。
第二锁存部520可以响应于第三锁存信号DQS<2>来锁存输入开始信号DIN_START，并且将其结果输出为输出LOUT<1>。第二锁存部520可以当输入开始信号DIN_START通过第三锁存信号DQS<2>锁存时激活输出LOUT<1>。
信号发生部530可以响应于第一锁存部510的输出LOUT<0>和第二锁存部520的输出LOUT<1>来产生对应信号COR。信号发生部530可以当第一锁存部510的输出LOUT<0>被激活时，将对应信号COR的逻辑值设置为第一值，以及当第二锁存部520的输出LOUT<1>被激活时将对应信号COR的逻辑值设置为第二值。信号发生部530可以包括RS锁存器，RS锁存器用于经由置位输入端子接收输出LOUT<0>和LOUT<1>之一以及用于经由复位输入端子接收LOUT<0>和LOUT<1>的另一个。例如，当第一逻辑值是高逻辑电平而第二逻辑值是低逻辑电平时，RS锁存器经由置位输入端子接收输出LOUT<0>，而经由复位输入端子接收输出LOUT<1>。
图6是在图3中所示的传送单元363的图示。
如在图6中所示，传送单元363可以包括传送信号发生部610和内部传送部620。
当对应信号COR具有第一逻辑值时，传送信号发生部610可以传送第一最后锁存信号LAST_LAT<0>以作为第一传送信号TRANS<0>，以及传送第二最后锁存信号LAST_LAT<1>以作为第三传送信号TRANS<2>。另外地，当对应信号COR具有第二逻辑值时，传送信号发生部610可以传送第一最后锁存信号LAST_LAT<0>以作为第二传送信号TRANS<1>，以及传送第二最后锁存信号LAST_LAT<1>以作为第四传送信号TRANS<3>。
第一最后锁存信号LAST_LAT<0>可以是在由数据锁存块350锁存的数据之中最后锁存的数据锁存的时间被激活的信号。例如，当由数据锁存块350锁存的数据之中最后锁存的数据通过第四锁存信号DQS<3>锁存时，第一最后锁存信号LAST_LAT<0>可以是当数据通过第四锁存信号DQS<3>锁存时激活的信号，以及当最后锁存的数据通过第二锁存信号DQS<1>锁存时，第一最后锁存信号LAST_LAT<0>可以是当数据通过第二锁存信号DQS<1>锁存时激活的信号。
此外，第二最后锁存信号LAST_LAT<1>可以是在由数据锁存块350锁存的附加数据之中最后锁存的附加数据锁存的时间(诸如传送附加数据的时间)被激活的信号。例如，当由数据锁存块350锁存的附加数据之中最后锁存的附加数据通过第二锁存信号DQS<1>锁存时，第二最后锁存信号LAST_LAT<1>可以是当附加数据通过第二锁存信号DQS<1>锁存时激活的信号，以及当最后锁存的附加数据通过第四锁存信号DQS<3>锁存时，第二最后锁存信号LAST_LAT<1>可以是当数据通过第四锁存信号DQS<3>锁存时激活的信号。
内部传送部620当第一传送信号TRANS<0>激活时可以将第一输出端子OUT<0>至第四输出端子OUT<3>的数据OUTD<0>、OUTD<1>、OUTD<2>和OUTD<3>分别传送至第一数据传送线至第四数据传送线DL<0:3>，以及当第二传送信号TRANS<1>激活时可以将第一输出端子OUT<0>至第四输出端子OUT<3>的数据OUTD<0>、OUTD<1>、OUTD<2>和OUTD<3>分别传送至第三数据传送线和第四数据传送线DL<2:3>以及第一数据传送线和第二数据传送线DL<0:1>。此外，内部传送部620当第三传送信号TRANS<2>激活时可以将第一输出端子OUT<0>和第二输出端子OUT<1>的数据OUTD<0：1>分别传送至第一附加数据传送线和第二附加数据传送线ADL<0:1>，以及当第四传送信号TRANS<3>激活时可以将第三输出端子OUT<2>和第四输出端子OUT<3>的数据OUTD<2：3>分别传送至第一附加数据传送线和第二附加数据传送线ADL<0:1>。
内部传送部620可以包括多个反相器INV_0至INV_11和多个锁存器LAT_0至LAT_5。多个第一反相器INV_0至INV_3可以对使第一传送信号TRANS<0>激活时输入的数据反相且输出，多个第二反相器INV_4至INV_7可以对使第二传送信号TRANS<1>激活时输入的数据反相且输出，多个第三反相器INV_8和INV_9可以使当第三传送信号TRANS<2>激活时输入的数据反相且输出，以及多个第四反相器INV_10和INV_11可以使当第四传送信号TRANS<3>激活时输入的数据反相且输出。锁存器LAT_0至LAT_5可以分别对应于数据传送线DL<0:3>和ADL<0:1>，以及可以将使从激活的反相器输出的数据反相，并且将反相的数据输出至对应的数据传送线。
图7A至图7D是用于描述在图3中所示的半导体器件的操作的波形图。图7A是描述当半导体器件接收8个数据且不接收附加数据时的半导体器件的操作的波形图。
在图7A中，8个数据D0至D7与数据输入命令DIN_CMD对应地经由数据焊盘DQ_P串行输入。第一数据D0和第五数据D4通过第一锁存信号DQS<0>锁存。
经由数据焊盘DQ_P输入的8个数据D0至D7与经由数据选通焊盘DQS_P输入的数据选通信号DQS一起输入至半导体器件。半导体器件通过使用数据选通信号DQS来产生第一锁存信号至第四锁存信号DQS<0:3>。
数据锁存块350响应于第一锁存信号和第二锁存信号DQS<0:1>来锁存第一数据D0和第二数据D1、第五数据D4和第六数据D5，并且与第二锁存信号DQS<1>对准地将锁存的数据输出至第一输出端子和第二输出端子OUT<0:1>。此外，数据锁存块350响应于第三锁存信号和第四锁存信号DQS<2:3>来锁存第三数据D2和第四数据D3以及第七数据D6和第八数据D7，并且与第四锁存信号DQS<3>对准地将锁存的数据输出至第三输出端子和第四输出端子OUT<2:3>。
对准单元362基于第四锁存信号DQS<3>使第一输出端子和第二输出端子OUT<0:1>的数据对准并且产生数据OUTD<0>和OUTD<1>，以及基于第二锁存信号DQS<1>使第三输出端子和第四输出端子OUT<2:3>的数据对准且产生数据OUTD<2>和OUTD<3>。
由于如箭头A1所指示的输入开始信号DIN_START通过第一锁存信号DQS<0>锁存，所以对应信号COR具有第一值,例如，高逻辑电平，并且第一最后锁存信号LAST_LAT<0>作为第一传送信号TRANS<0>进行传送。因此，数据OUTD<0>、OUTD<1>、OUTD<2>和OUTD<3>被分别传送至第一数据传送线至第四数据传送线DL<0:3>。
图7B是描述当半导体器件接收8个数据且不接收附加数据时半导体器件的操作的波形图。
在图7B中，与数据输入命令DIN_CMD相对应地经由数据焊盘DQ_P串行输入8个数据D0至D7。第一数据D0和第五数据D4通过第三锁存信号DQS<2>锁存。
数据锁存块350响应于第一锁存信号和第二锁存信号DQS<0:1>来锁存第三数据D2和第四数据D3以及第七数据D6和第八数据D7，并且与第二锁存信号DQS<1>对准地将锁存的数据输出至第一输出端子和第二输出端子OUT<0:1>。另外地，数据锁存块350响应于第三锁存信号和第四锁存信号DQS<2:3>来锁存第一数据D0和第二数据D1以及第五数据D4和第六数据D5，并且与第四锁存信号DQS<3>对准地将锁存的数据输出至第三输出端子和第四输出端子OUT<2:3>。
由于如箭头A2所指示的输入开始信号DIN_START通过第三锁存信号DQS<2>锁存，所以对应信号COR具有第二值，例如，低逻辑电平，并且第一最后锁存信号LAST_LAT<0>作为第二传送信号TRANS<1>进行传送。因此，数据OUTD<2>、OUTD<3>、OUTD<0>和OUTD<1>被分别传送至第一数据传送线至第四数据传送线DL<0:3>。
图7C是描述当半导体器件接收8个数据和2个附加数据时半导体器件的操作的波形图。
在图7C中，与数据输入命令DIN_CMD相对应地经由数据焊盘DQ_P串行输入10个数据D0至D7、AD0和AD1。第一数据D0和第五数据D4以及第一附加数据AD0通过第一锁存信号DQS<0>锁存。
数据锁存块350响应于第一锁存信号和第二锁存信号DQS<0:1>来锁存第一数据D0和第二数据D1、第五数据D4和第六数据D5以及第一附加数据AD0和第二附加数据AD1，并且与第二锁存信号DQS<1>对准地将锁存的数据输出至第一输出端子和第二输出端子OUT<0:1>。此外，数据锁存块350响应于第三锁存信号和第四锁存信号DQS<2:3>来锁存第三数据D2和第四数据D3、第七数据D6和第八数据D7，并且与第四锁存信号DQS<3>对准地将锁存的数据输出至第三输出端子和第四输出端子OUT<2:3>。
由于如箭头A3所指示的输入开始信号DIN_START通过第一锁存信号DQS<0>锁存，所以对应信号COR具有第一值，例如，高逻辑电平。当输入8个数据D0至D7时，第一最后锁存信号LAST_LAT<0>被传送以作为第一传送信号TRANS<0>，以及当输入附加数据AD0和AD1时，第二最后锁存信号LAST_LAT<1>被传送以作为第三传送信号TRANS<2>。因此，在前者情况下，数据OUTD<0>、OUTD<1>、OUTD<2>和OUTD<3>被分别传送至第一数据传送线至第四数据传送线DL<0:3>，以及在后者情况下，数据OUTD<0>和OUTD<1>被分别传送至第一附加数据传送线和第二附加数据传送线ADL<0:1>。
图7D是描述当半导体器件接收8个数据和2个附加数据时半导体器件的操作的波形图。
在图7D中，与数据输入命令DIN_CMD相对应地经由数据焊盘DQ_P串行输入10个数据D0至D7、AD0和AD1。第一数据D0和第五数据D4以及第一附加数据AD0通过第三锁存信号DQS<2>锁存。
数据锁存块350响应于第一锁存信号和第二锁存信号DQS<0:1>来锁存第三数据D2和第四数据D3以及第七数据D6和第八数据D7，并且与第二锁存信号DQS<1>对准地将锁存的数据输出至第一输出端子和第二输出端子OUT<0:1>。数据锁存块350响应于第三锁存信号和第四锁存信号DQS<2:3>来锁存第一数据D0和第二数据D1、第五数据D4和第六数据D5以及第一附加数据AD0和第二附加数据AD1，并且与第四锁存信号DQS<3>对准地将锁存的数据输出至第三输出端子和第四输出端子OUT<2:3>。
由于如箭头A4所指示，输入开始信号DIN_START通过第三锁存信号DQS<2>锁存，所以对应信号COR具有第二值，例如，低逻辑电平。当输入8个数据D0至D7时，第一最后锁存信号LAST_LAT<0>作为第二传送信号TRANS<1>来传送，以及当输入附加数据AD0和AD1时，第二最后锁存信号LAST_LAT<1>作为第四传送信号TRANS<3>来传送。因此，在前者情况下，数据OUTD<2>、OUTD<3>、OUTD<0>和OUTD<1>被分别传送至第一数据传送线至第四数据传送线DL<0:3>，以及在后者情况下，数据OUTD<2>和OUTD<3>被分别传送至第一附加数据传送线和第二附加数据传送线ADL<0:1>。
图8是图示根据本发明的一个实施例的半导体器件的框图。
如在图8中所示，半导体器件可以包括第一缓冲器810、第二缓冲器820、第三缓冲器830、锁存信号发生块840、回环锁存信号发生块850、第一数据锁存块860、第二数据锁存块870、数据传送块880、多个数据传送线DL<0：3>和ADL<0:1>，以及内部电路890。
为了传输数据，数据选通信号DQS触发了预定时段，并且在其他时段中保持高阻抗(Hi-Z)状态。当由于噪音的原因数据选通信号DQS中出现了伪信号时，由于数据选通信号DQS在触发结束之后未立即返回高阻抗状态，所以可能发生触发错误并且可能输入无效的数据。图8示出了在图3的半导体器件中增加回环控制的配置来防止如上述的振铃现象的出现的半导体器件。
在下文中，针对下面情形作出说明：半导体器件使经由数据焊盘DQ_P串行输入的4个单元的数据并行对准，并且将对准的数据传送至4个数据传送线DL<0:3>，以及如果经由数据焊盘DQ_P输入了2个附加数据，则半导体器件使附加数据并行对准且将对准的附加数据传送至2个附加数据传送线ADL<0:1>。串行输入的数据、数据传送线和附加数据传送线的数目可以根据设计变化。
针对第一缓冲器810至第三缓冲器830，锁存信号发生块840、内部电路890和数据传送线DL<0:3>和ADL<0:1>的描述与针对图3中所示的第一缓冲器310至第三缓冲器330、锁存信号发生块340、内部电路370和数据传送线DL<0:3>和ADL<0:1>的描述相同。
如在图3中所示的半导体器件中，数据选通信号DQS可以经由选通线801传送至锁存信号发生块840。选通线801的一端可以直接连接至第二缓冲器820，以及选通线801的另一端可以直接连接至锁存信号发生块840。选通线801可以是这样的导电线——其不包括除了诸如寄生电阻和寄生电容之类的寄生部件之外的任何针对信号的延迟元件。
回环锁存信号发生块850可以响应于多个锁存信号DQS<0:3>的至少一个锁存信号来产生一个或更多个回环锁存信号RB_DQS<0:1>，每个回环锁存信号RB_DQS<0:1>被激活与对应于数据输入命令DIN_CMD的数据被输入的时间相对应的时段。回环锁存信号发生块850可以根据对应于数据输入命令DIN_CMD所输入的数据的脉冲串长度(burstlength)来将第二锁存信号DQS<1>和第四锁存信号DQS<3>分别作为第一回环锁存信号和第二回环锁存信号RB_DQS<0:1>来传送。回环锁存信号发生块850可以根据模式信号MODE控制第二锁存信号DQS<1>和第四锁存信号DQS<3>分别作为第一回环锁存信号和第二回环锁存信号RB_DQS<0:1>来传送的时段。
也就是说，回环锁存信号发生块850可以执行限制锁存信号的触发时段的功能，使得锁存信号可以仅触发经由数据焊盘DQ_P输入的数据要被锁存和传送所需的时段。第一数据锁存块860可以响应于锁存信号DQS<0:3>来锁存经由第一缓冲器810串行输入的数据。第一数据锁存块860对应于图3中所示的半导体器件的数据锁存块350，并且可以与上面参照图3描述的数据锁存块350在配置和操作方面相同。
第二数据锁存块870可以响应于一个或更多个回环锁存信号RB_DQS<0:1>来锁存从第一数据锁存块860经由输出端子OUT<0:3>输出的数据。第二数据锁存块870可以包括分别对应于输出端子OUT<0:3>的多个回环输出端子RB_OUT<0:3>，以及可以将通过一个或更多个回环锁存信号RB_DQS<0:1>锁存的数据输出至与输出端子OUT<0:3>相对应的回环输出端子RB_OUT<0:3>。
对于这些操作，第二数据锁存块870可以包括第一回环锁存单元871至第四回环锁存单元874。第一回环锁存单元871可以响应于第一回环锁存信号RB_DQS<0>来锁存第一输出端子OUT<0>的数据，并且可以将锁存的数据输出至第一回环输出端子RB_OUT<0>。第二回环锁存单元872可以响应于第一回环锁存信号RB_DQS<0>来锁存第二输出端子OUT<1>的数据，并且可以将锁存的数据输出至第二回环输出端子RB_OUT<1>。第三回环锁存单元873可以响应于第二回环锁存信号RB_DQS<1>来锁存第三输出端子OUT<2>的数据，并且可以将锁存的数据输出至第三回环输出端子RB_OUT<2>。第四回环锁存单元874可以响应于第二回环锁存信号RB_DQS<1>来锁存第四输出端子OUT<3>的数据，并且可以将锁存的数据输出至第四回环输出端子RB_OUT<3>。
数据传送块880可以根据响应于在开始输入与数据输入命令DIN_CMD相对应的数据的时间被激活的输入开始信号DIN_START而确定的对应关系，将由第二数据锁存块870锁存的数据传送至数据传送线DL<0:3>和ADL<0:1>。
数据传送块880可以根据哪个锁存信号锁存了输入开始信号DIN_START，以上面参照图3描述的相同对应关系将第一回环输出端子至第四回环输出端子RB_OUT<0:3>的数据传送至第一数据传送线至第四数据传送线DL<0:3>。对于附加数据，第一回环输出端子和第二回环输出端子RB_OUT<0:1>的数据或第三回环输出端子和第四回环输出端子RB_OUT<2:3>的数据可以被传送至第一附加数据传送线和第二附加数据传送线ADL<0:1>。
数据传送块880可以基于由第二数据锁存块870锁存的数据之中最终锁存的数据被锁存的时间使从第二数据锁存块870输出的数据并行对准。例如，当由第二数据锁存块870锁存的数据之中的通过第一锁存信号DQS<0>锁存的数据是第一锁存的数据时，数据传送块880可以基于第二回环锁存信号RB_DQS<1>被激活时的时间来对准且输出由第二数据锁存块870锁存的数据。此外，当由第二数据锁存块870锁存的数据之中的通过第三锁存信号DQS<2>锁存的数据是第一锁存的数据时，数据传送块880可以基于第一回环锁存信号RB_DQS<0>被激活的时间来对准且输出由第二数据锁存块870锁存的数据。因而，被传送至第一数据传送线至第四数据传送线DL<0:3>的数据可以根据它们输入的顺次进行对准，并且可以具有相同的相位。
为了执行上述操作，数据传送块880可以包括对应信号发生单元881、对准单元882和传送单元883。对应信号发生单元881的配置和操作可以与在图3和图5中所示的对应信号发生单元361的配置和操作相同。
对准单元882与第一回环锁存信号RB_DQS<0>和第二回环锁存信号RB_DQS<1>同步地对准且输出第一回环输出端子至第四回环输出端子RB_OUT<0:3>的数据。对准单元882可以响应于第二回环锁存信号DQS<1>来使第一回环输出端子RB_OUT<0>和第二回环输出端子RB_OUT<1>的数据对准且输出数据RB_OUTD<0>和RB_OUTD<1>。此外，对准单元882可以响应于第一回环锁存信号RB_DQS<0>来使第三回环输出端子RB_OUT<2>和第四回环输出端子RB_OUT<3>的数据对准，并且输出数据RB_OUTD<2>和RB_OUTD<3>。因此，数据RB_OUTD<0>和RB_OUTD<1>可以是通过第一回环锁存信号RB_DQS<0>锁存且通过第二回环锁存信号RB_DQS<1>对准的数据。数据RB_OUTD<2>和RB_OUTD<3>可以是通过第二回环锁存信号RB_DQS<1>锁存且通过第一回环锁存信号RB_DQS<0>对准的数据。
传送单元883可以当对应信号COR具有第一逻辑值时将第一回环输出端子RB_OUT<0>至第四回环输出端子RB_OUT<3>的数据分别传送至第一数据传送线DL<0>至第四数据传送线DL<3>，以及可以当对应信号COR具有第二逻辑值时，将第一回环输出端子RB_OUT<0>至第四回环输出端子RB_OUT<3>的数据分别传送至第三数据传送线DL<2>和第四数据传送线DL<3>以及第一数据传送线DL<0>和第二数据传送线DL<1>。
此外，当传送经由第一缓冲器810输入的附加数据时，传送单元883当对应信号COR具有第一逻辑值时可以将第一回环输出端子RB_OUT<0>和第二回环输出端子RB_OUT<1>的数据传送至第一附加数据传送线ADL<0>和第二附加数据传送线ADL<1>，而当对应信号COR具有第二逻辑值时，可以将第三回环输出端子RB_OUT<2>和第四回环输出端子RB_OUT<3>的数据传送至第一附加数据传送线ADL<0>和第二附加数据传送线ADL<1>。
传送单元883的详细配置和操作与以上参照图3和图6描述的传送单元363的详细配置和操作相同。
图8中所示的半导体器件可以防止由于数据选通信号DQS的振铃现象的原因而传送无效数据，从而改善了半导体器件的可靠性，同时如在图3中所示的半导体器件中降低了抖动且增加了建立/保持裕度。
图9是在图8中所示的回环锁存信号发生块850的详细图示。
如在图9中所示，回环锁存信号发生块850可以包括：第一计数单元910、第二计数单元920、第一逻辑运算单元930、第二逻辑运算单元940、第一信号发生单元950、第二信号发生单元960、第一时段信号发生单元970、第二时段信号发生单元980，以及信号传送单元990。
第一时段信号发生单元970当图5中所示的输出LOUT<0>被激活时(即，当对应信号COR变成第一逻辑值时)可以激活第一时段信号NA，以及当第一信号发生单元950的输出SIG1被激活时可以去激活第一时段信号NA。此外，第二时段信号发生单元980当输出LOUT<1>被激活时(即，当对应信号COR变成第二逻辑值时)可以激活第二时段信号NB，以及当第二信号发生单元960的输出SIG2被激活时可以去激活第二时段信号NB。
在使得第一时段信号NA和第二时段信号NB中的至少一个时段信号被激活的时段期间，信号传送单元990可以将第二锁存信号DQS<1>和第四锁存信号DQS<3>作为第一回环锁存信号和第二回环锁存信号RB_DQS<0:1>来传送。
第一计数单元910可以对在第一时段信号NA被激活的时段期间第三锁存信号DQS<2>被激活的次数进行计数，并且可以产生与其结果相对应的第一计数值CNT1<0:A>。第二计数单元920可以对在第二时段信号NB被激活的时段期间第一锁存信号DQS<0>被激活的次数进行计数，并且可以产生与其结果相对应的第二计数值CNT2<0:A>。
第一逻辑运算单元930可以将脉冲串长度信号BL4和第一计数值CNT1<0:A>进行组合，并且将结果输出为输出COUT<0>。脉冲串长度信号BL4(作为指示与数据输入命令DIN_CMD对应输入的数据的数目的信号)可以是当与数据输入命令DIN_CMD对应输入的数据的数目是4时激活且当数目是8时去激活的信号。当脉冲串长度信号BL4激活时，第一逻辑运算单元930可以当第一计数值CNT1<0:A>对应于第三锁存信号DQS<2>的激活被计数1次的结果时，激活输出COUT<0>。此外，当脉冲串长度信号BL4被去激活时，第一逻辑运算单元930可以当第一计数值CNT1<0:A>对应于第三锁存信号DQS<2>的激活被计数2次的结果时，激活输出COUT<0>。
第二逻辑运算单元940可以将脉冲串长度信号BL4和第二计数值CNT2<0:A>进行组合，并且将结果输出为输出COUT<1>。与第一逻辑运算单元930类似，当脉冲串长度信号BL4激活时，第二逻辑运算单元940可以当第二计数值CNT2<0:A>对应于第一锁存信号DQS<0>的激活被计数1次的结果时，将输出COUT<1>激活。此外，当脉冲串长度信号BL4去激活时，第二逻辑运算单元940可以当第二计数值CNT2<0:A>对应于第一锁存信号DQS<0>的激活被计数2次的结果时，将输出COUT<1>激活。
第一信号发生单元950当模式信号MODE被去激活时，第四锁存信号DQS<3>被激活时，可以传送第一逻辑运算单元930的输出COUT<0>以作为输出SIG1，而当模式信号MODE被激活时，第二锁存信号DQS<1>被激活时，可以传送第一逻辑运算单元930的输出COUT<0>以作为输出SIG1。
第二信号发生单元960当模式信号MODE被去激活时，当第二锁存信号DQS<1>被激活时，可以传送第二逻辑运算单元940的输出COUT<1>以作为输出SIG2，以及当模式信号MODE被激活时，当第四锁存信号DQS<3>被激活时，可以将第二逻辑运算单元940的输出COUT<1>作为输出SIG2来传送。
如果输入开始信号DIN_START通过第一锁存信号DQS<0>锁存，则第一时段信号NA被激活，并且第二锁存信号DQS<1>和第四锁存信号DQS<3>分别作为第一回环锁存信号和第二回环锁存信号RB_DQS<0:1>来传送。在第一时段信号NA被激活之后，第一计数单元910对第三锁存信号DQS<2>被激活的次数进行计数。如果未输入附加数据且当脉冲串长度为4时，则当在第三锁存信号DQS<2>的激活次数的数目被计数1次之后激活第四锁存信号DQS<3>时，第一时段信号NA被去激活。如果当脉冲串长度为4时输入了附加数据，则当在第三锁存信号DQS<2>的激活次数的数目被计数1次之后激活第二锁存信号DQS<1>时，第一时段信号NA被去激活。如果第一时段信号NA被去激活，则第二锁存信号DQS<1>和第四锁存信号DQS<3>被阻断，以及第一回环锁存信号和第二回环锁存信号RB_DQS<0:1>被去激活。如果当脉冲串长度是8时未输入附加数据，则在第三锁存信号DQS<2>的激活次数的数目被计数2次之后激活第四锁存信号DQS<3>时，第一时段信号NA被去激活。如果当脉冲串长度是8时输入附加数据，则当在第三锁存信号DQS<2>的激活次数的数目被计数2次之后激活第二锁存信号DQS<1>时，第一时段信号NA被去激活。
如果输入开始信号DIN_START通过第三锁存信号DQS<2>锁存，则第二时段信号NB被激活，并且第二锁存信号DQS<1>和第四锁存信号DQS<3>分别作为第一回环锁存信号和第二回环锁存信号RB_DQS<0:1>来传送。在第二时段信号NB被激活之后，第二计数单元920对第一锁存信号DQS<0>被激活的次数计数。如果当脉冲串长度是4时附加数据未被输入，则在第一锁存信号DQS<0>的激活次数的数目被计数1次之后第二锁存信号DQS<1>被激活时，第二时段信号NB被去激活。如果当脉冲串长度是4时输入附加数据，则在第一锁存信号DQS<0>的激活次数的数目被计数1次之后激活第四锁存信号DQS<3>时，第二时段信号NB被去激活。如果第二时段信号NB被去激活，则第二锁存信号DQS<1>和第四锁存信号DQS<3>被阻断，并且第一回环锁存信号和第二回环锁存信号RB_DQS<0:1>被去激活。如果当脉冲串长度是8时未输入附加数据，则在第一锁存信号DQS<0>激活次数的数目被计数2次之后激活第二锁存信号DQS<1>时，第二时段信号NB被去激活。如果当脉冲串长度是8时输入附加数据，则在第一锁存信号DQS<0>激活次数的数目被计数2次之后激活第四锁存信号DQS<3>时，第二时段信号NB被去激活。
图10A至图10D是用于描述在图8中所示的半导体器件的操作的波形图。
图10A是描述当半导体器件接收8个数据且不接收附加数据时半导体器件的操作的波形图。
在图10A中，与数据输入命令DIN_CMD相对应地经由数据焊盘DQ_P串行输入8个数据D0至D7。第一数据D0和第五数据D4通过第一锁存信号DQS<0>锁存。
经由数据焊盘DQ_P输入的8个数据D0至D7与经由数据选通焊盘DQS_P输入的数据选通信号DQS一起被输入至半导体器件。半导体器件通过使用数据选通信号DQS来产生第一锁存信号至第四锁存信号DQS<0:3>。
回环锁存信号发生块850从输入开始信号DIN_START通过第一锁存信号DQS<0>锁存的时间至直到第三锁存信号DQS<2>被激活两次之后第四锁存信号DQS<3>被激活为止，激活第一时段信号NA，并且在第一时段信号NA激活的时段期间，传送第二锁存信号DQS<1>和第四锁存信号DQS<3>以作为第一回环锁存信号和第二回环锁存信号RB_DQS<0:1>。
第一数据锁存块860响应于第一锁存信号和第二锁存信号DQS<0:1>来锁存第一数据D0和第二数据D1，以及第五数据D4和第六数据D5，并且与第二锁存信号DQS<1>对准地将锁存的数据输出至第一输出端子和第二输出端子OUT<0:1>。另外地，第一数据锁存块860响应于第三锁存信号和第四锁存信号DQS<2:3>来锁存第三数据D2和第四数据D3以及第七数据D6和第八数据D7，并且与第四锁存信号DQS<3>对准地将锁存的数据输出至第三输出端子和第四输出端子OUT<2:3>。
第二数据锁存块870响应于第一回环锁存信号RB_DQS<0>来锁存第一输出端子和第二输出端子OUT<0:1>的数据，并且将该数据输出至第一回环输出端子和第二回环输出端子RB_OUT<0:1>。第二数据锁存块870响应于第二回环锁存信号RB_DQS<1>来锁存第三输出端子和第四输出端子OUT<2:3>的数据，并且将该数据输出至第三回环输出端子和第四回环输出端子RB_OUT<2:3>。
对准单元882基于第二回环锁存信号RB_DQS<1>使第一回环输出端子和第二回环输出端子RB_OUT<0:1>的数据对准，并且产生数据RB_OUTD<0>和RB_OUTD<1>，以及基于第一回环锁存信号RB_DQS<0>使第三回环输出端子和第四回环输出端子RB_OUT<2:3>的数据对准，并且产生数据RB_OUTD<2>和RB_OUTD<3>。
由于如箭头A1所指示，输入开始信号DIN_START通过第一锁存信号DQS<0>锁存，所以对应信号COR具有第一值，例如，高逻辑电平，并且传送第一最后锁存信号LAST_LAT<0>以作为第一传送信号TRANS<0>。因此，数据RB_OUTD<0>、RB_OUTD<1>、RB_OUTD<2>和RB_OUTD<3>被分别传送至第一数据传送线至第四数据传送线DL<0:3>。
图10B是描述当半导体器件接收8个数据且不接收附加数据时半导体器件的操作的波形图。
在图10B中，与数据输入命令DIN_CMD相对应地经由数据焊盘DQ_P串行输入8个数据D0至D7。第一数据D0和第五数据D4通过第三锁存信号DQS<2>锁存。
回环锁存信号发生块850从输入开始信号DIN_START通过第三锁存信号DQS<2>锁存的时间至直到第一锁存信号DQS<0>被激活两次之后第二锁存信号DQS<1>被激活为止，激活第二时段信号NB，并且在第二时段信号NB被激活的时段期间，传送第二锁存信号DQS<1>和第四锁存信号DQS<3>以作为第一回环锁存信号和第二回环锁存信号RB_DQS<0:1>。
第一数据锁存块860响应于第一锁存信号和第二锁存信号DQS<0:1>来锁存第三数据D2和第四数据D3，以及第七数据D6和第八数据D7，并且与第二锁存信号DQS<1>对准地将锁存的数据输出至第一输出端子和第二输出端子OUT<0:1>。第一数据锁存块860响应于第三锁存信号和第四锁存信号DQS<2:3>来锁存第一数据D0和第二数据D1以及第五数据D4和第六数据D5，并且与第四锁存信号DQS<3>对准地将锁存的数据输出至第三输出端子和第四输出端子OUT<2:3>。
由于如箭头A2所指示，输入开始信号DIN_START通过第三锁存信号DQS<2>锁存，所以对应信号COR具有第二值，例如，低逻辑电平，并且传送第一最后锁存信号LAST_LAT<0>以作为第二传送信号TRANS<1>。因此，数据RB_OUTD<2>、RB_OUTD<3>、RB_OUTD<0>和RB_OUTD<1>被分别传送至第一数据传送线至第四数据传送线DL<0:3>。
图10C是描述当半导体器件接收8个数据和2个附加数据时半导体器件的操作的波形图。
在图10C中，与数据输入命令DIN_CMD相对应地经由数据焊盘DQ_P串行输入10个数据D0至D7、AD0和AD1。第一数据D0和第五数据D4以及第一附加数据AD0通过第一锁存信号DQS<0>锁存。
回环锁存信号发生块850从输入开始信号DIN_START通过第一锁存信号DQS<0>锁存时的时间至直到在第三锁存信号DQS<2>被激活2次之后第二锁存信号DQS<1>被激活为止，激活第一时段信号NA，并且在第一时段信号NA激活的时段期间，传送第二锁存信号DQS<1>和第四锁存信号DQS<3>以作为第一回环锁存信号和第二回环锁存信号RB_DQS<0:1>。
第一数据锁存块860响应于第一锁存信号和第二锁存信号DQS<0:1>来锁存第一数据D0和第二数据D1、第五数据D4和第六数据D5以及第一附加数据AD0和第二附加数据AD1，并且与第二锁存信号DQS<1>对准地将锁存的数据输出至第一输出端子和第二输出端子OUT<0:1>。数据锁存块860响应于第三锁存信号和第四锁存信号DQS<2:3>来锁存第三数据D2和第四数据D3以及第七数据D6和第八数据D7，并且与第四锁存信号DQS<3>对准地将锁存的数据输出至第三输出端子和第四输出端子OUT<2:3>。
由于如箭头A3所指示，输入开始信号DIN_START通过第一锁存信号DQS<0>锁存，所以对应信号COR具有第一值，例如，高逻辑电平。当输入8个数据D0至D7时，第一最后锁存信号LAST_LAT<0>作为第一传送信号TRANS<0>来传送，而当输入附加数据AD0和AD1时，第二最后锁存信号LAST_LAT<1>作为第三传送信号TRANS<2>来传送。因此，在前者情况下，数据RB_OUTD<0>、RB_OUTD<1>、RB_OUTD<2>和RB_OUTD<3>被分别传送至第一数据传送线至第四数据传送线DL<0:3>，而在后者情况下，数据RB_OUTD<0>和RB_OUTD<1>被分别传送至第一附加数据传送线和第二附加数据传送线ADL<0:1>。
图10D是描述当半导体器件接收8个数据和2个附加数据时半导体器件的操作的波形图。
在图10D中，与数据输入命令DIN_CMD相对应地经由数据焊盘DQ_P串行输入10个数据D0至D7以及AD0和AD1。第一数据D0和第五数据D4以及第一附加数据AD0通过第三锁存信号DQS<2>锁存。
回环锁存信号发生块850从输入开始信号DIN_START通过第三锁存信号DQS<2>锁存的时间至直到在第一锁存信号DQS<0>被激活2次之后第四锁存信号DQS<3>被激活为止，激活第二时段信号NB，并且在第二时段信号NB激活的时段期间，传送第二锁存信号DQS<1>和第四锁存信号DQS<3>以作为第一回环锁存信号和第二回环锁存信号RB_DQS<0:1>。
第一数据锁存块860响应于第一锁存信号和第二锁存信号DQS<0:1>来锁存第三数据D2和第四数据D3以及第七数据D6和第八数据D7，并且与第二锁存信号DQS<1>对准地将锁存的数据输出至第一输出端子和第二输出端子OUT<0:1>。数据锁存块860响应于第三锁存信号和第四锁存信号DQS<2:3>来锁存第一数据D0和第二数据D1、第五数据D4和第六数据D5以及第一附加数据AD0和第二附加数据AD1，并且与第四锁存信号DQS<3>对准地将锁存的数据输出至第三输出端子和第四输出端子OUT<2:3>。
由于如箭头A4所指示，输入开始信号DIN_START通过第三锁存信号DQS<2>锁存，所以对应信号COR具有第二值，例如，低逻辑电平。当输入8个数据D0至D7时，第一最后锁存信号LAST_LAT<0>作为第二传送信号TRANS<1>来传送，而当输入附加数据AD0和AD1时，第二最后锁存信号LAST_LAT<1>作为第四传送信号TRANS<3>来传送。因此，在前者情况下，数据RB_OUTD<2>、RB_OUTD<3>、RB_OUTD<0>和RB_OUTD<1>被分别传送至第一数据传送线至第四数据传送线DL<0:3>，而在后者情况下，数据RB_OUTD<2>和RB_OUTD<3>被分别传送至第一附加数据传送线和第二附加数据传送线ADL<0:1>。
根据本发明的实施例，由于通过使用数据选通信号，使串行输入的数据并行对准且把它们传送至数据传送线，所以可以降低抖动，并且可以增加建立/保持裕度。
根据本发明的实施例，由于使得使用数据选通信号产生的锁存信号仅在数据输入时段期间触发，所以即使当数据选通信号中产生噪声时，经由回环控制也能够基本上防止传送无效数据。
尽管已出于说明性的目的描述了本发明的各种实施例，但对于本领域技术人员将显然的是，在不脱离如所附权利要求限定的本发明的精神和范围的情况下，可以作出各种变化和修改。
通过本发明的实施例可以看出，本发明提供了下面技术方案:
技术方案1.一种半导体器件，包括：
第一缓冲器，其适于接收且缓冲数据；
第二缓冲器，其适于接收且缓冲数据选通信号；
选通线，其适于传送所述数据选通信号；
多个数据传送线，其适于传送经由所述第一缓冲器串行输入的数据之中的在对应顺次输入的数据；
锁存信号发生块，其适于基于经由所述选通线传送的所述数据选通信号来产生顺序激活的多个锁存信号；
数据锁存块，其适于基于所述锁存信号来锁存且并行对准经由所述第一缓冲器串行输入的数据；以及
数据传送块，其适于根据基于在开始输入对应于所述数据输入命令的数据的时间被激活的输入开始信号所确定的对应关系来将由所述数据锁存块锁存的数据传送至所述多个数据传送线。
技术方案2.如技术方案1所述的半导体器件，其中，所述数据锁存块包括与相应锁存信号相对应的多个输出端子，并且将通过所述锁存信号锁存的数据输出至对应的输出端子。
技术方案3.如技术方案1所述的半导体器件，其中，所述数据传送块基于由所述数据锁存块锁存的数据之中最后锁存的数据被锁存的时间使从所述数据锁存块输出的数据并行对准。
技术方案4.如技术方案1所述的半导体器件，其中，所述数据传送块根据基于所述输入开始信号确定的所述对应关系将所述输出端子的数据传送至所述数据传送线。
技术方案5.如技术方案4所述的半导体器件，
其中，所述数据传送线包括第一数据传送线至第四数据传送线，以及
其中，所述锁存信号发生块产生第一锁存信号、第二锁存信号、第三锁存信号和第四锁存信号，所述第一锁存信号与从所述第二缓冲器输出的所述数据选通信号的第一上升沿同步，所述第二锁存信号与所述数据选通信号的第一下降沿同步，所述第三锁存信号与所述数据选通信号的第二上升沿同步，以及所述第四锁存信号与所述数据选通信号的第二下降沿同步。
技术方案6.如技术方案5所述的半导体器件，其中，所述数据锁存块包括：
第一锁存单元，其适于基于所述第一锁存信号锁存数据，并且与所述第二锁存信号对准地将在其中锁存的数据输出至第一输出端子；
第二锁存单元，其适于基于所述第二锁存信号锁存数据，并且将在其中锁存的数据输出至第二输出端子；
第三锁存单元，其适于基于所述第三锁存信号锁存数据，并且与所述第四锁存信号对准地将在其中锁存的数据输出至第三输出端子；以及
第四锁存单元，其适于基于所述第四锁存信号锁存数据，并且将在其中锁存的数据输出至第四输出端子。
技术方案7.如技术方案6所述的半导体器件，其中，所述数据传送块包括：
对应信号发生单元，其适于产生对应信号，所述对应信号当所述输入开始信号通过所述第一锁存信号锁存时具有第一逻辑值，而当所述输入开始信号通过所述第三锁存信号锁存时具有第二逻辑值；
对准单元，其适于与所述第二锁存信号和所述第四锁存信号同步地使所述第一输出端子至所述第四输出端子的数据对准；以及
传送单元，其适于当所述对应信号具有所述第一逻辑值时，将所述第一输出端子至所述第四输出端子的数据分别传送至所述第一数据传送线至所述第四数据传送线，以及当所述对应信号具有所述第二逻辑值时，将所述第一输出端子至所述第四输出端子的数据分别传送至所述第三数据传送线和所述第四数据传送线以及所述第一数据传送线和所述第二数据传送线。
技术方案8.如技术方案7所述的半导体器件，
其中，所述数据传送线还包括第一附加数据传送线和第二附加数据传送线，以及
其中，当所述对应信号具有所述第一逻辑值时，将所述第一输出端子和所述第二输出端子的数据传送至所述第一附加数据传送线和所述第二附加数据传送线，以及当所述对应信号具有所述第二逻辑值时，将所述第三输出端子和所述第四输出端子的数据传送至所述第一附加数据传送线和所述第二附加数据传送线。
技术方案9.如技术方案8所述的半导体器件，
其中，所述传送单元包括：
传送信号发生部，其适于当所述对应信号具有所述第一逻辑值时，传送第一最后锁存信号和第二最后锁存信号以作为第一传送信号和第三传送信号，以及当所述对应信号具有所述第二逻辑值时，传送所述第一最后锁存信号和所述第二最后锁存信号以作为第二传送信号和第四传送信号，以及
其中，当最后锁存的数据被锁存时激活所述第一最后锁存信号，以及当由所述数据锁存块锁存的附加数据之中最后锁存的附加数据被锁存时激活所述第二最后锁存信号。
技术方案10.如技术方案9所述的半导体器件，其中，所述传送单元还包括：
内部传送部，其适于：当所述第一传送信号激活时将数据从所述第一输出端子至所述第四输出端子分别传送至所述第一数据传送线至所述第四数据传送线；当所述第二传送信号激活时将数据从所述第一输出端子至所述第四输出端子分别传送至所述第三数据传送线和所述第四数据传送线以及所述第一数据传送线和所述第二数据传送线；当所述第三传送信号激活时将数据从所述第一输出端子和所述第二输出端子分别传送至所述第一附加数据传送线和所述第二附加数据传送线；以及当所述第四传送信号激活时将数据从所述第三输出端子和所述第四输出端子分别传送至所述第一附加数据传送线和所述第二附加数据传送线。
技术方案11.如技术方案10所述的半导体器件，还包括：
内部电路，其适于与时钟信号同步地基于经由所述数据传送块传送的数据来执行预定操作，
其中，所述数据输入命令包括写入命令，以及所述第一附加数据和所述第二附加数据包括循环冗余校验数据。
技术方案12.一种半导体器件，包括：
第一缓冲器，其适于接收且缓冲数据；
第二缓冲器，其适于接收且缓冲数据选通信号；
选通线，其适于传送所述数据选通信号；
多个数据传送线，其适于传送经由所述第一缓冲器串行输入的数据之中的在对应顺次输入的数据；
锁存信号发生块，其适于通过使用经由所述选通线传送的所述数据选通信号来产生顺序激活的多个锁存信号；
回环锁存信号发生块，其适于基于所述锁存信号之中的至少一个锁存信号来产生至少一个回环锁存信号，所述至少一个回环锁存信号在与对应于数据输入命令的数据被输入的时间相对应的时段期间被激活；
第一数据锁存块，其适于基于所述锁存信号锁存且并行对准经由所述第一缓冲器串行输入的数据；
第二数据锁存块，其适于基于所述至少一个回环锁存信号锁存从所述第一数据锁存块输出的数据；以及
数据传送块，其适于根据基于在开始输入对应于所述数据输入命令的数据的时间被激活的输入开始信号所确定的对应关系来将由所述第二数据锁存块锁存的数据传送至多个数据传送线。
技术方案13.如技术方案12所述的半导体器件，
其中，所述第一数据锁存块包括分别对应于所述锁存信号的多个输出端子，并且将通过所述锁存信号锁存的数据输出至与所述锁存信号对应的输出端子，以及
其中，所述第二数据锁存块包括分别对应于所述输出端子的多个回环输出端子，并且将通过所述至少一个回环锁存信号锁存的数据输出至与所述输出端子相对应的回环输出端子。
技术方案14.如技术方案12所述的半导体器件，其中，所述数据传送块基于由所述第二数据锁存块锁存的数据之中最后锁存的数据被锁存的时间使从所述第二数据锁存块输出的数据并行对准。
技术方案15.如技术方案12所述的半导体器件，其中，所述数据传送块根据响应于所述输入开始信号而确定的所述对应关系将数据从所述回环输出端子传送至所述数据传送线。
技术方案16.如技术方案12所述的半导体器件，
其中，所述数据传送线包括第一数据传送线至第四数据传送线，
其中，所述锁存信号发生块产生第一锁存信号、第二锁存信号、第三锁存信号和第四锁存信号，所述第一锁存信号与从所述第二缓冲器输出的所述数据选通信号的第一上升沿同步，所述第二锁存信号与所述数据选通信号的第一下降沿同步，所述第三锁存信号与所述数据选通信号的第二上升沿同步，以及所述第四锁存信号与所述数据选通信号的第二下降沿同步，以及
其中，所述回环锁存信号发生块产生第一回环锁存信号和第二回环锁存信号；当所述输入开始信号通过所述第一锁存信号锁存时，从所述输入开始信号被激活的时间至直到所述第三锁存信号被激活预定次数之后所述第四锁存信号被激活为止，传送所述第二锁存信号和所述第四锁存信号以分别作为所述第一回环锁存信号和所述第二回环锁存信号；以及当所述输入开始信号通过所述第三锁存信号锁存时，从所述输入开始信号被激活时的时间至直到在所述第一锁存信号被激活预定次数之后所述第二锁存信号被激活为止，传送所述第二锁存信号和第四锁存信号以分别作为所述第一回环锁存信号和所述第二回环锁存信号。
技术方案17.如技术方案16所述的半导体器件，其中，所述第一数据锁存块包括：
第一锁存单元，其适于基于所述第一锁存信号锁存数据，并且与所述第二锁存信号对准地将在其中锁存的数据输出至第一输出端子；
第二锁存单元，其适于基于所述第二锁存信号锁存数据，并且将在其中锁存的数据输出至第二输出端子；
第三锁存单元，其适于基于所述第三锁存信号锁存数据，并且与所述第四锁存信号对准地将在其中锁存的数据输出至第三输出端子；以及
第四锁存单元，其适于基于所述第四锁存信号锁存数据，并且将在其中锁存的数据输出至第四输出端子。
技术方案18.如技术方案17所述的半导体器件，其中，所述第二数据锁存块包括：
第一回环锁存单元，其适于基于所述第一回环锁存信号锁存所述第一输出端子的数据，并且将在其中锁存的数据输出至第一回环输出端子；
第二回环锁存单元，其适于基于所述第一回环锁存信号锁存所述第二输出端子的数据，并且将在其中锁存的数据输出至第二回环输出端子；
第三回环锁存单元，其适于基于所述第二回环锁存信号锁存所述第三输出端子的数据，并且将在其中锁存的数据输出至第三回环输出端子；以及
第四回环锁存单元，其适于基于所述第二回环锁存信号锁存所述第四输出端子的数据，并且将在其中锁存的数据输出至第四回环输出端子。
技术方案19.如技术方案18所述的半导体器件，其中，所述数据传送块包括：
对应信号发生单元，其适于产生对应信号，所述对应信号在所述输入开始信号通过所述第一锁存信号锁存时具有第一逻辑值，而在所述输入开始信号通过所述第三锁存信号锁存时具有第二逻辑值；
对准单元，其适于与所述第一回环锁存信号和所述第二回环锁存信号同步地使所述第一回环输出端子至第四回环输出端子的数据对准；以及
传送单元，其适于当所述对应信号具有所述第一逻辑值时，将来自所述第一回环输出端子至所述第四回环输出端子的数据分别传送至所述第一数据传送线至所述第四数据传送线，以及当所述对应信号具有所述第二逻辑值时，将来自所述第一回环输出端子至所述第四回环输出端子的数据分别传送至所述第三数据传送线和所述第四数据传送线以及所述第一数据传送线和所述第二数据传送线。
技术方案20.如技术方案19所述的半导体器件，
其中，所述数据传送线还包括第一附加数据传送线和第二附加数据传送线，
其中，所述传送单元当所述对应信号具有所述第一逻辑值时，将来自所述第一回环输出端子和所述第二回环输出端子的数据传送至所述第一附加数据传送线和所述第二附加数据传送线，以及当所述对应信号具有所述第二逻辑值时，将来自所述第三回环输出端子和所述第四回环输出端子的数据传送至所述第一附加数据传送线和所述第二附加数据传送线，以及
其中，所述回环锁存信号发生块产生第一回环锁存信号和第二回环锁存信号，并且当所述输入开始信号通过所述第一锁存信号锁存时，从所述输入开始信号被激活的时间至直到所述第三锁存信号被激活预定次数之后所述第二锁存信号被激活为止，传送所述第二锁存信号和第四锁存信号以分别作为所述第一回环锁存信号和所述第二回环锁存信号，以及当所述输入开始信号通过所述第三锁存信号锁存时，从所述输入开始信号被激活的时间至直到在所述第一锁存信号被激活预定次数之后所述第四锁存信号被激活为止，传送所述第二锁存信号和所述第四锁存信号以分别作为所述第一回环锁存信号和所述第二回环锁存信号。
技术方案21.如技术方案20所述的半导体器件，
其中，所述传送单元包括：
传送信号发生部，其适于当所述对应信号具有所述第一逻辑值时，传送第一最后锁存信号和第二最后锁存信号以作为第一传送信号和第三传送信号，以及当所述对应信号具有所述第二逻辑值时，传送所述第一最后锁存信号和所述第二最后锁存信号以作为第二传送信号和第四传送信号，以及
其中，当最后锁存的数据被锁存时激活所述第一最后锁存信号，以及当由所述第一数据锁存块锁存的附加数据之中最后锁存的附加数据被锁存时激活所述第二最后锁存信号。
技术方案22.如技术方案21所述的半导体器件，其中，所述传送单元还包括：
内部传送部，其适于：当所述第一传送信号被激活时将来自所述第一回环输出端子至所述第四回环输出端子的数据分别传送至所述第一数据传送线至所述第四数据传送线；当所述第二传送信号被激活时将来自所述第一回环输出端子至所述第四回环输出端子的数据分别传送至所述第三数据传送线和所述第四数据传送线以及所述第一数据传送线和所述第二数据传送线；当所述第三传送信号被激活时将来自所述第一回环输出端子和所述第二回环输出端子的数据分别传送至所述第一附加数据传送线和所述第二附加数据传送线；以及，当所述第四传送信号被激活时将来自所述第三回环输出端子和所述第四回环输出端子的数据分别传送至所述第一附加数据传送线和所述第二附加数据传送线。
技术方案23.如技术方案12所述的半导体器件，还包括：
内部电路，其适于与时钟信号同步地基于经由所述数据传送块传送的数据执行预定操作，
其中，所述数据输入命令包括写入命令，以及所述第一附加数据和所述第二附加数据包括循环冗余校验数据。

Claims (10)

1.一种半导体器件，包括：
第一缓冲器，其适于接收且缓冲数据；
第二缓冲器，其适于接收且缓冲数据选通信号；
选通线，其适于传送所述数据选通信号；
多个数据传送线，其适于传送经由所述第一缓冲器串行输入的数据之中的在对应顺次输入的数据；
锁存信号发生块，其适于基于经由所述选通线传送的所述数据选通信号来产生顺序激活的多个锁存信号；
数据锁存块，其适于基于所述锁存信号来锁存且并行对准经由所述第一缓冲器串行输入的数据；以及
数据传送块，其适于根据基于在开始输入对应于所述数据输入命令的数据的时间被激活的输入开始信号所确定的对应关系来将由所述数据锁存块锁存的数据传送至所述多个数据传送线。
2.如权利要求1所述的半导体器件，其中，所述数据锁存块包括与相应锁存信号相对应的多个输出端子，并且将通过所述锁存信号锁存的数据输出至对应的输出端子。
3.如权利要求1所述的半导体器件，其中，所述数据传送块基于由所述数据锁存块锁存的数据之中最后锁存的数据被锁存的时间使从所述数据锁存块输出的数据并行对准。
4.如权利要求1所述的半导体器件，其中，所述数据传送块根据基于所述输入开始信号确定的所述对应关系将所述输出端子的数据传送至所述数据传送线。
5.如权利要求4所述的半导体器件，
其中，所述数据传送线包括第一数据传送线至第四数据传送线，以及
其中，所述锁存信号发生块产生第一锁存信号、第二锁存信号、第三锁存信号和第四锁存信号，所述第一锁存信号与从所述第二缓冲器输出的所述数据选通信号的第一上升沿同步，所述第二锁存信号与所述数据选通信号的第一下降沿同步，所述第三锁存信号与所述数据选通信号的第二上升沿同步，以及所述第四锁存信号与所述数据选通信号的第二下降沿同步。
6.如权利要求5所述的半导体器件，其中，所述数据锁存块包括：
第一锁存单元，其适于基于所述第一锁存信号锁存数据，并且与所述第二锁存信号对准地将在其中锁存的数据输出至第一输出端子；
第二锁存单元，其适于基于所述第二锁存信号锁存数据，并且将在其中锁存的数据输出至第二输出端子；
第三锁存单元，其适于基于所述第三锁存信号锁存数据，并且与所述第四锁存信号对准地将在其中锁存的数据输出至第三输出端子；以及
第四锁存单元，其适于基于所述第四锁存信号锁存数据，并且将在其中锁存的数据输出至第四输出端子。
7.如权利要求6所述的半导体器件，其中，所述数据传送块包括：
对应信号发生单元，其适于产生对应信号，所述对应信号当所述输入开始信号通过所述第一锁存信号锁存时具有第一逻辑值，而当所述输入开始信号通过所述第三锁存信号锁存时具有第二逻辑值；
对准单元，其适于与所述第二锁存信号和所述第四锁存信号同步地使所述第一输出端子至所述第四输出端子的数据对准；以及
传送单元，其适于当所述对应信号具有所述第一逻辑值时，将所述第一输出端子至所述第四输出端子的数据分别传送至所述第一数据传送线至所述第四数据传送线，以及当所述对应信号具有所述第二逻辑值时，将所述第一输出端子至所述第四输出端子的数据分别传送至所述第三数据传送线和所述第四数据传送线以及所述第一数据传送线和所述第二数据传送线。
8.如权利要求7所述的半导体器件，
其中，所述数据传送线还包括第一附加数据传送线和第二附加数据传送线，以及
其中，当所述对应信号具有所述第一逻辑值时，将所述第一输出端子和所述第二输出端子的数据传送至所述第一附加数据传送线和所述第二附加数据传送线，以及当所述对应信号具有所述第二逻辑值时，将所述第三输出端子和所述第四输出端子的数据传送至所述第一附加数据传送线和所述第二附加数据传送线。
9.如权利要求8所述的半导体器件，
其中，所述传送单元包括：
传送信号发生部，其适于当所述对应信号具有所述第一逻辑值时，传送第一最后锁存信号和第二最后锁存信号以作为第一传送信号和第三传送信号，以及当所述对应信号具有所述第二逻辑值时，传送所述第一最后锁存信号和所述第二最后锁存信号以作为第二传送信号和第四传送信号，以及
其中，当最后锁存的数据被锁存时激活所述第一最后锁存信号，以及当由所述数据锁存块锁存的附加数据之中最后锁存的附加数据被锁存时激活所述第二最后锁存信号。
10.一种半导体器件，包括：
第一缓冲器，其适于接收且缓冲数据；
第二缓冲器，其适于接收且缓冲数据选通信号；
选通线，其适于传送所述数据选通信号；
多个数据传送线，其适于传送经由所述第一缓冲器串行输入的数据之中的在对应顺次输入的数据；
锁存信号发生块，其适于通过使用经由所述选通线传送的所述数据选通信号来产生顺序激活的多个锁存信号；
回环锁存信号发生块，其适于基于所述锁存信号之中的至少一个锁存信号来产生至少一个回环锁存信号，所述至少一个回环锁存信号在与对应于数据输入命令的数据被输入的时间相对应的时段期间被激活；
第一数据锁存块，其适于基于所述锁存信号锁存且并行对准经由所述第一缓冲器串行输入的数据；
第二数据锁存块，其适于基于所述至少一个回环锁存信号锁存从所述第一数据锁存块输出的数据；以及
数据传送块，其适于根据基于在开始输入对应于所述数据输入命令的数据的时间被激活的输入开始信号所确定的对应关系来将由所述第二数据锁存块锁存的数据传送至多个数据传送线。
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