CN1941188A - 半导体存储装置的数据输入电路 - Google Patents

Abstract

本发明提供一种输入电路，其可对于增加位数目的预提取数据最小化数据预提取操作所需的电路面积。控制信号产生单元响应于时钟信号和数据选通信号而产生多个控制信号，其中以同步于所述数据选通信号的方式来输入外部数据。同步单元通过执行数据对准操作至少三次来将输入数据对准为N位并列数据，N是大于1的正整数。

Description

半导体存储装置的数据输入电路

技术领域

本发明涉及一种半导体存储装置，更具体而言，涉及一种半导体存储装置的数据输入电路。

背景技术

通常，半导体存储装置执行数据预提取操作以增加数据存取时间。数据预提取操作是一种响应于写指令而于内部传送数据的方法。通常，半导体存储装置的数据输入电路以同步于系统时钟的方式来执行数据预提取操作。数据输入电路响应于写指令而预提取某些输入数据，即2位数据、4位数据和8位数据。

由于要求半导体存储装置以更高速度工作，要预提取数据的位数目也增加了。双倍数据速率同步动态随机存取存储器(DDR SDRAM)已由用于数据存取的2位预提取操作发展至4位预提取操作，且目前发展至8位预提取操作。

数据输入电路一般包括多个电路，即，数目对应于要预提取数据的位数目的锁存器。

图1是现有技术的半导体存储装置的2位预提取的数据输入电路的方块图。

所述数据输入电路包括：缓冲单元10，用于接收来自外部装置的数据DQ；同步控制单元20，用于产生多个同步控制信号DSRP、DSFP和DSTROB；以及同步单元30，用于使缓冲单元10的输出同步于所述多个同步控制信号DSRP、DSFP和DSTROB，以输出经对准的数据DIO_OR和DIO_OF。

缓冲单元10包括：缓冲器12，用于接收来自外部装置的数据；以及延迟单元14，用于将缓冲器12的输出延迟预定时间，并将延迟数据提供给同步单元30。

同步控制单元20包括：缓冲器21，用于接收数据选通信号DQS和参考信号VREF；驱动器22，用于接收缓冲器21的输出，以输出第一和第二同步控制信号DSRP和DSFP；缓冲器24，用于接收时钟信号CLK和反相的时钟信号/CLK；驱动器25，用于驱动所述驱动器25的输出，以输出内部时钟信号ICLK；以及信号产生器26，用于接收内部时钟信号ICLK和使能信号EN，以产生第三同步控制信号DSTROB。

通过逻辑组合内部时钟信号ICLK和使能信号EN，产生第三同步控制信号DSTROB。在将2位数据输入所述数据输入电路中并且在所述数据输入电路中将其对准之后，经对准的2位数据同步于系统时钟(即实时钟信号CLK)。使能信号EN产生自用于响应于写指令而执行操作的电路，且随后被提供给信号产生器26。

同步单元30包括：对准单元32，用于响应于第一和第二同步控制信号DSRP和DSFP而对准缓冲单元10的输出；跨域单元36，用于使对准单元32的输出同步于第三同步控制信号DSTROB，以输出经对准的数据DIO_OR和DIO_OF。

对准单元32包括：第一锁存器33，用于响应于第一同步控制信号DSRP而锁存缓冲单元10的输出；第二锁存器34，用于响应于第二同步控制信号DSFP而锁存第一锁存器33的输出；以及第三锁存器35，用于响应于第二同步控制信号DSFP而分别锁存缓冲单元10的输出。

跨域单元36包括：第四锁存器37，用于锁存第二锁存器34的输出，以输出经对准的数据DIO_OR；以及第五锁存器38，用于锁存第三锁存器35的输出，以输出经对准的数据DIO_OF，其中第四和第五锁存器37和38响应于第三同步控制信号DSTROB而执行锁存操作。

图2是图1中所示的传统数据输入电路的操作的时序图。

下文中将参照图1和图2来描述所述传统数据输入电路的操作。

缓冲单元10接收来自外部装置的数据0R和0F，并输出内部数据DIN。数据0R和0F在与数据选通信号DQS的上升时序和下降时序同步的状态下分别输入缓冲单元10中。数据0R是响应于数据选通信号DQS的第一上升转变时序而输入缓冲单元10中的第一输入数据。数据0F是响应于数据选通信号DQS的第一下降转变时序而输入缓冲单元10中的第二输入数据。

同步控制单元20接收数据选通信号DQS和参考信号VREF，并产生分别与数据选通信号DQS的上升时序和下降时序同步的第一和第二同步控制信号DSRP和DSFP。

对准单元32的第一锁存器33响应于第一同步控制信号DSRP而锁存内部数据DIN，即数据0R。第二锁存器34响应于第二同步控制信号DSFP而锁存第一锁存器33的输出。第三锁存器35响应于第二同步控制信号DSRF而锁存内部数据DIN，即数据0F。即，分别在第二锁存器34和第三锁存器35处并列锁存顺序输入的数据0R和0F。

同步控制单元20响应于有效使能信号EN而产生与内部时钟ICLK同步的第三同步控制信号DSTROB。

使能信号EN响应于数据输入开始时的时钟信号CLK的上升转变时序而生效，且响应于时钟信号CLK的下一上升转变时序而失效。

跨域单元36的锁存器37和38响应于第三同步控制信号DSTROB而分别锁存锁存器34和35的输出F0_R和F0_F，并分别输出经对准的数据DIO_OR和DIO_OF。由于第三同步控制信号DSTROB与内部时钟信号ICLK同步，因此经对准的数据DIO_OR和DIO_OF是同步于时钟信号CLK而对准的数据。

出于参考目的，词语“跨域”表示将一参考信号改变为一传送信号的操作。在以上描述中，数据选通信号DQS改变为时钟信号CLK，作为用于传送数据的参考信号。

通常，在DDR SDRAM中，核心区域的所有内部操作都与时钟信号CLK同步执行。因此，数据输入电路执行跨域操作，将数据选通信号DQS改变为时钟信号CLK，作为用于传送数据的参考信号。

图3是现有技术的半导体存储装置的4位预提取的数据输入电路的方块图。

所述数据输入电路包括缓冲单元40、同步控制单元50和同步单元60。该4位预提取数据输入电路具有与图1所示的2位预提取数据输入电路基本上相同的构造。排列于同步单元60中的锁存器的数目大于图1中同步单元30中的锁存器数目。这是由于同步单元60锁存并对准串行输入的4位数据，该数据同步于数据选通信号DQS的上升时序或下降时序。

同步控制单元50响应于数据选通信号DQS而产生第一和第二同步控制信号DSRP和DSFP，并且响应于内部时钟信号ICLK而产生第三同步控制信号DSTROB2。在锁存单元66的锁存操作之后，由同步控制单元50产生第三同步控制信号DSTROB2。

图4是图3中所示的数据输入电路的操作的时序图。

下文中将参照图3和图4来描述4位预提取的数据输入电路的操作。

缓冲单元40接收输入自外部装置的数据，并输出内部数据DIN。

同步控制单元50接收数据选通信号DQS和参考信号VREF，并产生分别同步于数据选通信号DQS的上升时序和下降时序的第一和第二同步控制信号DSRP和DSFP。

对准单元62将与第一和第二同步控制信号DSRP和DSFP同步而顺序传送的内部4位数据DIN(即第一数据0R、第二数据0F、第三数据1R和第四数据1F)对准为对准成两行类型的数据R0_R、F0_F、F1_R和F1_F。

同步控制单元50接收时钟信号CLK和/CLK，并响应于使能信号EN2而产生第三同步控制信号DSTROB2。

跨域单元66锁存R0_R、F0_F、F1_R和F1_F，并将其输出为与第三同步控制信号DSTROB2同步的经对准的数据DIO_0R、DIO_0F、DIO_1R和DIO_1F。

因此，通过图4所示的传统4位预提取的数据输入电路的预提取操作，将顺序输入的4位数据0R、0F、1R和1F对准为4位经对准的数据DIO_0R、DIO_0F、DIO_1R和DIO_1F。

如上所述，数据输入电路具有多个被配置成两行的锁存器。首先，数据输入电路使用锁存器将所有位数据排列为对准为两行中的一行的第一数据，其次，将所述第一数据重新排列为并列对准的第二数据。为将串行输入的数据排列为并列对准的数据所要求的锁存器数目为2N-1+N，N为正整数。需要2N-1个锁存器用于第一次排列，且需要N个锁存器用于第二次排列。

如果用于预提取操作的数据位的数目增加，则可能需要更多锁存器。因此，需要用于预提取操作的更大位数目，且需要更大面积用于半导体存储装置中的数据输入电路。数据输入电路的面积增加引起制造半导体存储装置的成本上升。

发明内容

本发明提供一种数据输入电路的各种实施例，该数据输入电路即使是在预提取操作的数据位数目增加时仍可最小化该预提取操作所需的电路面积。

根据本发明的第一实施例，提供一种用于N位预提取的半导体存储装置的输入电路，包括：控制信号产生单元，用于响应于时钟信号和数据选通信号而产生多个控制信号，其中外部输入数据同步于所述数据选通信号；以及同步单元，用于通过多于三次的数据对准操作，将输入数据对准为N位并列对准的数据，其中N是大于2的整数。

根据本发明的第二实施例，提供一种半导体存储装置的输入电路，包括：控制信号产生单元，用于响应于数据选通信号而产生多个对准控制信号，且响应于时钟信号而产生多个跨域控制信号，其中外部输入数据同步于所述数据选通信号；对准单元，用于通过多于两次的数据对准操作，将N位输入数据对准为并列对准的数据；以及跨域单元，用于使所述对准单元的输出与所述多个跨域控制信号同步，以输出N位经对准的并列数据，其中N是2或更大的整数。

根据本发明的第三实施例，提供一种半导体存储装置的输入电路，包括：控制信号产生单元，用于响应于时钟信号和数据选通信号而产生第一和第二对准控制信号以及多个跨域控制信号，其中外部输入数据同步于所述数据选通信号；对准单元，用于响应于所述第一和第二对准控制信号而将N位输入数据对准为对准成两行的数据；以及跨域单元，用于通过两次数据同步操作，以使所述对准单元所对准的数据与所述多个跨域控制信号同步，以输出N位经对准的并列数据，其中N是2或更大的整数。

根据本发明的第四实施例，提供一种用于N位预提取的半导体存储装置的输入电路，包括：第一数据对准单元，用于响应于与数据选通信号同步的第一控制信号而对准并输出顺序输入的预定数目的外部N位数据，其中所述N位数据输入同步于所述数据选通信号的转变时序；锁存单元，用于响应于同步于系统时钟的第二控制信号而锁存所述数据对准单元的输出；以及第二对准单元，用于响应于与所述系统时钟同步而产生的第三控制信号，将所述数据对准单元所对准的数据和所述锁存单元所锁存的数据对准为并列对准的N位数据。

根据本发明的第五实施例，提供一种用于N位预提取的半导体存储装置的输入电路，包括：数据对准单元，用于对准并输出顺序输入的预定数目的外部N位数据；第一跨域单元，用于响应于第一跨域控制信号而锁存所述数据对准单元的输出；以及第二跨域单元，用于响应于第二跨域控制信号而将所述数据对准单元所对准的数据和所述第一跨域单元所锁存的数据锁存为并列对准的N位数据。

根据本发明的第六实施例，提供一种用于N位预提取的半导体存储装置的操作方法，包括：使用对准单元，将顺序输入的外部N位数据中的预定数目的M位数据对准为并列对准的第一M位数据；将所述第一M位数据锁存为第二数据；使用所述对准单元将所述N位数据中的其它数据对准为第三并列数据；以及将所述第二数据和所述第三数据对准为并列对准的N位数据。

附图说明

从下列结合附图所进行的对优选实施例的详细描述，本发明的上述和其他目的将变得清楚，其中：

图1是半导体存储装置的传统2位预提取的数据输入电路的方块图；

图2是图1中所示的传统数据输入电路的操作的时序图；

图3是半导体存储装置的传统4位预提取的数据输入电路的方块图；

图4是图3中所示的数据输入电路的操作的时序图；

图5是根据本发明的一个特定实施例的半导体存储装置的8位预提取的数据输入电路的方块图；

图6是根据本发明另一特定实施例的半导体存储装置的8位预提取的数据输入电路的方块图；以及

图7是图6所示的数据输入电路的操作的时序图。

【主要组件符号说明】

10、40、70、100缓冲单元

12、21、24、71、81、83、222、242a缓冲器

14、72、94延迟单元

20、50、80、200同步控制单元

22、25、82、84、224、242b驱动器

26、85信号产生器

30、60、90同步单元

32、62、92对准单元

33、34、35、37、38、321、322、323、324、325、326、327、420、440、460、480、510、520、530、540、550、560、570、580锁存器

36、96跨域单元

66、320锁存单元

220对准控制单元

240跨域控制单元

242时钟输入单元

244跨域控制信号产生单元

244a第一产生单元

244b第二产生单元

300对准单元

340延迟单元

342、344、346、348延迟器

400第一跨域单元

500第二跨域单元

具体实施方式

下文中将参照附图详细描述根据本发明的半导体存储装置的8位预提取的数据输入电路。

图5是根据本发明的第一实施例的半导体存储装置的8位预提取的数据输入电路的方块图。

如图5所示，用于操作8位预提取的数据输入电路包括缓冲单元70、同步控制单元80和同步单元90。

缓冲单元70包括：缓冲器71，用于接收来自外部装置的数据DQ；以及延迟单元72，用于将缓冲器71的输出延迟预定时间，以输出为内部数据DIN至同步单元90中。

同步控制单元80包括：缓冲器81，用于接收数据选通信号DQS和/DQS；驱动器82，用于接收缓冲器81的输出，以分别输出第一和第二同步控制信号DSRP和DSFP；缓冲器83，用于接收时钟信号CLK和/CLK；驱动器84，用于驱动所述反相器83的输出，并输出为内部时钟信号ICLK；以及信号产生器85，用于接收所述内部时钟信号ICLK和使能信号EN以产生第三同步控制信号DSTROB4。

同步单元90包括对准单元92、延迟单元94和跨域单元96。

对准单元92将内部数据DIN对准为对准成两行的数据。延迟单元94使对准单元92的输出延迟预定时间，以输出至延迟单元94中。此处，该预定时间为给定来用于增加不充分的操作裕度的时间，该时间由数据选通信号DQS的转变时序与时钟信号CLK和/CLK的转变时序之间的短差值形成跨域。该差值称为关于DDR SDRAM的tDQSS。

对准单元92包括总共十五个锁存器。对准单元92的十五个锁存器被排列以便将与数据选通信号DQS的转变时序同步而顺序输入的第一数据对准为对准成两行的第二数据。

延迟单元94包括八个延迟器，用于分别延迟输出自对准单元92的第二数据，以输出为第三数据至跨域单元96中。

跨域单元96包括八个锁存器，用于锁存输出自延迟单元94的第三数据，以输出8位经对准的并列数据DIO_0F、DIO_1F、DIO_2F、DIO_3F、DIO_0R、DIO_1R、DIO_2R和DIO_3R。

因此，8位预提取的数据输入电路将与数据选通信号DQS同步而顺序输入的8位数据(即0R、0F、1R、1F、2R、2F、3R和3F)对准为8位经对准的并列数据，即DIO_0F、DIO_1F、DIO_2F、DIO_3F、DIO_0R、DIO_1R、DIO_2R和DIO_3R。

此处，第一和第二同步控制信号DSRP和DSFP分别顺序生效四次。第三同步控制信号DSTROB在第八数据3F输入数据输入电路之后生效。

图6是展示根据本发明第二实施例的半导体存储装置的8位预提取的数据输入电路的方块图。

如图6所示，8位预提取的数据输入电路包括：缓冲单元100，用于接收来自外部装置的数据DQ，以输出为内部数据DIN；同步控制单元200，用于接收数据选通信号DQS和/DQS以及时钟信号CLK和/CLK，以产生多个控制信号DSRP、DSFP、DSTROB2和DSTROB4；以及同步单元，用于使缓冲单元100的输出同步于所述多个控制信号DSRP、DSFP、DSTROB2和DSTROB4，以输出为8位经对准的数据，即，DIO_0R、DIO_1R、DIO_2R、DIO_3R、DIO_0F、DIO_1F、DIO_2F和DIO_3F。

此处，同步单元包括对准单元300、第一跨域单元400和第二跨域单元500。该同步单元首先将内部数据DIN对准为成两行的经对准的数据，且其次对准为成四行的经对准的数据，且随后最终对准为经对准的8位并列数据。具体而言，对准单元300响应于第一和第二同步控制信号DSRP和DSFP而将输出自缓冲单元100的8位串行数据对准为成四行的第一4位数据和成两行的第二4位数据。第一跨域单元400响应于第一跨域控制信号DSTROB2，而锁存成四行的第一4位数据。在第一跨域单元400锁存第一4位数据之后，成两行的第二4位数据被传送至延迟单元340中。第二跨域单元500响应于第二跨域控制信号DSTROB4而锁存输出自第一跨域单元400的第一4位数据和输出自对准单元300的第二4位数据，以输出为经对准的8位并列数据，即DIO_0R、DIO_1R、DIO_2R、DIO_3R、DIO_0F、DIO_1F、DIO_2F和DIO_3F。

对准单元300包括：锁存单元320，用于将自缓冲单元100串行输出的8位数据中选定的4位数据对准为成两行的第一4位数据；以及延迟单元340，用于接收并延迟所述第一4位数据，以将其输出至第一跨域单元400中。

锁存单元320包括七个锁存器321至327(该七个锁存器321至327排列为两行)，且响应于第一或第二同步控制信号DSRP和DSFP而分别锁存先前锁存器的输出。锁存器321和323锁存来自缓冲单元100的内部数据DIN。

具体而言，锁存器321响应于第一同步控制信号DSRP而锁存内部数据DIN。锁存器322响应于第二同步控制信号DSFP而锁存锁存器321的输出，并将其输出至锁存器324中。锁存器323响应于第二同步控制信号DSFP而锁存内部数据DIN。锁存器324响应于第一同步控制信号DSRP而锁存锁存器322的输出。锁存器325响应于第一同步控制信号DSRP而锁存锁存器323的输出。锁存器326响应于第二同步控制信号DSFP而锁存锁存器324的输出。锁存器327响应于第二同步控制信号DSFP而锁存锁存器325的输出。即，锁存器321、324和325响应于第一同步控制信号DSRP而分别进行锁存操作。锁存器322、323、326和327响应于第二同步控制信号DSFP而分别进行锁存操作。

延迟单元340包括四个延迟器342、344、346和348。该四个延迟器342、344、346和348分别将锁存器322、326、323和327的输出延迟预定时间，以将其输出至第一跨域单元400中。由于延迟单元340具有对应于自锁存单元320传送的信号的锁存器，因此延迟单元340可独立延迟输出自锁存单元320的数据信号。该四个延迟单元342、344、346和348使用由多个反相器所得的传播延迟，或由电阻器和电容器所得的RC延迟值，以用于延迟操作。

第一跨域单元400包括四个锁存器420、440、460和480，用于响应于第一跨域控制信号DSTROB2而分别锁存四个延迟器342、344、346和348的输出。

第二跨域单元500包括八个锁存器510至580，用于响应于第二跨域控制信号DSTROB4而分别锁存输出自四个延迟器342、344、346和348的第二4位数据，和输出自四个锁存器420、440、460和480的第一4位数据。

排列于对准单元300中的锁存器、第一跨域单元400和第二跨域单元500可以是D触发器，并且含有用于执行边沿触发操作的电路。

同步控制单元200包括：对准控制单元220，用于产生与数据选通信号DQS的上升沿和下降沿分别同步的第一和第二同步控制信号DSRP和DSFP；以及跨域控制单元240，用于响应于使能信号EN2和EN4以及时钟信号CLK和/CLK而产生第一和第二跨域控制信号DSTROB2和DSTROB4。

对准控制单元220包括：缓冲器222，用于接收数据选通信号DQS和/DQS；以及驱动器224，用于接收缓冲器222的输出并产生第一和第二同步控制信号DSRP和DSFP。

跨域控制单元240包括：时钟输入单元242，用于接收时钟信号CLK和反相的时钟信号/CLK并产生内部时钟ICLK；以及跨域控制信号产生单元244，用于响应于使能信号EN2而产生与内部时钟ICLK同步的第一跨域控制信号DSTROB2，以及响应于使能信号EN4而产生与内部时钟ICLK同步的第二跨域控制信号DSTROB4。

时钟输入单元242包括：缓冲器242a，用于接收时钟信号CLK和反相的时钟信号/CLK；以及驱动器242b，用于接收缓冲器242a的输出并产生内部时钟ICLK。

跨域控制信号产生单元244包括：第一产生单元244a，用于响应于使能信号EN2而产生与内部时钟ICLK同步的第一跨域控制信号DSTROB2；以及第二产生单元244b，用于响应于使能信号EN4而产生与内部时钟ICLK同步的第二跨域控制信号DSTROB4。

第一产生单元244a对内部时钟ICLK和使能信号EN2执行逻辑操作以产生第一跨域控制信号DSTROB2。第二产生单元244b对内部时钟ICLK和使能信号EN4执行逻辑操作以产生第二跨域控制信号DSTROB4。

通过控制电路响应于写指令而执行操作来产生使能信号EN2和EN4，并且使能信号EN2和EN4响应于内部时钟信号ICLK生效和失效。

图7是说明图6所示的数据输入电路的操作的时序图。下文中将参照图6和图7来描述根据本发明的第二实施例的8位预提取的数据输入电路。

此处，图7中的‘R’和‘F’为缩写，用于区别与数据选通信号DQS的上升沿和下降沿分别同步而输入的数据。图7中的‘R’和‘F’之前的自然数表示数据的输入次序。

如图7所示，首先数据与数据选通信号DQS的上升沿和下降沿同步而顺序输入至输入缓冲单元100中。

输入缓冲器100接收外部数据输入并输出相同数据作为内部数据DIN。

对准控制单元220产生与数据选通信号DQS的上升沿和下降沿分别同步的第一和第二同步控制信号DSRP和DSFP。由于本发明的第二实施例接收8位数据，因此第一和第二同步控制信号DSRP和DSFP分别具有四个转变时间。

对准单元300的锁存单元320响应于第一和第二同步控制信号DSRP和DSFP而将输入8位数据的第一4位数据锁存为两行。即，锁存单元320响应于第一和第二同步控制信号DSRP和DSFP而使用锁存器321至327将顺序输入的4位数据(即0R、0F、1R和1F)锁存为两行。

延迟单元340延迟被锁存器322、326、323和327锁存的数据(即0R、0F、1R和1F)，以将输出F0_R、F1_R、F0_F和F1_F输出至第一跨域单元400中。

此外，当使能信号EN2响应于第四数据(即1F)的输入时序而生效时，跨域控制单元240产生与内部时钟信号ICLK同步的第一跨域控制信号DSTROPB2。

第一跨域单元400响应于第一跨域控制信号DSTROPB2而锁存延迟单元340的输出F0_R、F1_R、F0_F和F1_F，以将其输出为输出D_1R、D_0R、D_1F和D_0F。因此，由第一跨域单元400将顺序输入的4位数据(即0R、0F、1R和1F)对准为并列的4位数据。

在顺序输入的8位数据中的第一4位数据锁存于第一跨域单元400处的同时，对准单元300的锁存单元320响应于第一和第二同步控制信号DSRP和DSFP，而将输入8位数据的其它4位数据锁存为两行。即，锁存单元320响应于第一和第二同步控制信号DSRP和DSFP，而使用锁存器321至327将顺序输入的4位数据(即2R、2F、3R和3F)锁存为两行。

延迟单元340延迟被锁存器322、326、323和327锁存的数据(即2R、2F、3R和3F)，以将其输出为输出F0_R、F1_R、F0_F和F1_F。

此外，当使能信号EN4响应于第八数据(即3F)的输入时序而生效时，跨域控制单元240产生与内部时钟信号ICLK同步的第二跨域控制信号DSTROPB4。

第二跨域单元500响应于第二跨域控制信号DSTROPB4，而锁存第一跨域单元400的输出D_1R、D_0R、D_1F和D_0F，以将其输出为输出DIO_1R、DIO_0R、DIO_1F和DIO_0F，并锁存延迟单元340的输出F0_R、F1_R、F0_F和F1_F，以将其输出为输出DIO_2F、DIO_3F、DIO_2R和DIO_3R。因此，由第二跨域单元500将顺序输入的8位数据(即0R、0F、1R、1F、2R、2F、3R和3F)对准为并列的8位数据。

如上所述，根据本发明的第二实施例的8位预提取的数据输入电路具有两个跨域单元400和500，且执行两次跨域操作。第一跨域单元400以同步于参考信号(即，第一跨域控制信号DSTROB2)的方式，将输入的8位数据中的第一4位数据对准为经对准的并列4位数据。第二跨域单元500以同步于参考信号(即，第二跨域控制信号DSTROB4)的方式，将输入的8位中的随后4位数据和第一跨域单元400中的经对准的4位数据对准为经对准的并列8位数据。

因为执行两次跨域操作，所以可减少对准单元300中锁存器的数目。具体而言，根据本发明的第一实施例的8位预提取的数据输入电路具有十五个锁存器，以将8位串行数据对准为成两行的8位数据。然而，根据本发明的第二实施例的8位预提取的数据输入电路仅具有七个锁存器，以将4位串行数据对准为成两行的4位数据。对准单元300用两次跨域操作，将输入的8位数据中的仅4位串行数据对准为4位并列数据。因此，不再需要输入电路的八个锁存器。

此外，与第一实施例的跨域单元相比，在采用两次跨域操作的情况下，需要第一跨域单元400的四个额外锁存器420、440、460和480。

虽然需要这四个额外锁存器，但8位预提取的数据输入电路中所需锁存器的总数目可减少。即，锁存器的总数目自第一实施例中的23个锁存器改变为第二实施例中的19个锁存器。

随着锁存器总数目减少，8位预提取的数据输入电路的面积也可减小。因此，可削减具有8位预提取的输入电路的半导体的成本。

虽然在以上所述内容中公开了关于8位预提取的数据输入电路，但可使用各种替代例、修改和等效物。例如，本领域技术人员将了解，用于4位预提取、16位预提取或32位预提取的数据输入电路可用于任意类型的半导体存储装置的情景中，或其位数目可经修改以适当划分完整输入数据，或其可经修改以使得其中控制信号经选择以用于两次或两次以上的跨域操作。

本申请案含有关于韩国专利申请第2005-90919号和第2006-26260号的主题(分别于2005年9月29日和2006年3月22日申请于韩国专利局)，所述申请的全部内容以引用的方式并入本文中。

虽然已关于特定实施例描述了本发明，但本领域技术人员将了解，可在不偏离以下权利要求所限定的本发明的精神和范围的情况下，做出各种改变和修改。

Claims (70)

1、一种用于半导体存储装置中的N位预提取的输入电路，所述输入电路包括：

控制信号产生单元，用于响应于时钟信号和数据选通信号而产生多个控制信号，其中以同步于所述数据选通信号的方式来输入外部数据；以及

同步单元，用于通过执行数据对准操作至少三次，来将所述输入数据对准为N位并列数据，N是大于1的正整数。

2、如权利要求1所述的输入电路，其中所述同步单元执行所述数据对准操作五次；在第一次时，将所述输入数据的N/2位对准为成两行的第一经对准的数据；在第二次时，将所述第一经对准的数据对准为成N/2行的第二经对准的数据；在第三次时，将所述输入数据的其它N/2位对准为成两行的第三经对准的数据；在第四次时，将所述第三经对准的数据对准为成N/2行的第四经对准的数据；以及在第五次时，将所述第四经对准的数据和所述第二经对准的数据共同对准为N位并列数据。

3、如权利要求1所述的输入电路，其中所述同步单元包括：

第一同步单元，用于响应于第一控制信号和第二控制信号而将所述输入数据对准为第一经对准的数据；

第二同步单元，用于响应于第三控制信号而将所述第一同步单元的输出对准为第二经对准的数据；以及

第三同步单元，用于响应于第四控制信号而将所述第一同步单元和所述第二同步单元的输出对准为所述N位并列数据。

4、如权利要求3所述的输入电路，其中所述第一同步单元包括：

锁存单元，用于响应于顺序生效的所述第一和第二控制信号而将所述输入数据锁存为所述第一经对准的数据，以输出第一至第N/2经传送的数据；以及

延迟单元，用于延迟所述第一至第N/2经传送的数据，并将延迟数据输出至所述第二同步单元。

5、如权利要求4所述的输入电路，其中所述锁存单元包括被排列为两行的多个锁存器，所述多个锁存器中的每一个响应于所述第一控制信号或所述第二控制信号而锁存其前一锁存器的输出，且所述两行的多个第一锁存器共同接收所述输入数据。

6、如权利要求5所述的输入电路，其中所述延迟单元包括N/2个延迟器，用于使所述锁存单元的多个输出分别延迟预定延迟时间。

7、如权利要求6所述的输入电路，其中所述第二同步单元包括N/2个锁存器，用于分别锁存所述延迟单元中的所述N/2个延迟器的输出。

8、如权利要求7所述的输入电路，其中所述第三同步单元包括N个锁存器，用于分别锁存所述延迟单元中的所述N/2个延迟器的所述多个输出，以及所述第二同步单元中的所述N/2个锁存器的输出。

9、如权利要求8所述的输入电路，其中所述第一至第三同步单元的每一个锁存器都是D触发器，或者是用于执行边沿触发操作的电路。

10、如权利要求9所述的输入电路，其中所述第一至第三同步单元中的所述多个锁存器的输出由排列于所述延迟单元中的所述多个延迟器以不同延迟时间予以延迟。

11、如权利要求10所述的输入电路，其中所述延迟单元中的每一延迟器都包括多个串联连接的反相器。

12、如权利要求10所述的输入电路，其中所述延迟单元中的每一延迟器都包括电阻器和电容器。

13、如权利要求9所述的输入电路，还包括：

缓冲单元，用于接收所述输入数据，以将内部数据输出至所述第一同步单元中。

14、如权利要求13所述的输入电路，其中所述控制信号产生单元包括：

对准控制信号产生单元，用于以同步于所述数据选通信号的上升沿的方式来产生所述第一控制信号，以及以同步于所述数据选通信号的下降沿的方式来产生所述第二控制信号；以及

跨域控制信号产生单元，用于产生响应于第一使能信号而生效的所述第三控制信号，以及响应于第二使能信号而生效的所述第四控制信号。

15、如权利要求14所述的输入电路，其中所述跨域控制信号产生单元包括：

输入单元，用于响应于所述外部时钟信号和反相的外部时钟信号而产生内部时钟信号；

第一信号产生单元，用于响应于所述内部时钟信号和所述第一使能信号而产生所述第三控制信号；以及

第二信号产生单元，用于响应于所述内部时钟信号和所述第二使能信号而产生所述第四控制信号。

16.如权利要求15所述的输入电路，其中所述第一信号产生单元通过逻辑组合所述内部时钟信号和所述第一使能信号而产生所述第三控制信号。

17.如权利要求16所述的输入电路，其中所述输入单元包括：

缓冲器，用于接收所述时钟信号和反相的时钟信号；以及

驱动器，用于基于所述缓冲器的输出，将所述内部时钟信号输出至所述第一信号产生单元和所述第二信号产生单元。

18.如权利要求14所述的输入电路，其中所述对准控制信号产生单元包括：

缓冲器，用于接收所述数据选通信号和数据选通信号；以及

驱动器，用于基于所述缓冲器的输出，产生所述第一和第二控制信号。

19.一种半导体存储装置的输入电路，所述输入电路包括：

控制信号产生单元，用于响应于数据选通信号而产生多个对准控制信号，并且响应于时钟信号而产生多个跨域控制信号，其中以同步于所述数据选通信号的方式来输入外部数据；

对准单元，用于通过以所述多个对准控制信号来执行数据对准操作至少一次，而对准所述输入数据的N位数据；以及

跨域单元，用于使所述对准单元的输出同步于所述多个跨域控制信号，以输出N位经对准的数据，N是大于1的正整数。

20.如权利要求19所述的输入电路，其中所述控制信号产生单元包括：

对准控制信号产生单元，用于以同步于所述数据选通信号的上升时序或下降时序的方式来产生所述多个对准控制信号；以及

跨域控制信号产生单元，用于响应于有效使能信号，以同步于所述时钟信号的方式来产生所述多个跨域控制信号。

21.如权利要求20所述的输入电路，其中当所述N位数据的最后数据被输入到所述输入电路中时，所述使能信号生效。

22.如权利要求19所述的输入电路，其中所述跨域单元包括并列排列的N个锁存器，用于以同步于所述多个跨域控制信号的方式分别锁存所述对准单元的所述输出。

23.如权利要求22所述的输入电路，其中所述对准单元包括：

多个锁存器，用于以同步于所述多个对准控制信号中的至少一个所选信号的方式来顺序锁存输入数据；以及

延迟单元，用于延迟所述多个锁存器的相应输出。

24.如权利要求22所述的输入电路，其中所述跨域单元和所述对准单元的每一锁存器都是D触发器，或是用于执行边沿触发操作的电路。

25.如权利要求23所述的输入电路，其中所述延迟单元包括多个延迟器，其中以不同预定时间延迟所述多个锁存器的输出。

26.如权利要求25所述的输入电路，还包括：

缓冲单元，用于接收所述输入数据，以将内部数据输出至所述对准单元中。

27.如权利要求21所述的输入单元，其中所述对准单元包括：

第一对准单元，用于以同步于输出自所述控制信号产生单元的第一对准控制信号和第二对准控制信号的方式，将所述内部数据对准为成两行的第一经对准的数据；以及

第二对准单元，用于以同步于第三对准控制信号的方式，将所述第一经对准的数据对准为成四行的第二经对准的数据。

28.如权利要求27所述的输入电路，其中所述第一对准单元包括：

锁存单元，用于响应于顺序生效的所述第一和第二对准控制信号而将所述内部数据锁存为所述第一经对准的数据，以输出第一至第N/2经传送的数据；以及

延迟单元，用于延迟所述第一锁存单元的输出。

29.如权利要求28所述的输入电路，其中所述锁存单元包括排列为两行的多个锁存器，所述多个锁存器中的每一个响应于所述第一对准控制信号或所述第二对准控制信号而锁存其前一锁存器的输出，并且所述两行的多个第一锁存器接收所述内部数据。

30.如权利要求29所述的输入电路，其中所述延迟单元包括第一至第四延迟器，用于分别使所述锁存单元的多个输出延迟预定时间，以将延迟数据输出至所述第二对准单元。

31.如权利要求30所述的输入电路，其中所述第二对准单元包括第一至第四锁存器，用于以同步于所述第三对准控制信号的方式，分别锁存所述延迟单元中的所述第一至第四延迟器的输出。

32.如权利要求31所述的输入电路，其中所述跨域单元包括八个锁存器，用于以同步于所述跨域控制信号的方式来锁存所述延迟单元中的第一至第四延迟器的多个输出，以及所述第二对准单元中的所述第一至第四锁存器的输出。

33.如权利要求32所述的输入电路，其中所述跨域单元和所述第一与第二对准单元的每一锁存器都是D触发器，或者是用于执行边沿触发操作的电路。

34.如权利要求30所述的输入电路，其中所述锁存单元中的多个锁存器的输出由所述延迟单元中的多个延迟器以不同延迟时间予以延迟。

35.如权利要求34所述的输入电路，其中所述延迟单元中的每一延迟器都包括多个串联连接的反相器。

36.如权利要求34所述的输入电路，其中所述延迟单元中的每一延迟器都包括电阻器和电容器。

37.如权利要求36所述的输入电路，还包括：

缓冲单元，用于接收所述输入数据，以将内部数据输出至所述对准单元中。

38.一种半导体存储装置的输入电路，所述输入电路包括：

控制信号产生单元，用于响应于时钟信号和数据选通信号而产生第一和第二对准控制信号以及多个跨域控制信号，其中以同步于所述数据选通信号的方式来输入外部数据；

对准单元，用于响应于所述第一和第二对准控制信号而将所述输入数据的N位对准为对准成两行的数据；以及

跨域单元，用于通过执行数据同步操作至少一次，使来自所述对准单元的经对准的数据同步于所述多个跨域控制信号，以输出N位经对准的并列数据，N是大于1的正整数。

39.如权利要求38所述的输入电路，其中所述控制信号产生单元包括：

对准控制信号产生单元，用于以同步于所述数据选通信号的上升时序和下降时序的方式，来产生所述第一和第二对准控制信号；以及

跨域控制信号产生单元，用于响应于有效使能信号，以同步于所述时钟信号的方式来产生所述多个跨域控制信号。

40.如权利要求39所述的输入电路，其中所述跨域控制信号产生单元包括：

输入单元，用于通过使用所述时钟信号和反相的时钟信号来产生内部时钟信号；

第一跨域控制信号产生单元，用于响应于第一使能信号和所述内部时钟信号来产生第一跨域控制信号；以及

第二跨域控制信号产生单元，用于响应于第二使能信号和所述内部时钟信号来产生第二跨域控制信号。

41.如权利要求39所述的输入电路，其中所述第一跨域控制信号产生单元通过逻辑组合所述内部时钟信号和所述第一使能信号来产生所述第一跨域控制信号。

42.如权利要求41所述的输入电路，其中所述输入电路包括：

缓冲器，用于接收所述时钟信号和所述反相的时钟信号；以及

驱动器，用于通过使用所述缓冲器的输出来产生所述内部时钟信号，并将所述内部时钟信号输出至所述第一跨域控制信号产生单元和所述第二跨域控制信号产生单元。

43.如权利要求41所述的输入电路，其中所述对准控制信号产生单元包括：

缓冲器，用于接收所述数据选通信号和反相的数据选通信号；以及

驱动器，用于基于所述缓冲器的所述输出来产生所述第一和第二对准控制信号。

44.如权利要求41所述的输入电路，其中所述对准单元包括：

锁存单元，用于响应于顺序生效的所述第一和第二对准控制信号而将所述输入数据锁存为成两行的所述第一经对准的数据；以及

延迟单元，用于延迟所述锁存单元的输出。

45.如权利要求44所述的输入电路，其中所述锁存单元包括排列为两行的多个锁存器，锁存器的每一个响应于所述第一对准控制信号或所述第二对准控制信号，而锁存其前一锁存器的输出，且所述两行的多个第一锁存器接收所述输入数据。

46.如权利要求45所述的输入电路，其中所述锁存单元包括：

第一锁存器，用于响应于所述第一对准控制信号而锁存所述内部数据；

第二锁存器，用于响应于所述第二对准控制信号而锁存所述第一锁存器的一输出，以将其输出为第一经对准的数据；

第三锁存器，用于响应于所述第二对准控制信号而锁存所述内部数据，以将其输出为第二经对准的数据；

第四锁存器，用于响应于所述第一对准控制信号而锁存所述第二锁存器的输出；

第五锁存器，用于响应于所述第一对准控制信号而锁存所述第三锁存器的输出；

第六锁存器，用于响应于所述第二对准控制信号而锁存所述第四锁存器的输出，以将其输出为第三经对准的数据；以及

第七锁存器，用于响应于所述第二对准控制信号而锁存所述第五锁存器的输出，以输出第四经对准的数据。

47.如权利要求46所述的输入电路，其中所述延迟单元包括多个延迟器，其中以不同值延迟所述对准单元中的所述多个锁存器的输出。

48.如权利要求47所述的输入电路，其中所述延迟单元中的每一延迟器都包括电阻器和电容器。

49.如权利要求45所述的输入电路，其中所述跨域单元包括：

预跨域单元，用于响应于所述第一跨域控制信号而对准选自所述对准单元的输出的M位数据，以输出M位经对准的数据；以及

主跨域单元，用于响应于所述第二跨域控制信号而对准所述预跨域单元的输出，以输出成N行的所述N位经对准的数据。

50.如权利要求49所述的输入电路，其中所述预跨域单元包括：

第一预跨域单元，用于响应于所述第一跨域控制信号而将所述对准单元的多个输出的第一4位数据对准为对准成四行的数据；以及

第二预跨域单元，用于响应于所述第一跨域控制信号而将所述对准单元的多个输出的第二4位数据对准为对准成四行的数据。

51.如权利要求49所述的输入电路，其中所述主跨域单元包括N个锁存器，用于响应于所述第二跨域控制信号而对准所述预跨域单元的多个输出，以输出所述N位经对准的数据。

52.如权利要求49所述的输入电路，其中所述第一预跨域单元包括四个锁存器，用于响应于所述第一跨域控制信号而将所述第一4位数据对准为所述对准成四行的数据。

53.如权利要求52所述的输入电路，其中所述第一预跨域单元的每一锁存器都是D触发器，或者是用于执行边沿触发操作的电路。

54.一种用于N位预提取的半导体存储装置的输入电路，所述输入电路包括：

第一数据对准单元，用于响应于以同步于数据选通信号的方式产生的第一控制信号而对准并输出顺序输入的N位数据中的预定外部数据，其中以同步于所述数据选通信号的转变时序的方式来输入所述N位数据；

锁存单元，用于响应于以同步于系统时钟的方式产生的第二控制信号而锁存所述第一数据对准单元的输出；以及

第二对准单元，用于响应于以同步于所述系统时钟的方式产生的第三控制信号而将所述第一数据对准单元的所述输出以及所述锁存单元的输出对准为并列对准的N位数据，其中N是大于1的正整数。

55.如权利要求54所述的输入电路，其中响应于当输入所述预定数据时生效的第一使能信号而使能所述第二控制信号，且响应于当输入所述N位数据的第N数据时生效的第二使能信号而使能所述第三控制信号。

56.一种用于N位预提取的半导体存储装置的输入电路，所述输入电路包括：

数据对准单元，用于对准并输出顺序输入的外部N位数据中的预定数据；

第一跨域单元，用于响应于第一跨域控制信号而锁存输出自所述数据对准单元的输出的所述预定数据；以及

第二跨域单元，用于响应于第二跨域控制信号而将输出自所述数据对准单元的所述输出和所述第一跨域单元的输出的所述预定数据锁存为并列对准的N位数据。

57.如权利要求56所述的输入电路，还包括：

跨域控制信号产生单元，用于以同步于外部系统时钟输入的方式，产生顺序生效的所述第一跨域控制信号和所述第二跨域控制信号。

58.如权利要求57所述的输入电路，还包括：

数据对准控制信号产生单元，用于分别同步于数据选通信号的上升时序和下降时序的方式，产生第一数据对准信号和第二数据对准信号，

其中所述数据对准单元响应于所述第一和第二数据对准信号而执行对准操作。

59.如权利要求58所述的输入电路，其中所述跨域控制信号产生单元包括：

内部时钟产生单元，用于产生同步于所述系统时钟的内部时钟；

第一控制信号产生单元，用于响应于所述内部时钟和第一使能信号而产生所述第一跨域控制信号；以及

第二控制信号产生单元，用于响应于所述内部时钟和第二使能信号而产生所述第二跨域控制信号。

60.如权利要求59所述的输入电路，其中在输入所述预定数据时使能所述第一使能信号。

61.如权利要求60所述的输入电路，其中输入所述N位数据的第N数据时使能所述第二使能信号。

62.如权利要求61所述的输入电路，其中所述数据对准单元包括：

第一对准单元，用于对准所述预定数据，以输出成两行的第一经对准的数据；以及

第二对准单元，用于将所述第一经对准的数据对准为第二经对准的数据。

63.如权利要求62所述的输入电路，其中所述第一跨域单元包括对应于所述第二对准单元的输出的数目的多个锁存器。

64.如权利要求63所述的输入电路，其中所述第二对准单元包括对应于所述第一经对准的数据的位数目的多个延迟器。

65.如权利要求64所述的输入电路，其中所述第二跨域单元包括对应于所述第二对准单元的输出的数目和所述第一跨域单元的输出的数目的多个锁存器。

66.一种用于N位预提取的半导体存储装置的操作方法，所述方法包括：

通过使用对准单元来对准顺序输入的外部N位数据中的预定M位数据，以输出第一M位并列数据；

锁存所述第一M位数据，以输出第二数据；

通过使用所述对准单元来对准所述N位数据中的剩余数据，以输出第三并列数据；以及

并列对准所述第二数据和所述第三数据，以输出经对准的N位数据。

67.如权利要求66所述的方法，其中对准所述预定M位数据包括：

对准所述预定M位数据以输出对准成两行的数据；以及

对准所述对准成两行的数据，以输出并列对准的所述第一M位数据。

68.如权利要求67所述的方法，其中以同步于数据选通信号的方式对准所述第一M位数据，所述数据选通信号具有对应于所述N位数据的输入时序的转变。

69.如权利要求68所述的方法，其中响应于同步于系统时钟的第一控制信号而锁存所述第二数据。

70.如权利要求68所述的方法，其中响应于同步于系统时钟的第二控制信号而对准所述N位数据。

Images