CN101425331A - 时钟控制电路及包括该时钟控制电路的数据对齐电路 - Google Patents

时钟控制电路及包括该时钟控制电路的数据对齐电路 Download PDF

Info

Publication number
CN101425331A
CN101425331A CNA2008100875084A CN200810087508A CN101425331A CN 101425331 A CN101425331 A CN 101425331A CN A2008100875084 A CNA2008100875084 A CN A2008100875084A CN 200810087508 A CN200810087508 A CN 200810087508A CN 101425331 A CN101425331 A CN 101425331A
Authority
CN
China
Prior art keywords
gating signal
clock control
decline
clock
adjusting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2008100875084A
Other languages
English (en)
Inventor
张支银
尹锡彻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN101425331A publication Critical patent/CN101425331A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals

Abstract

本发明提供一种时钟控制电路及包括该时钟控制电路的数据对齐电路。时钟控制电路可防止在上升选通信号及下降选通信号的脉冲宽度改变且因此彼此重迭时出现的故障。该时钟控制电路包括第一时钟控制单元，第一时钟控制单元被配置成接收上升选通信号及下降选通信号且输出经调整的上升选通信号，经调整的上升选通信号的启动脉冲宽度不与下降选通信号的启动脉冲宽度重迭。

Description

时钟控制电路及包括该时钟控制电路的数据对齐电路
相关申请的交叉引用
本发明要求2007年11月2日提交的韩国专利申请No.10-2007-0111342的优先权，其全部内容通过引用结合于此。
技术领域
本发明涉及一种用于控制时钟(诸如数据选通信号)的时钟控制电路及包括该时钟控制电路的数据对齐电路；且更具体而言，涉及一种能够防止在上升选通信号与下降选通信号之间的重迭的时钟控制电路，及包括该时钟控制电路的数据对齐电路。
背景技术
已持续开发半导体存储器装置，以提高集成度并增加其操作速度。为增加操作速度，已涌现同步半导体存储器装置，其可与外部时钟同步操作。
已提出且开发一种单数据速率(SDR)同步半导体存储器装置，其在一个时钟循环期间经由一个数据管脚与外部时钟的上升沿同步地输入或输出一个数据。然而，SDR同步半导体存储器装置不足以满足高速系统的速度要求。因此，提出一种双数据速率(DDR)同步半导体存储器装置，其在一个时钟循环期间处理两个数据。
在DDR同步半导体存储器装置中，两个数据经由数据输入/输出管脚与外部时钟的上升沿及下降沿同步地连续输入或输出。DDR同步半导体存储器装置可实现SDR同步半导体存储器装置的带宽的至少两倍而不增加时钟的频率，因此获得高速操作。
因为DDR同步半导体存储器装置在一个时钟循环内必须输出或接收两个数据，所以无法再使用在常规同步半导体存储器装置中使用的数据存取方法。
若时钟周期为约10ns，则除了例如约2ns(＝0.5 x 4)的上升时间及下降时间及满足其它规格所要求的时间之外，必须大体上在约6ns内处理两个连续数据。然而，半导体存储器装置难以在该时间内处理两个数据。因此，仅当自外部电路接收数据/将数据输出至外部电路时，半导体存储器装置与时钟的上升沿及下降沿同步操作。基本上，在半导体存储器装置内部，两个数据与时钟的一个沿同步地并行处理。
因此，一种新数据存取方法是必要的，以使半导体存储器装置将所接收数据传送至内部核心区或从核心区将数据输出至外部电路。
因此，DDR同步半导体存储器装置的数据输入缓冲器与时钟的上升沿及下降沿同步地预取2位数据，且接着将所预取数据作为偶数位数据或奇数位数据与主时钟的上升沿同步传送至内部核心区。
因为诸如中央处理单元(CPU)的半导体装置以较高速度操作，所以要求半导体存储器装置亦以较高速度操作。为满足此要求，使用数据对齐电路。数据对齐电路在DDR2同步半导体存储器装置的情况下预取4位数据或在DDR3同步半导体存储器装置的情况下预取8位数据，且将数据传送至半导体存储器装置的内部区。
同时，为了在数据输入/输出中实施准确时序，用于通知数据传送的数据选通信号DQS连同来自诸如CPU或存储器控制器的外部装置的相应数据被输入至半导体存储器装置。
图1为常规半导体存储器装置中使用的数据对齐电路的方块图。
参看图1，数据对齐电路110执行8位预取。数据对齐电路110经由缓冲器101、102及103接收数据DIN及数据选通信号DQS与DQSB。串行地输入数据DIN，且数据对齐电路110通过使用数据选通信号DQS及DQSB将数据DIN并行地对齐为W0至W7。如所示，数据对齐电路110包括D触发器111、113、118、119、120及121，以及D锁存器112、114、115、116及117。
数据输入缓冲器101缓冲数据DIN，且比较数据DIN的电压电平与参考电压(VREF)的电压电平以判定数据DIN为逻辑高数据还是逻辑低数据。
选通缓冲器102及103接收数据选通信号DQS及数据选通禁止信号DQSB，但经由彼此相对的输入端子来接收。接着，选通缓冲器102输出上升选通信号DQSR，其在数据选通信号DQS的高电平持续时间期间被启动。选通缓冲器103输出下降选通信号DQSF，其在数据选通信号DQS的低电平持续时间期间被启动。
在数据对齐电路110中的D触发器111及113以及D锁存器112、114、115、116及117通过使用上升选通信号DQSR及下降选通信号DQSF将串行数据并行地对齐为W0至W7。由I/O感测放大器131至138将并行对齐的数据W0至W7写入至全局输入/输出(I/O)线GIO_00至GIO_07。
图2为说明数据对齐电路110的操作的时序图。现参考图1及图2来描述数据对齐电路的操作。
在8位预取的写入操作中，八个串行数据D0至D7并行地对齐，由此在紧随最后数据位D7的输入的时钟同时写八个数据D0至D7。
使用上升选通信号DQSR对齐以数据选通信号DQS的上升沿为中心的数据D0、D2、D4及D6。在下文中，数据D0、D2、D4及D6称为上升数据。使用下降选通信号DQSF对齐以数据选通信号DQS的下降沿为中心的数据D1、D3、D5及D7。在下文中，数据D1、D3、D5及D7称为下降数据。以同一基本操作方式独立执行对齐在上升沿处输入的上升数据D0、D2、D4及D6的处理及对齐在下降沿处输入的下降数据D1、D3、D5及D7的处理。因此，为解释数据对齐电路的操作，将描述对齐上升数据D0、D2、D4及D6的处理。
首先，经由数据输入缓冲器101将数据DIN串行地输入至D触发器111。在上升选通信号DQSR的上升沿处，将数据DIN的上升数据D0施加在R0线。当下降选通信号DQSF为＂高＂时，由D锁存器112将在R0线的数据D0施加在W6线。接着，由D锁存器114将在W6线的数据D0移位半个时钟循环以施加在R1线，且由D锁存器116再次移位半个时钟循环以施加在W4线。其间，在自数据输入点的两个时钟之后，启动包括突发长度信息的信号DCLK_BL8。D触发器119通过使用DCLK_BL8信号将在W4线的数据D0施加在W0线。在上升选通信号DQSR的上升沿处，将上升数据D2施加在R0线。当下降选通信号DQSF为＂高＂时，由D锁存器112将在R0线的数据D2锁存且施加在W6线。其后，D触发器118通过使用DCLK_BL8信号将在W6线的数据D2锁存且施加在W2线。在上升选通信号DQSR的上升沿处，将上升数据D4施加在R0线。当下降选通信号DQSF为＂高＂时，由D锁存器112将在R0线的数据D4锁存且施加在W6线。接着，由D锁存器114将在W6线的数据D4移位半个时钟循环以施加在R1线，且由D锁存器116再次移位半个时钟循环以施加在W4线。在上升选通信号DQSR的上升沿处，将上升数据D6施加在R0线。当下降选通信号DQSF为＂高＂时，由D锁存器112将在R0线的数据D6锁存且施加在W6线。以此方式，分别将D0、D2、D4及D6施加在W0、W2、W4及W6线。其后，由在自数据输入点的四个时钟之后启动的信号DINSTBP分别将在W0、W2、W4及W6上的数据D0、D2、D4及D6同时写入至全局I/O线GIO-00、GIO-02、GIO_04及GIO_06。
以与对齐以上升沿为中心的数据D0、D2、D4及D6的方式相同的方式对齐以数据选通信号DQS的各下降沿为中心而输入的数据D1、D3、D5及D7。这已经在图2中进行了详细说明，且此处将省略对其的详细描述。
图3为在图1中说明的D锁存器的电路图。参看图3，D锁存器包括通过门及反相器锁存器。自图3可见，当输入至时钟端子CLK的信号为＂高＂时，D锁存器将数据输入锁存至输入端子IN。输入至时钟端子CLK的信号根据D锁存器而为上升选通信号DQSR或下降选通信号DQSF。
上升选通信号DQSR及下降选通信号DQSF各具有对应于半个时钟循环(即，1/2×tCK)的脉冲宽度。然而，上升选通信号DQSR及下降选通信号DQSF的脉冲宽度可随着信号经过门或由于多种电路因素而增加。在此情况下，包括通过门及反相器锁存器的D锁存器无法正确移位数据。
图4为解释由上升选通信号DQSR及下降选通信号DQSF的脉冲宽度增加而引起的限制的时序图。
参看图4，上升选通信号DQSR的脉冲与下降选通信号DQSF的脉冲重迭，从而使得D锁存器无法正确移位数据。最终，数据相对于端子W1至W7不对齐。
数据必须如下地对齐：D0＝W0、D1＝W1、D2＝W2、D3＝W3、D4＝W4、D5＝W5、D6＝W6及D7＝W7。然而，如图4中所示，数据误对齐为D6＝W4、D2＝W0及D3＝W1。因此，无法将数据正确写入至半导体存储器装置，从而使得半导体存储器装置的写入操作失败。
发明内容
本发明的实施例涉及提供一种时钟控制电路，其可防止在上升选通信号及下降选通信号的脉冲宽度改变且因此彼此重迭时出现的故障。
根据本发明的一方面，提供一种时钟控制电路，其包括：第一时钟控制单元，该第一时钟控制单元被配置成接收上升选通信号及下降选通信号且输出经调整的上升选通信号，该经调整的上升选通信号的启动脉冲宽度不与下降选通信号的启动脉冲宽度重迭。
根据本发明的另一方面，提供一种时钟控制电路，其包括：时钟控制单元，该时钟控制单元被配置成接收上升选通信号及下降选通信号且输出经调整的下降选通信号，该经调整的下降选通信号的启动脉冲宽度不与上升选通信号的启动脉冲宽度重迭。
根据本发明的第三方面，提供一种数据对齐电路，其包括：时钟控制电路，该时钟控制电路被配置成接收上升选通信号及下降选通信号，且通过控制输出经调整的上升选通信号及经调整的下降选通信号，使得经调整的上升选通信号及经调整的下降选通信号的启动脉冲宽度不彼此重迭，而使得该经调整的上升选通信号及该经调整的下降选通信号分别具有与该上升选通信号及该下降选通信号相同的逻辑值；及数据对齐单元，其被配置成串行地接收数据，且与该经调整的上升选通信号及该经调整的下降选通信号同步地且并行地对齐数据。
根据本发明的第四方面，提供一种时钟控制电路，其包括：第一时钟控制单元，该第一时钟控制单元被配置成接收用作用于预定操作的参考时钟的第一时钟及第二时钟，且输出经调整的第一时钟，第一时钟的启动脉冲宽度不与第二时钟的启动脉冲宽度重迭。
附图说明
图1为在常规半导体存储器装置中使用的数据对齐电路的方块图。
图2为说明数据对齐电路的操作的时序图。
图3为在图1中说明的D锁存器的电路图。
图4为用于解释由上升选通信号及下降选通信号的脉冲宽度的增加而引起的限制的时序图。
图5为根据本发明的实施例的时钟控制电路的电路图。
图6为在图5中说明的时钟控制电路的节点信号的时序图。
图7为数据对齐电路的方块图，其包括图5所示的根据本发明的实施例的时钟控制电路。
具体实施方式
在下文中，将参照附图详细描述根据本发明的时钟控制电路及包括该时钟控制电路的数据对齐电路。
图5为根据本发明的实施例的时钟控制电路的电路图。
参看图5，根据本发明的实施例的时钟控制电路包括第一时钟控制单元510及第二时钟控制单元520。第一时钟控制单元510接收上升选通信号DQSR及下降选通信号DQSF。所接收的下降选通信号DQSF为下降选通禁止信号DQSFB。第一时钟控制单元510进行控制，使得上升选通信号DQSR的启动脉冲宽度不与下降选通信号DQSF的启动脉冲宽度重迭，且因此输出经调整的上升选通信号DQSR_PW。第二时钟控制单元520接收上升选通信号DQSR及下降选通信号DQSF。所接收的上升选通信号DQSR为上升选通禁止信号DQSRB。第二时钟控制单元520进行控制，使得下降选通信号DQSF的启动脉冲宽度不与上升选通信号DQSR的启动脉冲宽度重迭，且因此输出经调整的下降选通信号DQSF_PW。
更具体而言，根据本发明的实施例的时钟控制电路包括：第一时钟控制单元510，其控制上升选通信号DQSR的脉冲宽度；及第二时钟控制单元520，其控制下降选通信号DQSF的脉冲宽度。第一时钟控制单元510及第二时钟控制单元520用于防止上升选通信号DQSR及下降选通信号DQSF的各脉冲宽度彼此重迭。即使仅使用第一时钟控制单元510及第二时钟控制单元520中的一个，上升选通信号DQSR及下降选通信号DQSF的启动脉冲宽度仍不会彼此重迭。为确保在上升选通信号DQSR与下降选通信号DQSF之间的足够余量，可使用第一时钟控制单元510及第二时钟控制单元520两者。若余量并不重要，则可仅使用第一时钟控制单元510及第二时钟控制单元520中的一个。
当启动上升选通信号DQSR且禁止下降选通信号DQSF时，第一时钟控制单元510启动经调整的上升选通信号DQSR_PW。第一时钟控制单元510包括第一反相器511、第二反相器512、第一NAND门513及第三反相器514。第一反相器511反转上升选通信号DQSR。第二反相器512反转第一反相器511的输出DQSRB。第一NAND门513对下降选通禁止信号DQSFB及第二反相器512的输出DQSRD执行NAND运算。第三反相器514反转第一NAND门513的输出信号，以输出经调整的上升选通信号DQSR_PW。
第一NAND门513经由两个反相器511及512接收经延迟的上升选通信号DQSRD而不直接接收上升选通信号DQSR。因此，可确保防止脉冲宽度彼此重迭的稍多余量。可视设计而自由地确定信号是否经过反相器511及512。
当启动下降选通信号DQSF且禁止上升选通信号DQSR时，第二时钟控制单元520启动经调整的下降选通信号DQSF_PW。第二时钟控制单元520包括第四反相器521、第五反相器522、第二NAND门523及第六反相器524。第四反相器521反转下降选通信号DQSF。第五反相器522反转第四反相器521的输出DQSFB。第二NAND门523对第一反相器511的输出DQSRB及第五反相器522的输出DQSFD执行NAND运算。第六反相器524反转第二NAND门523的输出信号，且输出经调整的下降选通信号DQSF_PW。
第二NAND门523经由两个反相器521及522接收经延迟的下降选通信号DQSFD而不直接接收下降选通信号DQSF。因此，可确保防止脉冲宽度彼此重迭的稍多余量。可视设计而自由地确定信号是否经过反相器521及522。
图6为在图5中说明的时钟控制电路的节点信号的时序图。现参照图6描述时钟控制电路的操作。
参看图6，输入上升选通信号DQSR及下降选通信号DQSF，且它们的启动脉冲宽度彼此重迭。
然而，第一时钟控制单元510及第二时钟控制单元520控制脉冲宽度，使得经由时钟控制电路输出的经调整的上升选通信号DQSR_PW及经调整的下降选通信号DQSF_PW不同时被启动。
在图5中，时钟控制电路控制为数据选通信号DQS的上升选通信号DQSR及下降选通信号DQSF的各脉冲宽度。然而，使用根据本发明的实施例的时钟控制电路并不限于防止上升选通信号DQSR与下降选通信号DQSF之间的重迭。
上升选通信号DQSR及下降选通信号DQSF作为一种用作数据对齐的参考的时钟。因此，根据本发明的实施例的时钟控制电路可用于使用用作预定操作的参考的第一时钟及第二时钟的电路。在此情况下，根据本发明的实施例的时钟控制电路用作用于防止第一时钟及第二时钟的启动脉冲宽度彼此重迭的电路。
例如，半导体存储器装置将外部时钟CLK及禁止时钟CLKB用作在其中执行预定操作的参考。然而，若特定内部因素在应在不同时序启动的时钟CLK与CLKB的启动脉冲宽度之间引起重迭，则可能在特定操作中出现缺陷。在此情况下，根据本发明的实施例的时钟控制电路可用于防止在两个时钟CLK与CLKB的启动脉冲宽度之间的重迭。
即使当根据本发明的实施例的时钟控制电路用于防止在用作预定操作的参考的第一时钟(例如，CLK)与第二时钟(例如，CLKB)的启动脉冲宽度之间的重迭时，除了输入第一时钟及第二时钟而非上升选通信号DQSR及下降选通信号DQSF以输出经调整的第一时钟及第二时钟以外，时钟控制电路具有与图5中所示相同的配置。省略对其进一步的描述。
图7为数据对齐电路的视图，其包括图5所示的根据本发明的实施例的时钟控制电路。
参看图7，数据对齐电路包括时钟控制电路740及数据对齐单元710。时钟控制电路740接收上升选通信号DQSR及下降选通信号DQSF，且输出经调整的上升选通信号DQSR_PW及经调整的下降选通信号DQSF_PW。经调整的上升选通信号DQSR_PW及经调整的下降选通信号DQSF_PW分别具有与上升选通信号DQSR及下降选通信号DQSF相同的逻辑值，且通过控制上升选通信号DQSR及下降选通信号DQSF以使它们的启动脉冲宽度不会彼此重迭而获得经调整的上升选通信号DQSR_PW及经调整的下降选通信号DQSF_PW。数据对齐单元710串行地接收数据DIN，且并行地且与经调整的上升选通信号DQSR_PW及经调整的下降选通信号DQSF_PW同步地对齐数据DIN。
分别通过I/O传感器放大器(IOSA)731至738将经由数据对齐单元710对齐的数据写入至全局输入/输出(I/O)线GIO_00至GIO_07。
时钟控制电路740等同于在图5中说明的时钟控制电路。因此，时钟控制电路740可包括图5的第一时钟控制单元510及图5的第二时钟控制单元520。可选的，时钟控制电路740可仅包括图5的第一时钟控制单元510及图5的第二时钟控制单元520中的一个。
在图1中说明的常规数据对齐电路可用作数据对齐单元710。数据对齐单元710可包括D触发器711、713、718、719、720及721，以及D锁存器712、714、715、716及717，以便与经调整的上升选通信号DQSR_PW及经调整的下降选通信号DQSF_PW同步地对齐数据。因为上文已描述数据对齐单元710的操作，所以将省略对其进行进一步的描述。
如图4中所示，常规数据对齐电路具有以下限制：因为在上升选通信号DQSR及下降选通信号DQSF的脉冲宽度改变时未在D锁存器中准确移位数据，所以出现缺陷性数据对齐，从而使得它们的启动脉冲宽度彼此重迭。
然而，根据本发明的实施例的数据对齐电路包括时钟控制电路740，该时钟控制电路740防止上升选通信号DQSR及下降选通信号DQSF的启动脉冲宽度彼此重迭。由于该原因，根据本发明的实施例的数据对齐电路可正确对齐数据而没有缺陷性操作。
根据本发明的实施例，时钟控制电路进行控制，使得第一时钟或上升选通信号的启动脉冲宽度及第二时钟或下降选通信号的启动脉冲宽度不会彼此重迭。因此，其可以防止在根据上升选通信号及下降选通信号来操作的电路的操作时序变得不同时发生的缺陷性操作。
具体而言，若时钟控制电路用于数据对齐电路，则数据对齐电路的操作被正确执行而没有例如缺陷性数据锁存或缺陷性数据移位。
已参照所附附图全面描述本发明，在附图中示出本发明的例示性实施例。然而，本发明可以许多不同形式实施且不应解释为限于本文中阐述的实施例；相反，提供这些实施例以使本公开是详尽且完整的，且将本发明的构思完全传达给本领域技术人员。同样，本领域技术人员将了解，本发明的时钟控制电路可用于控制在多种半导体装置中使用的多种时钟的脉冲宽度。
虽然已关于具体实施例描述了本发明，但对于本领域技术人员而言将会明显的是，可在不脱离以下权利要求中所限定的本发明的精神及范围的情况下进行多种改变及修改。

Claims (21)

1.一种时钟控制电路，包括：
第一时钟控制单元，其被配置成接收上升选通信号及下降选通信号且输出经调整的上升选通信号，所述经调整的上升选通信号的启动脉冲宽度不与所述下降选通信号的启动脉冲宽度重迭。
2.如权利要求1的时钟控制电路，进一步包括：
第二时钟控制单元，其被配置成接收所述上升选通信号及所述下降选通信号且输出经调整的下降选通信号，所述经调整的下降选通信号的启动脉冲宽度不与所述上升选通信号的启动脉冲宽度重迭。
3.如权利要求1的时钟控制电路，其中当所述上升选通信号被启动且所述下降选通信号被禁止时，所述第一时钟控制单元启动所述经调整的上升选通信号。
4.如权利要求2的时钟控制电路，其中当所述下降选通信号被启动且所述上升选通信号被禁止时，所述第二时钟控制单元启动所述经调整的下降选通信号。
5.如权利要求1的时钟控制电路，其中所述第一时钟控制单元包括第一NAND门，所述第一NAND门被配置成对所述上升选通信号及下降选通禁止信号执行NAND运算以输出所述经调整的上升选通信号。
6.如权利要求2的时钟控制电路，其中所述第二时钟控制单元包括第二NAND门，所述第二NAND门被配置成对所述下降选通信号及上升选通禁止信号执行NAND运算以输出所述经调整的下降选通信号。
7.如权利要求2的时钟控制电路，其中所述第一时钟控制单元包括：
第一反相器，其被配置成反转所述上升选通信号；
第二反相器，其被配置成反转所述第一反相器的输出信号；
第一NAND门，其被配置成对下降选通禁止信号及所述第二反相器的输出信号执行NAND运算；及
第三反相器，其被配置成反转所述第一NAND门的输出信号，以输出所述经调整的上升选通信号。
8.如权利要求2的时钟控制电路，其中所述第二时钟控制单元包括：
第一反相器，其被配置成反转所述下降选通信号；
第二反相器，其被配置成反转所述第一反相器的输出信号；
第一NAND门，其被配置成对反转的上升选通信号及所述第二反相器的输出信号执行NAND运算；及
第三反相器，其被配置成反转所述第一NAND门的输出信号，以输出所述经调整的下降选通信号。
9.一种时钟控制电路，包括：
时钟控制单元，其被配置成接收上升选通信号及下降选通信号且输出经调整的下降选通信号，所述经调整的下降选通信号的启动脉冲宽度不与所述上升选通信号的启动脉冲宽度重迭。
10.如权利要求9的时钟控制电路，其中当所述下降选通信号被启动且所述上升选通信号被禁止时，所述时钟控制单元启动所述经调整的下降选通信号。
11.如权利要求9的时钟控制电路，其中所述时钟控制单元包括NAND门，所述NAND门被配置成对所述下降选通信号及上升选通禁止信号执行NAND运算以输出所述经调整的下降选通信号。
12.一种数据对齐电路，包括：
时钟控制电路，其被配置成接收上升选通信号及下降选通信号，且通过控制输出分别具有与所述上升选通信号及所述下降选通信号相同的逻辑值的经调整的上升选通信号及经调整的下降选通信号，使得所述经调整的上升选通信号及所述经调整的下降选通信号的启动脉冲宽度不会彼此重迭；及
数据对齐单元，其被配置成串行地接收数据，且与所述经调整的上升选通信号及所述经调整的下降选通信号同步地且并行地对齐所述数据。
13.如权利要求12的数据对齐电路，其中所述时钟控制电路包括：
第一时钟控制单元，其被配置成在所述上升选通信号被启动且所述下降选通信号被禁止时启动所述经调整的上升选通信号；及
第二时钟控制单元，其被配置成在所述下降选通信号被启动且所述上升选通信号被禁止时启动所述经调整的下降选通信号。
14.如权利要求13的数据对齐电路，其中所述第一时钟控制单元包括第一NAND门，所述第一NAND门被配置成对所述上升选通信号及下降选通禁止信号执行NAND运算以输出所述经调整的上升选通信号，且
所述第二时钟控制单元包括第二NAND门，所述第二NAND门被配置成对所述下降选通信号及上升选通禁止信号执行NAND运算以输出所述经调整的下降选通信号。
15.如权利要求13的数据对齐电路，其中所述第一时钟控制单元包括：
第一反相器，其被配置成反转所述上升选通信号；
第二反相器，其被配置成反转所述第一反相器的输出信号；
第一NAND门，其被配置成对下降选通禁止信号及所述第二反相器的输出信号执行NAND运算；及
第三反相器，其被配置成反转所述第一NAND门的输出信号，以输出所述经调整的上升选通信号，且
所述第二时钟控制单元包括：
第四反相器，其被配置成反转所述下降选通信号；
第五反相器，其被配置成反转所述第四反相器的输出信号；
第二NAND门，其被配置成对所述第一反相器的所述输出信号及所述第五反相器的输出信号执行NAND运算；及
第六反相器，其被配置成反转所述第二NAND门的输出信号，以输出所述经调整的下降选通信号。
16.如权利要求12的数据对齐电路，其中所述数据对齐单元包括D触发器及D锁存器，用于与所述经调整的上升选通信号或所述经调整的下降选通信号同步地对齐数据。
17.一种时钟控制电路，包括：
第一时钟控制单元，其被配置成接收用作用于预定操作的参考时钟的第一时钟及第二时钟，且输出经调整的第一时钟，所述经调整的第一时钟的启动脉冲宽度不与所述第二时钟的启动脉冲宽度重迭。
18.如权利要求17的时钟控制电路，进一步包括：
第二时钟控制单元，其被配置成接收所述第一时钟及所述第二时钟，且输出经调整的第二时钟，所述经调整的第二时钟的启动脉冲宽度不与所述第一时钟的启动脉冲宽度重迭。
19.如权利要求17的时钟控制电路，其中当所述第一时钟被启动且所述第二时钟被禁止时，所述第一时钟控制单元启动所述经调整的第一时钟。
20.如权利要求18的时钟控制电路，其中当所述第二时钟被启动且所述第一时钟被禁止时，所述第二时钟控制单元启动所述经调整的第二时钟。
21.如权利要求18的时钟控制电路，其中所述第一时钟控制单元包括：
第一反相器，其被配置成反转所述第一时钟；
第二反相器，其被配置成反转所述第一反相器的输出信号；
第一NAND门，其被配置成对第二禁止时钟及所述第二反相器的输出信号执行NAND运算；及
第三反相器，其被配置成反转所述第一NAND门的输出信号，以输出所述经调整的第一时钟，且
所述第二时钟控制单元包括：
第四反相器，其被配置成反转所述第二时钟；
第五反相器，其被配置成反转所述第四反相器的输出信号；
第二NAND门，其被配置成对所述第一反相器的输出信号及所述第五反相器的输出信号执行NAND运算；及
第六反相器，其被配置成反转所述第二NAND门的输出信号，以输出所述经调整的第二时钟。
CNA2008100875084A 2007-11-02 2008-03-19 时钟控制电路及包括该时钟控制电路的数据对齐电路 Pending CN101425331A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020070111342A KR20090045495A (ko) 2007-11-02 2007-11-02 클럭 조절회로 및 이를 포함하는 데이터 정렬회로
KR1020070111342 2007-11-02

Publications (1)

Publication Number Publication Date
CN101425331A true CN101425331A (zh) 2009-05-06

Family

ID=40587488

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2008100875084A Pending CN101425331A (zh) 2007-11-02 2008-03-19 时钟控制电路及包括该时钟控制电路的数据对齐电路

Country Status (4)

Country Link
US (1) US8248126B2 (zh)
KR (1) KR20090045495A (zh)
CN (1) CN101425331A (zh)
TW (1) TWI351592B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108646984A (zh) * 2018-05-16 2018-10-12 华为技术有限公司 一种dqs位置调整方法和装置
CN110008166A (zh) * 2014-08-01 2019-07-12 康杜实验室公司 带内嵌时钟的正交差分向量信令码

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101045088B1 (ko) * 2009-03-31 2011-06-29 주식회사 하이닉스반도체 데이터 패턴 감지회로 및 이를 포함하는 출력드라이버
KR20120087571A (ko) * 2011-01-28 2012-08-07 에스케이하이닉스 주식회사 데이터 정렬회로
KR102252880B1 (ko) * 2014-04-15 2021-05-20 에스케이하이닉스 주식회사 반도체 장치
US9524759B2 (en) 2014-12-16 2016-12-20 Micron Technology, Inc. Apparatuses and methods for capturing data using a divided clock
KR102579174B1 (ko) 2018-12-24 2023-09-18 에스케이하이닉스 주식회사 적층형 메모리 장치 및 이를 포함하는 메모리 시스템

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5124572A (en) * 1990-11-27 1992-06-23 Hewlett-Packard Co. VLSI clocking system using both overlapping and non-overlapping clocks
JP3573661B2 (ja) 1999-06-24 2004-10-06 Ｎｅｃエレクトロニクス株式会社 クロック信号制御方法及び回路とこれを用いたデータ伝送装置
JP3498069B2 (ja) * 2000-04-27 2004-02-16 Ｎｅｃエレクトロニクス株式会社 クロック制御回路および方法
JP4544780B2 (ja) 2001-05-24 2010-09-15 ルネサスエレクトロニクス株式会社 クロック制御回路
JP4883850B2 (ja) 2001-06-29 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置
KR100533965B1 (ko) 2003-04-30 2005-12-07 주식회사 하이닉스반도체 Ｄｑｓ 신호의 리플현상으로 인하여 오동작을 방지할 수있는 동기식 메모리 장치
JP4051682B2 (ja) * 2003-08-06 2008-02-27 ソニー株式会社 クロック制御回路と集積回路
US7279946B2 (en) * 2005-08-30 2007-10-09 Infineon Technologies Ag Clock controller with integrated DLL and DCC

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110008166A (zh) * 2014-08-01 2019-07-12 康杜实验室公司 带内嵌时钟的正交差分向量信令码
CN110008166B (zh) * 2014-08-01 2023-07-18 康杜实验室公司 带内嵌时钟的正交差分向量信令码
CN108646984A (zh) * 2018-05-16 2018-10-12 华为技术有限公司 一种dqs位置调整方法和装置
CN108646984B (zh) * 2018-05-16 2020-01-03 华为技术有限公司 一种dqs位置调整方法和装置
US11430494B2 (en) 2018-05-16 2022-08-30 Huawei Technologies Co., Ltd. DQS position adjustment method, controller and network device

Also Published As

Publication number Publication date
US8248126B2 (en) 2012-08-21
TW200921323A (en) 2009-05-16
KR20090045495A (ko) 2009-05-08
US20090115480A1 (en) 2009-05-07
TWI351592B (en) 2011-11-01

Similar Documents

Publication Publication Date Title
US10354704B2 (en) Semiconductor memory device and memory system
US7558127B2 (en) Data output circuit and method in DDR synchronous semiconductor device
US6987704B2 (en) Synchronous semiconductor memory device with input-data controller advantageous to low power and high frequency
WO2019160586A1 (en) Gap detection for consecutive write operations of a memory device
US8477543B2 (en) Data input circuit with a valid strobe signal generation circuit
US7499343B2 (en) Data alignment circuit and alignment method for semiconductor memory device
US6680866B2 (en) Clock synchronous semiconductor memory device
US10366742B1 (en) Memory device parallelizer
US7295489B2 (en) Method and circuit for writing double data rate (DDR) sampled data in a memory device
CN102024493B (zh) 半导体集成电路
US11127440B2 (en) Pseudo static random access memory and method for operating pseudo static random access memory
CN101425331A (zh) 时钟控制电路及包括该时钟控制电路的数据对齐电路
US8503254B2 (en) Semiconductor memory device, semiconductor system including the semiconductor memory device, and method for operating the semiconductor memory device
US6819616B2 (en) Serial to parallel data input methods and related input buffers
KR100384775B1 (ko) 쿼드 데이터 레이트 싱크로노스 에스램의 리드/라이트를위한 워드라인 및 비트라인 구동 방법 및 그 회로
US7616519B2 (en) Semiconductor integrated circuit device
CN102543206A (zh) 半导体存储器件及其测试电路和测试操作方法
US11211103B1 (en) Burst clock control based on partial command decoding in a memory device
JP3685709B2 (ja) 同期型メモリ装置及びその連続読出方法
US9013935B2 (en) Data input circuits
KR100772716B1 (ko) 반도체 메모리 장치 및 그 구동방법
US8456931B2 (en) Data transmission device
TWI298162B (en) Power supply control circuit and controlling method thereof
US7835218B2 (en) Semiconductor integrated circuit including bank selection control block
US6442103B1 (en) Synchronous SRAM device with late write function

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned

Effective date of abandoning: 20090506

C20 Patent right or utility model deemed to be abandoned or is abandoned