CN106205688A - 半导体器件以及包括该半导体器件的半导体系统 - Google Patents

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Abstract

本发明揭示一种包括控制器以及半导体器件的半导体系统。该控制器产生命令信号、合成控制信号以及数据信号。该半导体器件根据所述命令信号产生第一模式信号和第二模式信号。该半导体器件包括写入控制电路，其适用于接收该合成控制信号以及所述数据信号，在根据该第一模式信号和第二模式信号执行写入操作或屏蔽写入操作时，确定执行/不执行数据屏蔽操作和数据总线倒置(DBI)操作。

Description

半导体器件以及包括该半导体器件的半导体系统
相关申请的交叉引用
本申请要求在2014年12月23日向韩国知识产权局提交的韩国专利申请No.10-2014-0187490的优先权，其整体中容通过引用合并于此。
技术领域
本发明的具体实施例关于半导体器件及包括该半导体器件的半导体系统。
背景技术
在包括控制器和半导体器件的半导体系统中，通过在控制器与半导体器件之间传输数据，可以执行读取操作或写入操作。在读取操作期间，半导体器件中储存的数据可以传输至控制器。在写入操作期间，从控制器输出的数据可以传输至半导体器件，并且可以储存在半导体器件的储存单元中。数据屏蔽操作可以用来将从控制器输出的数据位之中仅仅所要的位储存到半导体器件的储存单元之中。换言之，如果已经执行数据屏蔽操作，则半导体系统可以只储存从半导体器件中的控制器输出的数据之中所要的位。为了在半导体系统中执行数据屏蔽操作，包括要屏蔽数据的信息的数据屏蔽信号应与来自控制器的数据一起传输至半导体器件。
另一方面，如果当数据已经在半导体系统中传输时相位被改变的数据位的数量增加，则会更频繁发生同时切换噪声(SSN，simultaneous switching noise)现象以及符号间干扰(ISI，inter-symbol interface)现象。近来，已经使用数据总线倒置(DBI，data businversion)法来抑制SSN现象以及ISI现象。如果从控制器输出的数据已经使用DBI法传输至半导体，则该数据必须与包括有关该数据是否倒置的信息的DBI信号一起被传输。
发明内容
根据一个具体实施例，半导体系统包括控制器以及半导体器件。控制器产生命令信号、合成控制信号以及数据信号。半导体器件根据所述命令信号来产生第一模式信号和第二模式信号。半导体器件包括写入控制电路，适用于接收合成控制信号以及所述数据信号，在根据第一模式信号和第二模式信号执行写入操作或屏蔽写入操作时，确定执行/不执行数据屏蔽操作和数据总线倒置(DBI)操作。
根据一个具体实施例，半导体器件包括命令解码器、模式信号发生器以及写入控制电路。命令解码器将命令信号解码，来产生用于写入操作的写入命令信号、用于屏蔽写入操作的屏蔽写入命令信号、以及模式寄存器写入命令信号。模式信号发生器接收模式寄存器写入命令信号，以从所述命令信号产生第一模式信号和第二模式信号。此外，模式信号发生器储存第一模式信号和第二模式信号，并且输出第一模式信号和第二模式信号。写入控制电路接收合成控制信号以及数据信号，在根据第一模式信号和第二模式信号执行写入操作或屏蔽写入操作时，确定执行/不执行数据屏蔽操作和数据总线倒置(DBI)操作。
在本发明的一个具体实施例中，半导体系统包括控制器以及半导体器件。控制器配置成传输命令信号、地址信号、数据信号以及合成控制信号。半导体器件配置成接收所述命令信号、所述地址信号、所述数据信号以及合成控制信号，并且配置成产生第一模式信号和第二模式信号。半导体器件包括配置成接收合成控制信号以及所述数据信号的写入控制电路，来执行数据屏蔽操作或数据总线倒置(DBI)操作、或者数据屏蔽操作和DBI操作两者。
附图说明
图1为例示根据一个具体实施例的半导体系统的框图；
图2为例示包括于图1中的该半导体系统之中的命令解码器的框图；
图3为例示包括于图1中的该半导体系统之中的接收器控制器的逻辑电路图；
图4为例示包括于图1中的该半导体系统之中的写入控制电路的框图；
图5为例示包括于图4中的该写入控制电路之中的相位比较器的框图；
图6为例示包括于图5中的该相位比较器之中的比较信号发生器的逻辑电路图；
图7为例示包括于图4中的该写入控制电路之中的选择器的逻辑电路图；
图8为例示包括于图4中的该写入控制电路之中的第一输出单元的逻辑电路图；
图9为例示包括于图4中的该写入控制电路之中的反相选择器的逻辑电路图；
图10为例示包括于图4中的该写入控制电路之中的第二输出单元的框图；
图11为例示包括于图10中的该第二输出单元之中的输出序列控制器的操作的表格；
图12为例示图1中所示半导体系统的操作的表格；以及
图13为例示根据一个具体实施例的半导体系统的框图。
具体实施方式
此后，将参照附图来详细说明本发明的各种具体实施例。不过，所说明的具体实施例仅用于例示，并不用于限制本发明的范围。
请参阅图1，根据一个具体实施例的半导体系统包括控制器11以及半导体器件12。半导体器件12可以包括模式信号发生器121、命令解码器122、接收器控制器123、驱动控制器124、选择控制器125、焊盘127、数据焊盘128以及写入控制电路129。
控制器11可以将命令/地址信号CA<1:N>、合成控制信号DMI以及数据信号DQ<1:M>施加至半导体器件12。所述命令/地址信号CA<1:N>可以包括命令信号以及地址信号。在所述命令/地址信号CA<1:N>中，所述命令信号之一与所述地址信号的对应者可以同步于外部时钟信号而通过相同的传输线传输。合成控制信号DMI可以包括关于数据屏蔽操作以及DBI操作的信息。所述数据信号DQ<1:M>可以包括M个位。虽然图1例示所述数据信号DQ<1:M>通过单一线传输的范例，不过所述数据信号DQ<1:M>中含的M个位实际上可以分别通过M条线并行传输。如果已经执行突发(burst)操作，则多组数据信号DQ<1:M>可以依序输入半导体器件12。此后，将用DQ1<1:M>、DQ2<1:M>、…和DQN<1:M>表示在突发操作期间依序输入的所述多组数据信号DQ<1:M>。再者，将参阅下面描述的图13延伸出对控制器11的详细说明。
模式信号发生器121可以接收模式寄存器写入命令信号MRW，以由所述命令信号CA<1:N>产生第一模式信号M_DM以及第二模式信号M_WDBI。模式信号发生器121可以包括多个储存媒介，例如寄存器，以在其中储存第一模式信号M_DM以及第二模式信号M_WDBI。模式信号发生器121可以输出第一模式信号M_DM以及第二模式信号M_WDBI。第一模式信号M_DM可以被使能来执行数据屏蔽操作。进一步，第二模式信号M_WDBI可以被使能来执行DBI操作。
命令解码器122可以将所述命令/地址信号CA<1:N>中含的命令信号解码，来产生写入命令信号WT、屏蔽写入命令信号MWT以及模式寄存器写入命令信号MRW。写入命令信号WT可以产生来执行写入操作。进一步，屏蔽写入命令信号MWT可以产生来执行屏蔽写入操作。模式寄存器写入命令信号MRW可以产生来执行如下操作：模式信号发生器121从所述命令/地址信号CA<1:N>提取第一模式信号和第二模式信号M_DM和M_WDBI，并将第一模式信号和第二模式信号M_DM和M_WDBI储存于其中。如果第一模式信号M_DM被禁止，则命令解码器122可以终止产生屏蔽写入命令信号MWT。这可能是因为如果不执行屏蔽写入操作的话，就不需要产生屏蔽写入命令信号MWT。
接收器控制器123可以根据写入命令信号WT、屏蔽写入命令信号MWT、第一模式信号M_DM以及第二模式信号M_WDBI来产生接收器控制信号RX_EN。如果写入操作或屏蔽写入操作被执行，同时第一模式信号和第二模式信号M_DM和M_WDBI被禁止，则接收器控制器123可以产生被禁止的接收器控制信号RX_EN。如果写入操作或屏蔽写入操作被执行，同时第一模式信号和第二模式信号M_DM和M_WDBI中至少之一被使能，则接收器控制器123可以产生被使能的接收器控制信号RX_EN。被使能或被禁止的接收器控制信号RX_EN的逻辑电平可以根据许多具体实施例而有不同设定。
驱动控制器124可以根据写入命令信号WT、屏蔽写入命令信号MWT以及第一模式信号M_DM来产生驱动控制信号DRV_CON。如果写入操作被执行而第一模式信号M_DM被使能，则驱动控制器124可以产生被使能的驱动控制信号DRV_CON。在执行写入操作而无数据屏蔽操作的同时并且当第二模式信号M_WDBI被禁止时，驱动控制器124可以产生被使能的驱动控制信号DRV_CON，来终止产生内部数据屏蔽信号WDMI。被使能的驱动控制信号DRV_CON的逻辑电平可以根据许多具体实施例而有不同设定。
选择控制器125可以根据写入命令信号WT、屏蔽写入命令信号MWT、第一模式信号M_DM以及第二模式信号M_WDBI来产生选择控制信号S_CON。如果写入操作或屏蔽写入操作被执行，同时第一模式信号和第二模式信号M_DM和M_WDBI被使能，则选择控制器125可以产生被使能以根据依序输入半导体器件12的所述数据信号DQ<1:M>的相位变化来选择性执行数据屏蔽操作或DBI操作的选择控制信号S_CON。如果写入操作或屏蔽写入操作被执行，同时第一模式信号和第二模式信号M_DM和M_WDBI中至少之一被禁止，则选择控制器125可以产生被禁止以根据合成控制信号DMI来选择性执行数据屏蔽操作或DBI操作的选择控制信号S_CON。选择控制信号S_CON被使能或被禁止的逻辑电平可以根据许多具体实施例而有不同设定。
写入控制电路129通过焊盘127接收合成控制信号DMI。写入控制电路120也可以通过数据焊盘128接收所述数据信号DQ<1:M>。数据焊盘128可以包括与所述数据信号DQ<1:M>的位相同数量的焊盘。写入控制电路129可以根据接收器控制信号RX_EN、驱动控制信号DRV_CON和选择控制信号S_CON来接收合成控制信号DMI和所述数据信号DQ<1:M>，以执行数据屏蔽操作及/或DBI操作。再者，当写入操作或屏蔽写入操作分别响应于第一模式信号和第二模式信号M_DM和M_WDBI而被执行时，写入控制电路129可以确定执行或不执行数据屏蔽操作以及DBI操作。如果第一模式信号M_DM、第二模式信号M_WDBI和合成控制信号DMI被使能，则控制电路129可以根据从控制器11依序输出的所述数据信号的相位变化来选择性执行数据屏蔽操作或DBI操作。底下将参考图4至图12来描述写入控制电路129的详细配置以及详细操作。
请参阅图2，命令解码器122可以包括内部命令发生器21和命令输出单元22。内部命令发生器21可以将所述命令地址信号CA<1:N>中含的所述命令信号解码，来产生内部命令信号ICMD。内部命令信号ICMD可以从所述命令/地址信号CA<1:N>提取出来，以执行屏蔽写入操作。命令输出单元22可以包括NAND门NAND21，其运用内部命令信号ICMD和第一模式信号M_DM作为输入信号。进一步，命令输出单元22可以包括反相器IV21，其运用NAND门NAND21的输出信号作为输入信号。命令输出单元22可以根据第一模式信号M_DM而从内部命令信号ICMD产生屏蔽写入命令信号MWT。更明确地，如果第一模式信号M_DM被使能成具有逻辑“高”电平，则命令解码器122可以产生被使能成具有逻辑“高”电平来执行数据屏蔽操作的屏蔽写入命令信号MWT。相反，如果第一模式信号M_DM被禁止成具有逻辑“低”电平，则命令解码器122可以产生被禁止成具有逻辑“低”电平来终止数据屏蔽操作的屏蔽写入命令信号MWT。图2的命令解码器122只例示了产生屏蔽写入命令信号MWT的部分。使用一般电路就可以实现产生所有写入命令信号WT、屏蔽写入命令信号MWT以及模式寄存器写入命令信号MRW的命令解码器122。
请参阅图3，接收器控制器123可以包括第一内部信号发生器31、第二内部信号发生器32以及内部信号合成器33。第一内部信号发生器31可以使用NOR门NOR31来实现。第一内部信号发生器31可以执行第一模式信号M_DM和第二模式信号M_WDBI的NOR操作，来产生第一内部信号INT1。如果第一模式信号和第二模式信号M_DM和M_WDBI都被禁止来具有逻辑“低”电平，则第一内部信号INT1可以产生成具有逻辑“高”电平。如果第一模式信号和第二模式信号M_DM和M_WDBI中至少之一被使能来具有逻辑“高”电平，则第一内部信号INT1可以产生成具有逻辑“低”电平。第二内部信号发生器32可以使用NOR门NOR32来实现。第二内部信号发生器32可以执行写入命令信号WT和屏蔽写入命令信号MWT的NOR操作，来产生第二内部信号INT2。如果写入命令信号WT和屏蔽写入命令信号MWT中至少之一具有逻辑“高”电平，则第二内部信号INT2可以产生成具有逻辑“低”电平。内部信号合成器33可以使用NOR门NOR33来实现。内部信号合成器33可以执行第一和第二内部信号INT1和INT2的NOR操作，来产生接收器控制信号RX_EN。如果写入操作或屏蔽写入操作被执行，同时第一模式信号和第二模式信号M_DM和M_WDBI都被禁止成具有逻辑“低”电平，则接收器控制器123可以产生被禁止成具有逻辑“低”电平的接收器控制信号RX_EN。如果写入操作或屏蔽写入操作被执行，同时第一模式信号和第二模式信号M_DM和M_WDBI中至少之一被使能成具有逻辑“高”电平，则接收器控制器123可以产生被使能成具有逻辑“高”电平的接收器控制信号RX_EN。
请参阅图4，写入控制电路129可以包括第一信号输入单元41、第二信号输入单元42、相位比较器43、选择器44、第一输出单元45、反相选择器46以及第二输出单元47。
第一信号输入单元41可以根据接收器控制信号RX_EN接收合成控制信号DMI，来产生内部合成控制信号INT_DMI。如果被使能成具有逻辑“高”电平的接收器控制信号RX_EN被输入第一信号输入单元41，则第一信号输入单元41可以从合成控制信号DMI产生内部合成控制信号INT_DMI。如果写入操作或屏蔽写入操作被执行，同时第一模式信号和第二模式信号M_DM和M_WDBI中至少之一被使能，则接收器控制信号RX_EN可以被产生并被使能成具有逻辑“高”电平。如果被禁止成具有逻辑“低”电平的接收器控制信号RX_EN输入至第一信号输入单元41，则合成控制信号DMI不会输入至第一信号输入单元41。如果写入操作或屏蔽写入操作被执行，同时第一模式信号和第二模式信号M_DM和M_WDBI都被禁止，则接收器控制信号RX_EN可以禁止成具有逻辑“低”电平。第一信号输入单元41可以实现成包括用于缓冲输入信号的缓冲器、以及用于同步于半导体器件12中产生的时钟信号而依序校准所述输入信号的校准电路。
第二信号输入单元42可以接收所述数据信号DQ<1:M>，来产生内部数据信号D_IN<1:M>。第二信号输入单元42可以根据由突发操作依序输入至其的所述数据信号DQ1<1:M>、DQ2<1:M>、…和DQN<1:M>来产生所述内部数据信号D_IN1<1:M>、D_IN2<1:M>、…和D_INN<1:M>。第二信号输入单元42可以配置成包括用于缓冲输入信号的缓冲器、以及用于同步于半导体器件12中产生的时钟信号而依序校准所述输入信号的校准电路。
相位比较器43可以根据依序输入的所述内部数据D_IN<1:M>的相位变化来产生相位比较信号PD_COM。更明确地，如果由突发操作依序输入的所述内部数据信号D_IN1<1:M>、D_IN2<1:M>、…和D_INN<1:M>的所述相位变化与预定情况一致，则相位比较器43可以产生被使能成具有逻辑“高”电平的相位比较信号PD_COM。例如：相位比较器43可以设计成：如果被输入至相位比较器43的第一内部数据信号D_IN1<1:8>中的四个低阶位D_IN1<1:4>的逻辑电平组合与被输入至相位比较器43的第二内部数据信号D_IN2<1:8>中的四个低阶位D_IN2<1:4>的逻辑电平组合一致(即是D_IN1<1:4>＝D_IN2<1:4>)、并且所述第一内部数据信号D_IN1<1:8>中的四个高阶位D_IN1<5:8>的逻辑电平组合不同于所述第二内部数据信号D_IN2<1:8>中的四个高阶位D_IN2<5:8>的逻辑电平组合不一致(即是D_IN1<5:8>≠D_IN2<5:8>)，则产生被使能成具有逻辑“高”电平的相位比较信号PD_COM。底下将参考图5和图6来描述相位比较器43的详细配置以及详细操作。如果从控制器11输出的所述数据信号的所述相位变化不同于预定情况，则写入控制电路可以配置成执行DBI操作。
选择器44可以根据选择控制信号S_CON来选择性输出相位比较信号PD_COM或内部合成控制信号INT_DMI作为选择信号SEL。如果已经输入被使能成具有逻辑“高”电平的选择控制信号S_CON，则选择器44可以输出相位比较信号PD_COM作为选择信号SEL。如果写入操作或屏蔽写入操作被执行，同时第一模式信号和第二模式信号M_DM和M_WDBI都被使能，则选择控制信号S_CON可以被使能成具有逻辑“高”电平。如果已经输入被禁止成具有逻辑“低”电平的选择控制信号S_CON，则选择器44可以输出内部合成控制信号INT_DMI作为选择信号SEL。如果写入操作或屏蔽写入操作被执行，同时第一模式信号和第二模式信号M_DM和M_WDBI中至少之一被禁止，则选择控制信号S_CON可以禁止成具有逻辑“低”电平。底下将参考图7来描述选择器44的详细配置以及详细操作。
第一输出单元45可以根据驱动控制信号DRV_CON接收选择信号SEL，来产生内部数据屏蔽信号WDMI。如果被使能成具有逻辑“高”电平的驱动控制信号DRV_CON被输入，同时第一模式信号M_DM被使能并且第二模式信号M_WDBI被禁止，则第一输出单元45不会接收选择信号SEL，以终止内部数据屏蔽信号WDMI的产生。如果写入操作被执行而第一模式信号M_DM被使能，则驱动控制信号DRV_CON可以被使能成具有逻辑“高”电平。如果被禁止成具有逻辑“低”电平的驱动控制信号DRV_CON被输入，则第一输出单元45可以接收选择信号SEL来产生内部数据屏蔽信号WDMI。底下将参考图8来描述第一输出单元45的详细配置以及详细操作。
反相选择器46可以根据内部合成控制信号INT_DMI来确定所述内部数据信号D_IN<1:M>的反相或不反相，以产生选择数据信号D_SEL<1:M>。如果具有逻辑“高”电平的内部合成控制信号INT_DMI被输入，则反相选择器46可以将所述内部数据信号D_IN<1:M>反相来输出反相的内部数据信号作为所述选择数据信号D_SEL<1:M>。如果具有逻辑“低”电平的内部合成控制信号INT_DMI被输入，则反相选择器46可以输出所述内部数据信号D_IN<1:M>作为所述选择数据信号D_SEL<1:M>。底下将参考图9来描述反相选择器46的详细配置以及详细操作。
第二输出单元47可以配置成根据所述选择数据信号D_SEL<1:M>来驱动输入/输出(I/O)线GIO<1:M>。第二输出单元47可以包括根据突发操作来控制输出数据的输出顺序的电路。底下将参考图10和图11来描述第二输出单元47的详细配置以及详细操作。
请参阅图5，相位比较器43可以包括比较锁存单元51和比较信号发生器52。比较锁存单元51可以同步于基本时钟信号PRE_CLK同步而锁存内部数据信号D_IN<1:M>，以产生锁存的数据信号D_LAT<1:M>。比较信号发生器52可以比较内部数据信号D_IN<1:M>的相位与锁存的数据信号D_LAT<1:M>的相位，以产生相位比较信号PD_COM。例如：如果所述第一内部数据信号D_IN1<1:M>和所述第二内部数据信号D_IN2<1:M>由突发操作依序输入至比较锁存单元51，则比较锁存单元51可以锁存所述第一内部数据信号D_IN1<1:M>，来产生锁存的数据信号D_LAT<1:M>。进一步，比较信号发生器52可以比较第二内部数据信号D_IN2<1:M>的相位与锁存的数据信号D_LAT<1:M>的相位，以产生相位比较信号PD_COM。如果利用突发操作依序输入第一和第二内部数据信号D_IN1<1:M>和D_IN2<1:M>，则相位比较器43可以比较所述第一内部数据信号D_IN1<1:M>的每一位的相位与所述第二内部数据信号D_IN2<1:M>的每一位的相位。进一步，如果第一和第二内部数据信号D_IN1<1:M>和D_IN2<1:M>的相位的比较结果与预定情况一致，则相位比较器43可以产生被使能的相位比较信号PD_COM。
请参阅图6，比较信号发生器52可以包括比较合成器61和比较输出单元62。比较合成器61可以包括多个异或门XOR61、XOR62、XOR63、XOR64、XOR65、XOR66、XOR67和XOR68。比较合成器61可以接收所述内部数据信号D_IN<1:8>以及所述锁存的数据信号D_LAT<1:8>，来执行所述内部数据信号D_IN<1:8>与所述锁存的数据信号D_LAT<1:8>的异OR操作。比较合成器61可以比较所述内部数据信号D_IN<1:8>的每一位的相位与所述锁存的数据信号D_LAT<1:8>的每一位的相位，以产生第一至第八比较信号COM1～COM8。如果内部数据信号D_IN<1>的相位与锁存的数据信号D_LAT<1>的相位不同，则第一比较信号COM1可以产生成具有逻辑“高”电平。进一步，如果内部数据信号D_IN<1>的相位与锁存的数据信号D_LAT<1>的相位一致，则第一比较信号COM1可以产生成具有逻辑“低”电平。如果内部数据信号D_IN<2>的相位与锁存的数据信号D_LAT<2>的相位不同，则第二比较信号COM2可以产生成具有逻辑“高”电平。此外，如果内部数据信号D_IN<2>的相位与锁存的数据信号D_LAT<2>的相位一致，则第二比较信号COM2可以产生成具有逻辑“高”电平。如果内部数据信号D_IN<3>的相位与锁存的数据信号D_LAT<3>的相位不同，则第三比较信号COM3可以产生成具有逻辑“高”电平。再者，如果内部数据信号D_IN<3>的相位与锁存的数据信号D_LAT<3>的相位一致，则第三比较信号COM3可以产生成具有逻辑“高”电平。如果内部数据信号D_IN<4>的相位与锁存的数据信号D_LAT<4>的相位不同，则第四比较信号COM4可以产生成具有逻辑“高”电平。进一步，如果内部数据信号D_IN<4>的相位与锁存的数据信号D_LAT<4>的相位一致，则第四比较信号COM4可以产生成具有逻辑“高”电平。如果内部数据信号D_IN<5>的相位与锁存的数据信号D_LAT<5>的相位不同，则第五比较信号COM5可以产生成具有逻辑“高”电平。此外，如果内部数据信号D_IN<5>的相位与锁存的数据信号D_LAT<5>的相位一致，则第五比较信号COM5可以产生成具有逻辑“高”电平。如果内部数据信号D_IN<6>的相位与锁存的数据信号D_LAT<6>的相位不同，则第六比较信号COM6可以产生成具有逻辑“高”电平。进一步，如果内部数据信号D_IN<6>的相位与锁存的数据信号D_LAT<6>的相位一致，则第六比较信号COM6可以产生成具有逻辑“高”电平。如果内部数据信号D_IN<7>的相位与锁存的数据信号D_LAT<7>的相位不同，则第七比较信号COM7可以产生成具有逻辑“高”电平。此外，如果内部数据信号D_IN<7>的相位与锁存的数据信号D_LAT<7>的相位一致，则第七比较信号COM7可以产生成具有逻辑“高”电平。如果内部数据信号D_IN<8>的相位与锁存的数据信号D_LAT<8>的相位不同，则第八比较信号COM8可以产生成具有逻辑“高”电平。进一步，如果内部数据信号D_IN<8>的相位与锁存的数据信号D_LAT<8>的相位一致，则第八比较信号COM8可以产生成具有逻辑“高”电平。比较输出单元62可以包括多个NAND门NAND61、NAND62和NAND63、多个NOR门NOR61、NOR62、NOR63和NOR64、反相器IV61以及传输门T61。如果所述第一至第八比较信号COM1～COM8与预定逻辑电平一致，则比较输出单元62可以产生被使能成具有逻辑“高”电平的相位比较信号PD_COM。更明确地，如果所述第一至第四比较信号COM1～COM4具有逻辑“高”电平并且所述第五至第八比较信号COM5～COM8具有逻辑“低”电平，则比较输出单元62可以产生被使能成具有逻辑“高”电平的相位比较信号PD_COM。如果所述内部数据信号D_IN<1:4>的相位分别与所述锁存的数据信号D_LAT<1:4>的相位不同，并且所述内部数据信号D_IN<5:8>的相位分别与所述锁存的数据信号D_LAT<5:8>的相位一致，则比较输出单元62可以产生被使能成具有逻辑“高”电平的相位比较信号PD_COM。
请参阅图7，选择器44可以包括第一发送器71、第二发送器72以及反相单元73。第一发送器71可以包括反相器IV71和反相器IV72，并且第二发送器72可以包括反相器IV73和反相器IV74。反相单元73可以包括反相器IV75。如果已经输入被禁止成具有逻辑“低”电平的选择控制信号S_CON，则选择器44可以通过第一发送器71和反相单元73输出内部合成控制信号INT_DMI作为选择信号SEL。如果写入操作或屏蔽写入操作被执行，同时第一模式信号和第二模式信号M_DM和M_WDBI中至少之一被禁止，则选择控制信号S_CON可以禁止成具有逻辑“低”电平。如果已经输入被使能成具有逻辑“高”电平的选择控制信号S_CON，则选择器44可以通过第二发送器72和反相单元73输出相位比较信号PD_COM作为选择信号SEL。如果写入操作或屏蔽写入操作被执行，同时第一模式信号和第二模式信号M_DM和M_WDBI都被使能，则选择控制信号S_CON可以被使能成具有逻辑“高”电平。
请参阅图8，第一输出单元45可以包括输入缓冲器81、驱动信号发生器82和驱动器83。输入缓冲器81可以包括第一输入发送器811和第一锁存单元812。第一输入发送器811可以配置成包括反相器IV81和反相器IV82。第一锁存单元812可以配置成包括NOR门NOR81和反相器IV83。如果已经输入被使能成具有逻辑“高”电平的驱动控制信号DRV_CON，则输入缓冲器81不会接收选择信号SEL，来终止内部选择信号INT_SEL的产生。如果写入操作被执行而第一模式信号M_DM被使能，则驱动控制信号DRV_CON可以被使能成具有逻辑“高”电平。如果已经输入被禁止成具有逻辑“低”电平的驱动控制信号DRV_CON，则输入缓冲器81可以接收选择信号SEL，来产生内部选择信号INT_SEL。驱动信号发生器82可以包括第二输入发送器821、第二锁存单元822以及驱动信号输出单元823。第二输入发送器821可以配置成包括反相器IV84和反相器IV85。进一步，第二锁存单元822可以配置成包括反相器IV86和反相器IV87。驱动信号输出单元823可以配置成包括反相器IV88和反相器IV89。驱动信号发生器82可以根据内部选择信号INT_SEL的逻辑电平来产生上拉信号PUB以及下拉信号PD。更明确地，如果内部选择信号INT_SEL具有逻辑“高”电平，则驱动信号发生器82可以产生具有逻辑“低”电平的上拉信号PUB以及具有逻辑“低”电平的下拉信号PD。相反，如果内部选择信号INT_SEL具有逻辑“低”电平，则驱动信号发生器82可以产生具有逻辑“高”电平的上拉信号PUB以及具有逻辑“高”电平的下拉信号PD。驱动器83可以配置成包括串联电耦接在电源电压VDD端子与接地电压VSS端子之间的PMOS晶体管P81以及NMOS晶体管N81。图8也说明了节点nd81。驱动器83可以根据上拉信号PUB以及下拉信号PD来产生内部数据屏蔽信号WDMI。更明确地，如果被输入具有逻辑“低”电平的上拉信号PUB以及具有逻辑“低”电平的下拉信号PD，则驱动器83可以将内部数据屏蔽信号WDMI驱动成具有逻辑“高”电平。相反，如果被输入具有逻辑“高”电平的上拉信号PUB以及具有逻辑“高”电平的下拉信号PD，则驱动器83可以将内部数据屏蔽信号WDMI驱动成具有逻辑“低”电平。
请参阅图9，反相选择器46可以包括多个反相器IV91、IV92和IV93以及传输门T91。如果已经输入具有逻辑“高”电平的内部合成控制信号INT_DMI，则反相选择器46可以通过传输门T91将所述内部数据信号D_IN<1:M>传输至节点ND91。进一步，反相选择器46可以反相缓冲节点ND91的信号，来输出已反相缓冲的信号作为所述选择数据信号D_SEL<1:M>。如果已经输入具有逻辑“低”电平的内部合成控制信号INT_DMI，则反相选择器46可以反相缓冲所述内部数据信号D_IN<1:M>，以通过反相器IV92将所述内部数据信号D_IN<1:M>的已反相缓冲的信号传输至节点ND91。再者，反相选择器46可以反相缓冲节点ND91的信号，来输出节点ND91的信号的已反相缓冲的信号作为所述选择数据信号D_SEL<1:M>。
请参阅图10，第二输出单元47可以包括输出控制信号发生器1001、输出序列控制器1002以及数据驱动器1003。输出控制信号发生器1001可以包括接收器1011、校准器1012、锁存单元1013以及合成器1014。校准器1012可以通过接收器1011接收所述命令/地址信号CA<1:N>，来同步于内部时钟信号ICLK而产生校准命令/地址信号CA5r。锁存单元1013可以同步于内部时钟信号ICLK锁存校准命令/地址信号CA5r，以产生锁存信号LAT<1:K>。合成器1014可以同步于写入延迟信号WL<1:K>而接收所述锁存信号LAT<1:K>，以产生输出控制信号SOSEBWT。所述写入延迟信号WL<1:K>可以包括由模式寄存器设定操作所设定的关于写入延迟的信息。输出控制信号SOSEBWT可以包括关于序列的信息，利用突发操作依序输入输出序列控制器1002的所述选择数据信号D_SEL<1:M>依此序列从输出序列控制器1002输出作为输出数据信号D_OUT<1:M>。输出控制信号SOSEBWT可以包括突发序列信息。根据突发序列信息的输出控制信号SOSEBWT的逻辑电平可以根据许多具体实施例而有不同设定。输出序列控制器1002可以接收输出控制信号SOSEBWT，以将突发操作依序输入的所述选择数据信号D_SEL<1:M>输出作为输出数据信号D_OUT<1:M>。数据驱动器1003可以实现为根据所述输出数据信号D_OUT<1:M>来驱动I/O线GIO<1:M>。
请参阅图11，可以了解根据输出控制信号SOSEBWT的逻辑电平的输出序列控制器1002的操作。首先，如果输出控制信号SOSEBWT具有逻辑“低”电平，则输出序列控制器1002可以将突发操作依序输入的所述第一选择数据信号D_SEL1<1:M>输出作为第一输出数据信号D_OUT1<1:M>。进一步，输出序列控制器1002可以将突发操作依序输入的所述第二选择数据信号D_SEL2<1:M>输出作为第二输出数据信号D_OUT2<1:M>。相反，如果输出控制信号SOSEBWT具有逻辑“高”电平，则输出序列控制器1002可以将突发操作依序输入的所述第一选择数据信号D_SEL1<1:M>输出作为第二输出数据信号D_OUT2<1:M>。此外，输出序列控制器1002可以将突发操作依序输入的所述第二选择数据信号D_SEL2<1:M>输出作为第一输出数据信号D_OUT1<1:M>。数据驱动器1003可以实现为I/O线GIO<1:M>被所述第一输出数据信号D_OUT1<1:M>驱动之后根据所述第二输出数据信号D_OUT2<1:M>来驱动I/O线GIO<1:M>。
请参阅图12，可以了解根据第一模式信号和第二模式信号M_DM和M_WDBI的逻辑电平组合的写入控制电路129的操作。
首先，如果写入操作或屏蔽写入操作被执行，同时第一模式信号和第二模式信号M_DM和M_WDBI都被禁止成具有逻辑“低”电平，则接收器控制信号RX_EN可以被禁止成具有逻辑“低”电平。如果接收器控制信号RX_EN被禁止成具有逻辑“低”电平，则合成控制信号DMI不会输入至写入控制电路129。
接下来，如果写入操作被执行，同时第一模式信号M_DM被禁止成具有逻辑“低”电平、并且第二模式信号M_WDBI被使能成具有逻辑“高”电平，则可以执行DBI操作。虽然第一模式信号M_DM被禁止成具有逻辑“低”电平，可以终止屏蔽写入命令信号MWT的产生。因此，屏蔽写入操作不可以执行。
接下来，如果写入操作被执行，同时第一模式信号M_DM被使能成具有逻辑“高”电平、并且第二模式信号M_WDBI被禁止成具有逻辑“低”电平，则驱动控制信号DRV_CON可以被使能成具有逻辑“高”电平。利用被使能成具有逻辑“高”电平的驱动控制信号DRV_CON，可以终止内部数据屏蔽信号WDMI的产生。如果屏蔽写入操作被执行，同时第一模式信号M_DM被使能成具有逻辑“高”电平，、并且第二模式信号M_WDBI被禁止成具有逻辑“低”电平，则可以从合成控制信号DMI产生内部数据屏蔽信号WDMI。
最后，如果写入操作或屏蔽写入操作被执行，同时第一模式信号和第二模式信号M_DM和M_WDBI都被使能成具有逻辑“高”电平，则选择控制信号S_CON可以被使能成具有逻辑“高”电平。如果选择控制信号S_CON被使能成具有逻辑“高”电平，则根据由突发操作依序输入至写入控制电路129的所述数据信号DQ<1:M>的相位变化，可以选择性执行数据屏蔽操作或DBI操作。
请参阅图13，根据一个具体实施例的半导体系统包括主机131、控制器132以及半导体器件133。控制器132可以包括主机接口134、接口控制器135以及存储器接口136。控制器132的配置并不受限于图13。根据许多具体实施例，可以实现不同的控制器132。虽然图13例示了其中主机131和控制器132彼此分开的范例，但是本发明并不受限于此。在某些具体实施例中，控制器132可以嵌入处理器中，例如构成主机131的中央处理单元(CPU，central processing unit)、应用处理器(AP，application processor)或图形处理单元(GPU，graphic processing unit)，或主机131和控制器132可以嵌入单一芯片中，例如芯片上系统(SoC，system on chip)。
主机接口134可以从主机131接收主机地址信号HOST_ADD、写入请求信号WT_RQ、屏蔽写入请求信号MWT_RQ、模式寄存器写入请求信号MRW_RQ、合成控制请求信号DMI_RQ以及主机数据信号HOST_DQ。
接口控制器135可以接收来自主机接口134的主机地址信号HOST_ADD，使用被储存的索引(reference)来映射主机地址信号HOST_ADD。进一步，接口控制器135可以为存储器接口136提供映射地址。接口控制器135可以从自主机接口134接收写入请求信号WT_RQ、屏蔽写入请求信号MWT_RQ、模式寄存器写入请求信号MRW_RQ以及合成控制请求信号DMI_RQ。进一步，接口控制器135可以将写入请求信号WT_RQ、屏蔽写入请求信号MWT_RQ、模式寄存器写入请求信号MRW_RQ以及合成控制请求信号DMI_RQ提供给存储器接口136。接口控制器135可以根据数据通信来有效控制写入请求信号WT_RQ、屏蔽写入请求信号MWT_RQ、模式寄存器写入请求信号MRW_RQ以及合成控制请求信号DMI_RQ。接口控制器135可以考虑操作效率来重新排列写入请求信号WT_RQ、屏蔽写入请求信号MWT_RQ、模式寄存器写入请求信号MRW_RQ以及合成控制请求信号DMI_RQ的提供顺序。接口控制器135可以接收来自主机接口134的主机数据信号HOST_DQ。接口控制器135也可以将主机数据信号HOST_DQ提供给存储器接口136。
存储器接口136可以输出从接口控制器135接收的映射地址、写入请求信号WT_RQ、屏蔽写入请求信号MWT_RQ以及模式寄存器写入请求信号MRW_RQ，作为命令地址信号CA<1:N>。存储器接口136也可以将所述命令地址信号CA<1:N>提供给半导体器件133。存储器接口136可以将从接口控制器135接收的合成控制请求信号DMI_RQ输出作为合成控制信号DMI。进一步，存储器接口136可以将合成控制信号DMI提供给半导体器件133。存储器接口136可以将从接口控制器135接收的主机数据信号HOST_DQ输出作为数据信号DQ<1:M>。再者，存储器接口136可以将所述数据信号DQ<1:M>提供给半导体器件133。
半导体器件133可以将所述命令地址信号CA<1:N>中含的命令信号解码，来产生模式寄存器写入命令信号(图1的MRW)。进一步，半导体器件133可以根据模式寄存器写入命令信号MRW而从所述命令地址信号CA<1:N>产生第一模式信号和第二模式信号(图1的M_DM和M_WDBI)。半导体器件133可以将所述命令地址信号CA<1:N>中含的所述命令信号解码，来产生写入命令信号(图1的WT)以及屏蔽写入命令信号(图1的MWT)。半导体器件133也可以根据写入命令信号WT和屏蔽写入命令信号MWT来执行写入操作或屏蔽操作。半导体器件133可以根据第一模式信号和第二模式信号M_DM和M_WDBI接收合成控制信号DMI，来控制执行/不执行数据屏蔽操作与DBI操作。半导体器件133可以根据合成控制信号DMI来控制数据屏蔽操作以及DBI操作。因此，焊盘与插脚数可以最少化，以缩小半导体器件133的芯片面积。半导体器件133可以使用DBI法来抑制SSN现象与ISI现象。进一步，半导体器件133可以执行其中反映出突发序列的写入操作以及屏蔽写入操作。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体系统，包括：
控制器，其适用于产生命令信号、合成控制信号以及数据信号；以及
半导体器件，其适用于根据所述命令信号产生第一模式信号和第二模式信号，
其中，所述半导体器件包括写入控制电路，所述写入控制电路适用于接收所述合成控制信号以及所述数据信号，以在根据所述第一模式信号和第二模式信号执行写入操作或屏蔽写入操作时确定执行/不执行数据屏蔽操作和数据总线倒置DBI操作。
技术方案2.如技术方案1所述的半导体系统，其中，所述第一模式信号被使能来执行所述数据屏蔽操作，并且所述第二模式信号被使能来执行所述DBI操作。
技术方案3.如技术方案1所述的半导体系统，其中，如果所述第一模式信号、所述第二模式信号和所述合成控制信号被使能，则所述写入控制电路根据从所述控制器依序输出的所述数据信号的相位变化来选择性执行所述数据屏蔽操作或所述DBI操作。
技术方案4.如技术方案1所述的半导体系统，
其中，如果从控制器依序输出的所述数据信号的所述相位变化与预定情况一致，则所述写入控制电路执行所述数据屏蔽操作；以及
其中，如果从控制器依序输出的所述数据信号的所述相位变化与所述预定情况不同，则所述写入控制电路执行所述DBI操作。
技术方案5.如技术方案1所述的半导体系统，其中，如果所述第一模式信号和第二模式信号被禁止，则所述写入控制电路终止所述合成控制信号的接收。
技术方案6.如技术方案1所述的半导体系统，
其中，如果所述写入操作被执行，同时所述第一模式信号被使能并且所述第二模式信号被禁止，则所述写入控制电路终止用于执行所述数据屏蔽操作的内部数据屏蔽信号的产生；以及
其中，如果所述屏蔽写入操作被执行，则所述写入控制电路从所述合成控制信号产生所述内部数据屏蔽信号。
技术方案7.如技术方案1所述的半导体系统，
其中，所述半导体器件还包括命令解码器，所述命令解码器适用于将所述命令信号解码，来产生用于所述写入操作的写入命令信号、用于所述屏蔽写入操作的屏蔽写入命令信号、以及模式寄存器写入命令信号；以及
其中，如果所述第一模式信号被禁止，则所述命令解码器终止所述屏蔽写入命令信号的产生，以便不执行所述屏蔽写入操作。
技术方案8.如技术方案7所述的半导体系统，其中，所述半导体器件还包括模式信号发生器，所述模式信号发生器适用于接收所述模式寄存器写入命令信号以从所述命令信号产生所述第一模式信号和第二模式信号、适用于储存所述第一模式信号和第二模式信号、以及适用于输出所述第一模式信号和第二模式信号。
技术方案9.如技术方案1所述的半导体系统，其中，所述写入控制电路包括第一信号输入单元，所述第一信号输入单元适用于根据接收器控制信号来接收所述合成控制信号，以产生内部合成控制信号。
技术方案10.如技术方案9所述的半导体系统，其中，所述半导体器件还包括接收器控制器，所述接收器控制器适用于：如果所述写入操作或所述屏蔽写入操作被执行，同时所述第一模式信号和第二模式信号都被禁止，则产生被禁止以终止接收所述合成控制信号的所述接收器控制信号。
技术方案11.如技术方案9所述的半导体系统，其中，所述写入控制电路还包括选择器，所述选择器适用于根据选择控制信号来选择性输出所述内部合成控制信号或相位比较信号作为选择信号。
技术方案12.如技术方案11所述的半导体系统，其中，所述半导体器件还包括选择控制器，所述选择控制器适用于：如果所述第一模式信号与第二模式信号以及所述合成控制信号被使能，则产生所述选择控制信号，以根据从所述控制器依序输出的所述数据信号的相位变化来选择性执行所述数据屏蔽操作或所述DBI操作。
技术方案13.如技术方案11所述的半导体系统，其中，所述写入控制电路还包括第一输出单元，所述第一输出单元适用于根据驱动控制信号来接收所述选择信号以驱动内部数据屏蔽信号。
技术方案14.如技术方案13所述的半导体系统，其中所述第一输出单元包括：
输入缓冲器，其适用于根据所述驱动控制信号来接收并锁存所述选择信号，以产生内部选择信号；
驱动信号发生器，其适用于根据内部时钟信号来接收并锁存所述内部选择信号，并且适用于缓冲所述内部选择信号来产生上拉信号和下拉信号；以及
驱动器，其用于根据所述上拉信号和所述下拉信号来驱动所述内部数据屏蔽信号。
技术方案15.如技术方案13所述的半导体系统，其中，所述半导体器件还包括驱动控制器，所述驱动控制器适用于：如果所述写入操作被执行，同时所述第一模式信号被使能并且所述第二模式信号被禁止，则产生所述驱动控制信号，以终止产生用于执行所述数据屏蔽操作的所述内部数据屏蔽信号。
技术方案16.如技术方案13所述的半导体系统，其中，所述写入控制电路还包括：
第二信号输入单元，其适用于接收所述数据信号来产生内部数据信号；以及
相位比较器，其适用于锁存所述内部数据信号来产生锁存的数据信号，以及适用于比较所述内部数据信号的相位与所述锁存的数据信号的相位来产生所述相位比较信号。
技术方案17.如技术方案16所述的半导体系统，其中，所述第二信号输入单元适用于从所述数据信号依序产生第一内部数据信号与第二内部数据信号。
技术方案18.如技术方案17所述的半导体系统，其中，所述相位比较器适用于锁存所述第一内部数据信号来产生锁存的数据信号，以及适用于比较所述锁存的数据信号的相位与所述第二内部数据信号中包含的位的相位来产生所述相位比较信号。
技术方案19.如技术方案16所述的半导体系统，其中，所述写入控制电路还包括：
反相选择器，其适用于：根据所述内部合成控制信号来确定所述内部数据信号的反相或不反相，以产生选择数据信号；以及
第二输出单元，其适用于根据所述选择数据信号来驱动输入/输出I/O线。
技术方案20.一种半导体器件，包括：
命令解码器，其适用于将命令信号解码，来产生用于写入操作的写入命令信号、用于屏蔽写入操作的屏蔽写入命令信号、以及模式寄存器写入命令信号；
模式信号发生器，其适用于接收所述模式寄存器写入命令信号以从所述命令信号产生第一模式信号和第二模式信号，适用于储存所述第一模式信号和第二模式信号，以及适用于输出所述第一模式信号和第二模式信号；以及
写入控制电路，其适用于：接收合成控制信号以及数据信号，用以在根据所述第一模式信号和第二模式信号执行写入操作或屏蔽写入操作时确定执行/不执行数据屏蔽操作和数据总线倒置DBI操作。
技术方案21.如技术方案20所述的半导体器件，其中，如果所述第一模式信号被禁止，则所述命令解码器终止所述屏蔽写入命令信号的产生，以便不执行所述屏蔽写入操作。
技术方案22.如技术方案20所述的半导体器件，其中，所述写入控制电路包括第一信号输入单元，所述第一信号输入单元适用于根据接收器控制信号来接收所述合成控制信号，以产生内部合成控制信号。
技术方案23.如技术方案22所述的半导体器件，还包括：
接收器控制器，其适用于：如果所述写入操作或所述屏蔽写入操作被执行，同时所述第一模式信号和第二模式信号被禁止，则产生被禁止以终止接收所述合成控制信号的所述接收器控制信号。
技术方案24.如技术方案22所述的半导体器件，其中，所述写入控制电路还包括选择器，所述选择器适用于根据选择控制信号来选择性输出所述内部合成控制信号或相位比较信号作为选择信号。
技术方案25.如技术方案24所述的半导体器件，还包括：
选择控制器，其适用于：如果所述第一模式信号与第二模式信号和所述合成控制信号被使能，则产生所述选择控制信号，以根据从控制器依序输出的数据信号的相位变化来选择性执行所述数据屏蔽操作或所述DBI操作。
技术方案26.如技术方案24所述的半导体器件，其中，所述写入控制电路还包括第一输出单元，所述第一输出单元适用于根据驱动控制信号来接收所述选择信号以驱动内部数据屏蔽信号。
技术方案27.如技术方案26所述的半导体器件，其中所述第一输出单元包括：
输入缓冲器，其适用于根据所述驱动控制信号来接收并锁存选择信号，以产生内部选择信号；
驱动信号发生器，其适用于根据内部时钟信号来接收并锁存所述内部选择信号，并且适用于缓冲所述内部选择信号来产生上拉信号和下拉信号；以及
驱动器，其用于根据所述上拉信号和所述下拉信号来驱动所述内部数据屏蔽信号。
技术方案28.如技术方案26所述的半导体器件，还包括：
驱动控制器，其适用于：如果所述写入操作被执行，同时所述第一模式信号被使能并且所述第二模式信号被禁止，则产生所述驱动控制信号，以终止产生用于执行所述数据屏蔽操作的所述内部数据屏蔽信号。
技术方案29.如技术方案26所述的半导体器件，其中，所述写入控制电路还包括：
第二信号输入单元，其适用于接收所述数据信号来产生内部数据信号；以及
相位比较器，其适用于锁存所述内部数据信号来产生锁存的数据信号，以及适用于比较所述内部数据信号的相位与所述锁存的数据信号的相位来产生所述相位比较信号。
技术方案30.如技术方案29所述的半导体器件，其中，所述第二信号输入单元适用于从所述数据信号依序产生第一内部数据信号与第二内部数据信号。
技术方案31.如技术方案30所述的半导体器件，其中，所述相位比较器适用于锁存所述第一内部数据信号来产生锁存的数据信号，以及适用于比较所述锁存的数据信号的相位与所述第二内部数据信号中包含的位的相位来产生所述相位比较信号。
技术方案32.如技术方案29所述的半导体器件，其中所述写入控制电路还包括：
反相选择器，其适用于根据所述内部合成控制信号来确定所述内部数据信号的反相或不反相，以产生选择数据信号；以及
第二输出单元，其适用于根据所述选择数据信号来驱动输入/输出I/O线。

Claims (10)

1.一种半导体系统，包括：
控制器，其适用于产生命令信号、合成控制信号以及数据信号；以及
半导体器件，其适用于根据所述命令信号产生第一模式信号和第二模式信号，
其中，所述半导体器件包括写入控制电路，所述写入控制电路适用于接收所述合成控制信号以及所述数据信号，以在根据所述第一模式信号和第二模式信号执行写入操作或屏蔽写入操作时确定执行/不执行数据屏蔽操作和数据总线倒置DBI操作。
2.如权利要求1所述的半导体系统，其中，所述第一模式信号被使能来执行所述数据屏蔽操作，并且所述第二模式信号被使能来执行所述DBI操作。
3.如权利要求1所述的半导体系统，其中，如果所述第一模式信号、所述第二模式信号和所述合成控制信号被使能，则所述写入控制电路根据从所述控制器依序输出的所述数据信号的相位变化来选择性执行所述数据屏蔽操作或所述DBI操作。
4.如权利要求1所述的半导体系统，
其中，如果从控制器依序输出的所述数据信号的所述相位变化与预定情况一致，则所述写入控制电路执行所述数据屏蔽操作；以及
其中，如果从控制器依序输出的所述数据信号的所述相位变化与所述预定情况不同，则所述写入控制电路执行所述DBI操作。
5.如权利要求1所述的半导体系统，其中，如果所述第一模式信号和第二模式信号被禁止，则所述写入控制电路终止所述合成控制信号的接收。
6.如权利要求1所述的半导体系统，
其中，如果所述写入操作被执行，同时所述第一模式信号被使能并且所述第二模式信号被禁止，则所述写入控制电路终止用于执行所述数据屏蔽操作的内部数据屏蔽信号的产生；以及
其中，如果所述屏蔽写入操作被执行，则所述写入控制电路从所述合成控制信号产生所述内部数据屏蔽信号。
7.如权利要求1所述的半导体系统，
其中，所述半导体器件还包括命令解码器，所述命令解码器适用于将所述命令信号解码，来产生用于所述写入操作的写入命令信号、用于所述屏蔽写入操作的屏蔽写入命令信号、以及模式寄存器写入命令信号；以及
其中，如果所述第一模式信号被禁止，则所述命令解码器终止所述屏蔽写入命令信号的产生，以便不执行所述屏蔽写入操作。
8.如权利要求7所述的半导体系统，其中，所述半导体器件还包括模式信号发生器，所述模式信号发生器适用于接收所述模式寄存器写入命令信号以从所述命令信号产生所述第一模式信号和第二模式信号、适用于储存所述第一模式信号和第二模式信号、以及适用于输出所述第一模式信号和第二模式信号。
9.如权利要求1所述的半导体系统，其中，所述写入控制电路包括第一信号输入单元，所述第一信号输入单元适用于根据接收器控制信号来接收所述合成控制信号，以产生内部合成控制信号。
10.一种半导体器件，包括：
命令解码器，其适用于将命令信号解码，来产生用于写入操作的写入命令信号、用于屏蔽写入操作的屏蔽写入命令信号、以及模式寄存器写入命令信号；
模式信号发生器，其适用于接收所述模式寄存器写入命令信号以从所述命令信号产生第一模式信号和第二模式信号，适用于储存所述第一模式信号和第二模式信号，以及适用于输出所述第一模式信号和第二模式信号；以及
写入控制电路，其适用于：接收合成控制信号以及数据信号，用以在根据所述第一模式信号和第二模式信号执行写入操作或屏蔽写入操作时确定执行/不执行数据屏蔽操作和数据总线倒置DBI操作。
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