TWI489478B - 共用記憶體電路內的阻抗匹配電路執行初始校正及全時更新模式校正的方法和可於初始校正及全時更新模式校正共用阻抗匹配電路的記憶體電路 - Google Patents

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Description

共用記憶體電路內的阻抗匹配電路執行初始校正及全時更新模式校正的方法和可於初始校正及全時更新模式校正共用阻抗匹配電路的記憶體電路
本發明係有關於一種於記憶體電路內執行初始校正及全時更新模式校正的方法和記憶體電路，尤指一種共用記憶體電路內的阻抗匹配電路執行初始校正及全時更新模式校正的方法和可於初始校正及全時更新模式校正共用阻抗匹配電路的記憶體電路。
晶片與晶片之間的溝通不僅需要準確的時序設計，亦需要準確設計二晶片之間的阻抗匹配。根據聯合電子設備工程委員會(Joint Electron Device Engineering Council,JEDEC)的標準，可利用延伸暫存器設定(extended mode register set,EMRS)模式，執行離線驅動器阻抗匹配校正，以準確設計二晶片之間的阻抗匹配。
請參照第1圖，第1圖係為先前技術說明記憶體電路100的示意圖。在供電給記憶體電路100後，記憶體電路100一開始先進入延伸暫存器設定模式。在延伸暫存器設定模式中，使用者必須利用示波器人工判讀記憶體電路100的輸出電壓的邏輯高電位“1”與邏輯低電位“0”的迴轉率(Slew rate)。然後，再利用阻抗匹配電路102內的一上拉驅動器1022與一下拉驅動器1024調整記憶體電路100的輸出電壓的邏輯高電位“1”與邏輯低電位“0”的迴轉率。另外，如第1圖所示，記憶體電路100另包含一校正電路104，用以執行迴轉率的強度調整。
然而，如第1圖所示，記憶體電路100係利用阻抗匹配電路102與校正電路104分別執行延伸暫存器設定模式及全時更新模式校正，導致記憶體電路100具有大的電路面積，且記憶體電路100亦不會全時(full time)執行更新模式校正。
本發明的一實施例提供一種共用記憶體電路內的阻抗匹配電路執行初始校正及全時更新模式校正的方法。該方法包含供電至一記憶體電路；利用該阻抗匹配電路，對該記憶體電路執行該初始校正；該記憶體電路離開該初始校正；該記憶體電路進入一驅動模式；每隔一預定時間該記憶體電路退出該驅動模式；根據一更新指令，利用該阻抗匹配電路對該記憶體電路執行該更新模式校正；一輸出電壓準位偵測電路判斷該記憶體電路的輸出電壓準位；根據該輸出電壓準位偵測電路的判斷結果，執行一相對應的動作。
本發明的另一實施例提供一種可於初始校正及全時更新模式校正共用阻抗匹配電路的記憶體電路。該記憶體電路包含一輸出電壓準位偵測電路及一阻抗匹配電路。該輸出電壓準位偵測電路，用以判斷該記憶體電路的一輸出電壓準位。該阻抗匹配電路包含一上拉驅動器及一下拉驅動器。該上拉驅動器係用以在該記憶體電路的初始校正及全時更新模式校正下，當該記憶體電路的輸出電壓準位低於一低參考電壓時，調高該輸出電壓準位；該下拉驅動器係用以在該記憶體電路的初始校正及全時更新模式校正下，當該記憶體電路的輸出電壓準位高於一高參考電壓時，調低該輸出電壓準位。
本發明提供一種共用記憶體電路內的阻抗匹配電路執行初始校正及全時更新模式校正的方法和可於初始校正及全時更新模式校正共用阻抗匹配電路的記憶體電路。該方法係在供電給該記憶體電路後，即利用該記憶體電路內的阻抗匹配電路執行該初始校正，亦即該記憶體電路進入一延伸暫存器設定(EMRS)模式。在執行該初始校正的過程中，使用者可藉由該阻抗匹配電路調整一輸出電壓的邏輯高電位與邏輯低電位的迴轉率。結束並退出該初始校正後，該記憶體電路進入一驅動模式。在該驅動模式中，該記憶體電路係每隔一預定時間退出該驅動模式，以執行該更新模式校正。在執行該更新模式校正的過程中，該記憶體電路可利用一輸出電壓準位偵測電路判斷該記憶體電路的輸出電壓的準位，並藉由該阻抗匹配電路調整該記憶體電路的輸出電壓的準位。如此，本發明可藉由該記憶體電路的阻抗匹配電路將該初始校正與該更新模式校正結合在一起。因此，本發明不僅可全時(full time)執行阻抗匹配以減少該記憶體電路的輸出電壓的反射，亦可因為該初始校正與該更新模式校正共用該阻抗匹配電路而減少該記憶體電路的面積。
請參照第2圖和第3圖，第2圖係為本發明的一實施例說明一種共用記憶體電路內的阻抗匹配電路執行初始校正及全時更新模式校正的方法之流程圖，第3圖係為說明記憶體電路300的示意圖。第2圖之方法係利用第3圖的記憶體電路300說明，詳細步驟如下：步驟200：開始；步驟202：供電至記憶體電路300；步驟204：利用記憶體電路300內的阻抗匹配電路302，對記憶體電路300執行初始校正；步驟206：記憶體電路300離開初始校正；步驟208：記憶體電路300進入一驅動模式；步驟209：每隔一預定時間記憶體電路300退出驅動模式；步驟210：根據一更新指令，利用阻抗匹配電路302對記憶體電路300執行更新模式校正；步驟212：記憶體電路300內的輸出電壓準位偵測電路(output voltage level detector circuit)304判斷記憶體電路300的輸出電壓Vo的準位；當記憶體電路300的輸出電壓Vo的準位低於一低參考電壓VREFL時，進行步驟214；當記憶體電路300的輸出電壓Vo的準位高於一高參考電壓VREFH時，進行步驟216；當記憶體電路300的輸出電壓Vo的準位介於高參考電壓VREFH與低參考電壓VREFL之間時，跳回步驟208；步驟214：調整阻抗匹配電路302內的上拉驅動器3022的強度，跳回步驟212；步驟216：調整阻抗匹配電路302內的下拉驅動器3024的強度，跳回步驟212；為了使記憶體與下一級電路(例如控制器)之間，具有良好的阻抗匹配，根據聯合電子設備工程委員會(JEDEC)的標準，可利用記憶體電路300內的阻抗匹配電路302執行離線驅動器(off chip driver)阻抗匹配校正，以準確設計記憶體與下一級電路之間的阻抗匹配。
因此，供電至記憶體電路300後，在步驟204中，使用者利用示波器透過記憶體電路300內的阻抗匹配電路302，人工地對記憶體電路300執行初始校正，亦即記憶體電路300進入延伸暫存器設定(extended mode register set,EMRS)模式。在延伸暫存器設定模式中，使用者必須利用示波器人工判讀記憶體電路300的輸出電壓的邏輯高電位“1”與邏輯低電位“0”的迴轉率。然後，再分別利用阻抗匹配電路302內的一上拉驅動器3022與一下拉驅動器3024調整記憶體電路300的輸出電壓的邏輯高電位“1”與邏輯低電位“0”的迴轉率。在步驟206中，因為使用者已對記憶體電路300執行完初始校正，所以記憶體電路300退出初始校正。
記憶體電路300退出初始校正之後，在步驟208中，記憶體電路300進入驅動模式，其中驅動模式包含記憶體電路300接收並執行一激活(active)指令、一讀取(read)指令、一寫入(write)指令及/或一閒置(idle)指令。但本發明並不受限於記憶體電路300僅用以接收並執行激活指令、讀取指令、寫入指令及/或閒置指令。
在步驟209中，每隔預定時間記憶體電路300會退出驅動模式。在步驟210中，記憶體電路300會退出驅動模式後，記憶體電路300可根據更新指令，利用阻抗匹配電路302對記憶體電路300執行更新模式校正。在步驟212中，輸出電壓準位偵測電路304判斷記憶體電路300的輸出電壓Vo的準位。在步驟214中，因為記憶體電路300的輸出電壓Vo的準位低於低參考電壓VREFL，所以調整阻抗匹配電路302內的上拉驅動器3022的強度，並跳回步驟212。在步驟216中，因為記憶體電路300的輸出電壓Vo的準位高於高參考電壓VREFH，所以調整阻抗匹配電路302內的下拉驅動器3024的強度，並跳回步驟212。然而當記憶體電路300的輸出電壓Vo的準位介於高參考電壓VREFH與低參考電壓VREFL之間時，跳回步驟208。
綜上所述，本發明所提供的共用記憶體電路內的阻抗匹配電路執行初始校正及全時更新模式校正的方法和可於初始校正及全時更新模式校正共用阻抗匹配電路的記憶體電路，在供電給記憶體電路後，使用者即可利用記憶體電路內的阻抗匹配電路執行初始校正，亦即記憶體電路進入延伸暫存器設定(EMRS)模式。在執行初始校正的過程中，使用者可藉由阻抗匹配電路調整輸出電壓的邏輯高電位與邏輯低電位的迴轉率。結束並退出初始校正後，記憶體電路進入驅動模式。在驅動模式中，記憶體電路係每隔一預定時間退出驅動模式，以執行更新模式校正。在執行更新模式校正的過程中，記憶體電路可利用輸出電壓準位偵測電路判斷記憶體電路的輸出電壓的準位，並藉由阻抗匹配電路調整記憶體電路的輸出電壓的準位。如此，本發明可藉由記憶體電路內的阻抗匹配電路將初始校正與更新模式校正結合在一起。因此，本發明不僅可全時執行阻抗匹配以減少記憶體電路的輸出電壓的反射，亦可因為初始校正與更新模式校正共用阻抗匹配電路而減少記憶體電路的面積。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、300．．．記憶體電路
102、302．．．阻抗匹配電路
104．．．校正電路
304．．．輸出電壓準位偵測電路
1022、3022‧‧‧上拉驅動器
1024、3024‧‧‧下拉驅動器
200至216‧‧‧步驟
第1圖係為先前技術說明記憶體電路的示意圖。
第2圖係為本發明的一實施例說明共用記憶體電路內的阻抗匹配電路執行初始校正及更新指令的方法之流程圖。
第3圖係為說明記憶體電路的示意圖。
300．．．記憶體電路
302．．．阻抗匹配電路
304．．．輸出電壓準位偵測電路
3022．．．上拉驅動器
3024．．．下拉驅動器

Claims (10)

  1. 一種共用記憶體電路內的阻抗匹配電路執行初始校正及全時更新模式校正的方法，其中該阻抗匹配電路包含一上拉驅動器和下拉驅動器，以及該記憶體電路包含一輸出電壓準位偵測電路，該方法包含：供電至一記憶體電路；利用該上拉驅動器和該下拉驅動器，對該記憶體電路執行該初始校正以調整該記憶體電路的輸出電壓的迴轉率；該記憶體電路離開該初始校正；該記憶體電路進入一驅動模式；每隔一預定時間該記憶體電路退出該驅動模式；根據一更新指令，利用該阻抗匹配電路對該記憶體電路執行該更新模式校正；該輸出電壓準位偵測電路判斷該記憶體電路的輸出電壓的準位；及利用該上拉驅動器和該下拉驅動器根據該輸出電壓準位偵測電路的判斷結果、一高參考電壓和一低參考電壓，調整該記憶體電路的輸出電壓的準位，其中該高參考電壓和該低參考電壓不同。
  2. 如請求項1所述之方法，其中根據該輸出電壓準位偵測電路的判斷結果、該高參考電壓和該低參考電壓，調整該記憶體電路的輸出電壓準位包含： 當該記憶體電路的輸出電壓的準位低於該低參考電壓時，調整該上拉驅動器的強度。
  3. 如請求項1所述之方法，其中根據該輸出電壓準位偵測電路的判斷結果、該高參考電壓和該低參考電壓，調整該記憶體電路的輸出電壓準位包含：當該記憶體電路的輸出電壓的準位高於該高參考電壓時，調整該下拉驅動器的強度。
  4. 如請求項1所述之方法，其中根據該輸出電壓準位偵測電路的判斷結果、該高參考電壓和該低參考電壓，調整該記憶體電路的輸出電壓準位包含：當該記憶體電路的輸出電壓的準位介於該高參考電壓與該低參考電壓之間時，該記憶體電路回到該驅動模式。
  5. 如請求項1所述之方法，其中該驅動模式係為該記憶體電路接收一激活(active)指令、一讀取(read)指令、一寫入(write)指令及/或一閒置(idle)指令。
  6. 如請求項1所述之方法，其中該初始校正係為一延伸暫存器設定(extended mode register set,EMRS)模式。
  7. 一種可於初始校正及全時更新模式校正共用阻抗匹配電路的記 憶體電路，包含：一輸出電壓準位偵測電路，用以判斷該記憶體電路的一輸出電壓的準位；以及一阻抗匹配電路，包含：一上拉驅動器，用以在該記憶體電路的全時更新模式校正下，當該輸出電壓的準位低於一低參考電壓時，調高該輸出電壓的準位；及一下拉驅動器，用以在該記憶體電路的全時更新模式校正下，當該輸出電壓的準位高於一高參考電壓時，調低該輸出電壓的準位，其中該高參考電壓和該低參考電壓不同；其中該上拉驅動器和該下拉驅動器另用以對該記憶體電路執行該初始校正以調整該記憶體電路的輸出電壓的迴轉率。
  8. 如請求項7所述之記憶體電路，其中該輸出電壓準位偵測電路在該記憶體電路的全時更新模式校正下判斷該記憶體電路的該輸出電壓準位。
  9. 如請求項7所述之記憶體電路，其中該初始校正係為一延伸暫存器設定模式。
  10. 一種可於初始校正及全時更新模式校正共用阻抗匹配電路的記 憶體電路，該記憶體電路可產生一輸出電壓，該記憶體電路包含：一輸出電壓準位偵測電路，用以判斷該輸出電壓的準位；以及一阻抗匹配電路包含一上拉驅動器與一下拉驅動器，其中於該初始校正時，該上拉驅動器與該下拉驅動器調整該輸出電壓的迴轉率，於該全時更新模式校正時，該阻抗匹配電路依據一低參考電壓與一高參考電壓選擇性地調整該輸出電壓的準位。
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