JPH0865123A - 可変インピーダンス出力バッファ - Google Patents

可変インピーダンス出力バッファ

Info

Publication number
JPH0865123A
JPH0865123A JP7153465A JP15346595A JPH0865123A JP H0865123 A JPH0865123 A JP H0865123A JP 7153465 A JP7153465 A JP 7153465A JP 15346595 A JP15346595 A JP 15346595A JP H0865123 A JPH0865123 A JP H0865123A
Authority
JP
Japan
Prior art keywords
impedance
transistor
transistors
output buffer
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7153465A
Other languages
English (en)
Other versions
JP3541084B2 (ja
Inventor
Lee-Lean Shu
シュ リー−リーン
Kurt Knorpp
ノープ カート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Electronics Inc
Original Assignee
Sony Electronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Electronics Inc filed Critical Sony Electronics Inc
Publication of JPH0865123A publication Critical patent/JPH0865123A/ja
Application granted granted Critical
Publication of JP3541084B2 publication Critical patent/JP3541084B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】 【目的】 出力バッファの基準回路を縮小して全体の回
路のサイズを小さくし、電力消費を減らし、基準回路と
出力駆動回路のトランジスタの配置を釣合いの取れたも
のとする。 【構成】 出力バッファは、複数の基準トランジスタを
含む基準回路と、対応する複数の駆動トランジスタを含
む出力駆動回路とを有する。基準及び駆動トランジスタ
は共に互いの幅が異なり、且つ前者の幅は後者の幅より
小さい。基準トランジスタを選択的にオンさせ、該トラ
ンジスタのインピーダンスをユーザ選択の外部抵抗（伝
送線のインピーダンスの分数に等しい）のインピーダン
スと整合させると、同時に駆動トランジスタも選択さ
れ、出力駆動回路と伝送線のインピーダンスが整合す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、基準（参照）回路を含
む可変インピーダンス出力バッファ（緩衝回路）、もっ
と詳しくは、２進加重された基準回路を具える可変イン
ピーダンス出力バッファに関するものである。
【０００２】
【従来の技術】電力の伝達を最大にするには、伝送線に
接続される駆動（信号送出）回路が伝送線のインピーダ
ンスと整合した出力インピーダンスを有することが必要
である。この整合を達成するため、出力バッファのイン
ピーダンスを伝送線のインピーダンスに対して変化させ
る可変インピーダンス出力バッファが使用されてきた。
【０００３】図１に、従来の可変インピーダンス抵抗器
を示す。端子Ａ，Ｂ間の抵抗は、複数のトランジスタＭ
Ｐ０，ＭＰ１，ＭＰ２，‥‥‥ＭＰＮを有するデジタル
的に制御されるＣＭＯＳ抵抗器である。トランジスタＭ
Ｐ０，ＭＰ１，ＭＰ２，‥‥‥ＭＰＮは２進加重（２進
的に重み付けされた）トランジスタで、第１トランジス
タＭＰ０は基準幅Ｗref の２0 倍の幅を有し、第２トラ
ンジスタＭＰ１は基準幅Ｗref の２1 倍の幅を有し、第
３トランジスタＭＰ２は基準幅Ｗref の２2 倍の幅を有
する。以下同様である。トランジスタＭＰ０〜ＭＰＮに
おける異なる幅は、トランジスタのドレーン及びソース
間に異なる抵抗を発生する。よって、端子Ａ，Ｂ間の抵
抗は、トランジスタＭＰ０〜ＭＰＮの導通状態を変える
ことにより変化させることができる。
【０００４】インバータＩＮＶで反転された入力信号
は、ＮＡＮＤゲートＮＯ，Ｎ１，Ｎ２，‥‥‥ＮＮの一
方の入力に供給される。各ＮＡＮＤゲートへの他方の入
力には、制御バスの各線０，１，２，‥‥‥Ｎが接続さ
れる。ＮＡＮＤゲートＮ０〜ＮＮの出力は、反転されて
夫々トランジスタＭＰ０〜ＭＰＮのゲートに供給され
る。例えば、制御バスの第１ビット０は第１ＮＡＮＤゲ
ートＮ０に接続され、該ゲートの出力は、反転されて第
１トランジスタＭＰ０のゲートに接続される。
【０００５】図１に示した可変抵抗は、図２に示す回路
に使用できる。この回路では、抵抗Ｒ２，Ｒ３間の電位
ＶMID は、低域通過フィルタ（ＬＰＦ）２を経て比較器
６の一方の入力に供給される。比較器６の他方の入力に
は、電位ＶLHALF がＬＰＦ４を経て供給される。比較器
６は、ＶMID とＶLHALF との比較に基いてアップ・ダウ
ン信号ｕ／ｄを発生し、これをＤフリップ・フロップ８
に供給する。Ｄフリップ・フロップ８は、リング発生器
１０によってクロックされ、そのＱ出力をアップダウン
・カウンタ１２に供給する。アップダウン・カウンタ１
２からの出力はそれから、図１について述べた如きトラ
ンジスタ配列１４に供給される。こうして、図２に示す
回路は、電位ＶLHALF が電位ＶMID と整合するまで端子
Ａ，Ｂ間のインピーダンスを調節する。
【０００６】すべての伝送線が同じインピーダンスを有
するわけではないので、出力バッファの集積回路１４に
外部の基準ピンが加えられる。この基準ピンは、伝送線
のインピーダンスに等しい抵抗をもつ抵抗器Ｒ１を介し
て供給電圧ＶDDに接続される。供給電圧ＶDDからの抵抗
器の他端はワンチップ基準回路に接続され、該回路のイ
ンピーダンスは外部抵抗Ｒ１のインピーダンスと整合す
るように変化させられる。
【０００７】基準回路は出力バッファと同じチップ上に
作られるので、より小さい基準回路及び釣合いの取れた
回路配置に対する要求が従来からある。
【０００８】
【発明が解決しようとする課題】本発明の一般的な課題
は、従来入手できたものより小さい可変インピーダンス
出力バッファを提供することである。本発明の課題はま
た、従来の出力バッファより消費電力の少ない可変イン
ピーダンス出力バッファを提供することである。本発明
の他の課題は、基準トランジスタと対応する出力ドライ
バ（駆動）トランジスタが釣合って配置された可変イン
ピーダンス出力バッファを提供することである。本発明
の更に他の課題は、変化する伝送線インピーダンスに順
応できる可変インピーダンス出力バッファを提供するこ
とである。
【０００９】
【課題を解決するための手段及び作用】上述及びその他
の課題を解決するため、本発明の可変インピーダンス出
力バッファは、以下の説明で述べるように基準回路及び
出力駆動回路を含む。該基準回路は、互いに並列に接続
され且つ幅が変わる複数の基準トランジスタより成り、
出力駆動回路は、伝送線に対して互いに並列に接続され
且つ幅が変わる、対応する複数の駆動トランジスタより
成る。各基準トランジスタの幅は、対応する駆動トラン
ジスタの幅の分数になるように設定される。
【００１０】出力バッファは、基準回路のトランジスタ
群の（合成）インピーダンスが外部抵抗と整合するよう
に、基準トランジスタを選択的に導通するための制御手
段を有する。外部抵抗は、伝送線のインピーダンスの分
数（何分の１か）に等しくなるように選択する。出力バ
ッファ内の論理回路が、選択された基準トランジスタに
対応する駆動トランジスタを導通させる。基準トランジ
スタのインピーダンスを外部抵抗のインピーダンスに整
合させることにより、出力駆動回路のインピーダンスを
伝送線のインピーダンスに整合させる。
【００１１】本発明の好ましい観点によれば、基準トラ
ンジスタの幅は、対応する出力駆動トランジスタの幅の
２進分数であり、該２進分数は１／４であるのがよい。
また、基準トランジスタの配置は出力駆動トランジスタ
の配置と釣合っている。更に、各駆動トランジスタ及び
各基準トランジスタの幅は、互いに２進倍数になるよう
選ぶ。
【００１２】２進分数によって基準回路の大きさを縮小
すると、電力の消費が減少し、集積チップ上の面積が節
約され、出力駆動回路と基準回路の間で釣合いの取れた
配置が可能となる。
【００１３】
【実施例】以下、図面を参照して本発明を具体的に説明
する。図３は、本発明の実施例を示す回路図である。図
３において、出力バッファ２０は、ＮＯＲゲートの配列
（アレイ）ｎｏｒ２と、トランジスタの配列Ｑ１〜Ｑ５
を有する基準回路と、トランジスタの配列Ｑ６〜Ｑ１０
を有する出力駆動プルダウン回路とを含む。ＮＯＲゲー
ト配列ｎｏｒ２は、各Ｂ入力にデータ信号ｏ１ｂを受
け、各Ａ入力に制御信号ｚｑから夫々１ビットを受け
る。例えば、制御信号は、４つのＮＯＲゲートｎｏｒ２
に夫々供給される４つのビットｚｑｂｉｔ０ｂ〜ｚｑｂ
ｉｔ３ｂを含んでもよい。
【００１４】４つのＮＯＲゲートｎｏｒ２からの出力信
号は、出力バッファ２０の出力駆動プルダウン回路にお
けるトランジスタＱ７〜Ｑ１０のゲートに夫々供給され
る。トランジスタＱ７〜Ｑ１０は、互いに並列に配列さ
れ、各ドレーンは接地され、各ソースが出力伝送線ＤＱ
に接続されている。トランジスタＱ７〜Ｑ１０のゲート
には、４つのＮＯＲゲートｎｏｒ２からの出力が夫々供
給される。トランジスタＱ６のゲートは、一定の電位に
接続される。
【００１５】基準回路におけるトランジスタＱ１〜Ｑ５
は、互いに並列に接続され、各ドレーンは接地され、各
ソースは抵抗器Ｒ４の一端及びノード（節点）ｖｚｑｒ
ｅｆに接続される。トランジスタＱ２〜Ｑ５には、４つ
の制御信号ｚｑｂｉｔ０ｂ〜ｚｑｂｉｔ３ｂからの信号
が夫々供給される。トランジスタＱ１のゲートは一定の
電位に接続される。
【００１６】基準回路におけるトランジスタＱ１〜Ｑ５
は、出力駆動プルダウン回路における対応トランジスタ
Ｑ６〜Ｑ１０の幅より小さい分数である幅を有する。図
示の実施例では、基準回路におけるトランジスタＱ１〜
Ｑ５の幅は、出力駆動（プルダウン）回路における対応
トランジスタＱ６〜Ｑ１０の幅の２進分数である。図３
にて使用される２進分数は１／４であり、これによっ
て、各基準トランジスタＱ１〜Ｑ５の幅は対応する各駆
動トランジスタＱ６〜Ｑ１０の幅の１／４となる。ま
た、基準回路内のトランジスタの幅は、出力駆動回路内
のトランジスタの幅と同様、互いの２進倍数である。
【００１７】抵抗器Ｒ４は、伝送線のインピーダンスを
整合させるために選んだ外部基準抵抗であり、実際には
その抵抗値を、トランジスタＱ１〜Ｑ５がトランジスタ
Ｑ６〜Ｑ１０の分数であるのと同じ、伝送線の分数とな
るように選ぶ。したがって、例えば、５０オームの伝送
線に対し５０オームの１／４即ち１２．５オームの抵抗
をもつように、抵抗器Ｒ４を選ぶ。抵抗器Ｒ４の一端は
電位原ＶCCに、その他端はノードｖｚｑｒｅｆに接続さ
れる。
【００１８】動作時、制御信号の４つのビットｚｑｂｉ
ｔ０ｂ〜ｚｑｂｉｔ３ｂは、トランジスタＱ２〜Ｑ５を
選択的にオン又はオフさせる。各トランジスタＱ２〜Ｑ
５は異なる幅をもつので、各トランジスタＱ２〜Ｑ５は
導通時に異なるドレーン・ソース間インピーダンスをも
つことになる。したがって、トランジスタＱ２〜Ｑ５の
内どれをオンさせるかを正しく選択することにより、ノ
ードｖｚｑｒｅｆとアースの間のインピーダンスを所望
の量に変えることができる。
【００１９】このインピーダンスを変えるよい方法は、
ノードｖｚｑｒｅｆの電圧を取出してこの電圧をＶCC／
２と比較することである。この比較に基いて、制御信号
の４つのビットｚｑｂｉｔ０ｂ〜ｚｑｂｉｔ３ｂを変
え、ノードｖｚｑｒｅｆの電圧がＶCC／２と等しくなる
までトランジスタＱ２〜Ｑ５を選択的にオンさせる。そ
の場合、図２に示したような、ノードｖｚｑｒｅｆの電
圧をフィードバックして制御信号を変化させる任意の公
知方法を用いることができる。
【００２０】制御信号の４つのビットｚｑｂｉｔ０ｂ〜
ｚｑｂｉｔ３ｂは、トランジスタＱ２〜Ｑ５の導通を制
御すると共に、出力駆動トランジスタＱ７〜Ｑ１０の内
どれを伝送線の駆動に用いるかをも選択する。上述のよ
うにして、基準回路のトランジスタＱ１〜Ｑ５のインピ
ーダンスが抵抗器Ｒ４のインピーダンスと整合し終わっ
た時、トランジスタＱ１〜Ｑ５の幾つかは導通してい
る。トランジスタＱ１〜Ｑ５のそれら幾つかをオンさせ
る制御ビットｚｑｂｉｔ０ｂ〜ｚｑｂｉｔ３ｂはまた、
出力駆動回路のトランジスタＱ６〜Ｑ１０の内対応する
トランジスタをもオンさせる。即ち、例えば、基準回路
においてトランジスタＱ２，Ｑ３及びＱ５がオンしてい
る場合、出力駆動回路においてトランジスタＱ７，Ｑ８
及びＱ１０がオンしている。
【００２１】導通するトランジスタにこのような対応関
係があることにより、出力駆動インピーダンスは、伝送
線のインピーダンスと整合することになる。基準回路に
おけるトランジスタＱ１〜Ｑ５は、伝送線のインピーダ
ンスの１／４とインピーダンス整合しており、出力駆動
回路におけるトランジスタＱ６〜Ｑ１０の幅は、基準回
路におけるトランジスタＱ１〜Ｑ５の幅の４倍であるか
ら、トランジスタＱ６〜Ｑ１０のインピーダンス、即ち
出力駆動回路のインピーダンスは、伝送線のインピーダ
ンスと等しく、整合が取れていることになる。本例では
１／４という分数を用いてきたが、２進分数以外の他の
分数を使用してもよいことは理解されるであろう。
【００２２】好適な実施例では、基準回路はまた、基準
パッド静電気放電保護装置としても動作する。また、基
準回路及び出力駆動回路は、同一のインピーダンス制御
手段をもつのがよい。この共通の制御手段により、基準
回路のインピーダンスを、ユーザが選択しうる外部抵抗
のインピーダンスと整合するように調節することがで
き、その結果、必然的に出力駆動回路のインピーダンス
を伝送線のインピーダンスと整合させることができる。
【００２３】本発明の他の特徴は、基準回路のトランジ
スタ配列の配置が、対応する出力駆動回路のトランジス
タ配列の配置とよく釣合っていることである。具体的に
は図３に示すように、基準トランジスタＱ１〜Ｑ５は、
対応する出力駆動トランジスタＱ６〜Ｑ１０と対向する
位置に集積回路として作られる。この釣合った配置で
は、各基準トランジスタＱ１〜Ｑ５の幅は、該集積回路
の向かい側に配置される出力駆動トランジスタＱ６〜Ｑ
１０の幅の、１／４の如き、２進分数である。
【００２４】好適な具体例では、基準回路のトランジス
タＱ１〜Ｑ５、ＮＯＲゲート配列ｎｏｒ２及び出力駆動
プルダウン・トランジスタＱ６〜Ｑ１０を含む出力バッ
ファ２０は、スタティックＲＡＭ（ＳＲＡＭ）の如き単
一の集積回路チップの上に作られる。しかし、代わりに
本発明をどんな集積回路に適用してもよい。また、好適
な具体例では、制御信号は４つのビット情報を含み、こ
れらはそれから、４つのＮＯＲゲートｎｏｒ２及び４つ
のトランジスタＱ２〜Ｑ５に供給される。代わりに、出
力バッファ２０は、もっと多いか又は少ない数の制御ビ
ット、対応ＮＯＲゲート及び基準回路トランジスタを使
用してもよい。
【００２５】以上、本発明の好適な実施例について説明
したが、本発明は、これらに限定されるものではなく、
特許請求の範囲内において種々の変形や変更をすること
ができるものである。
【００２６】
【発明の効果】本発明によれば、より小さな基準回路を
用い、電力消費が少なく、チップの面積が小さくて済
み、出力駆動回路及び基準回路の配置がよく釣合った可
変インピーダンス出力バッファを得ることができる。
【図面の簡単な説明】
【図１】従来の可変インピーダンス・トランジスタ配列
を示す略式回路図である。
【図２】図１の可変インピーダンス・トランジスタ配列
を用いた従来回路の例を示すブロック図である。
【図３】本発明の実施例を示す略式回路図である。
【符号の説明】
２０ 可変インピーダンス出力バッファ Ｑ１〜Ｑ５ 基準トランジスタ Ｑ６〜Ｑ１０ 駆動トランジスタ ｎｏｒ２ 論理回路 Ｒ４ 外部抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 (72)発明者 カート ノープ アメリカ合衆国 カリフォルニア州 サン カルロス，シーダ ストリート 1430

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 互いに並列に接続され且つ幅が変わる複
    数の基準トランジスタを含む基準回路と、 伝送線に対して互いに並列に接続され且つ幅が変わる複
    数の駆動トランジスタを含む出力駆動回路であって、上
    記複数の駆動トランジスタの数が上記複数の基準トラン
    ジスタの数に対応し、各基準トランジスタの幅が対応す
    る駆動トランジスタの幅の分数である、上記出力駆動回
    路と、 上記基準トランジスタを、上記基準回路のトランジスタ
    群のインピーダンスが外部抵抗と整合するように選択的
    に導通させる第１の制御信号を発生する制御手段であっ
    て、上記外部抵抗は、上記伝送線のインピーダンスの上
    記分数に等しくなるように選択されたものである、上記
    制御手段と、 上記第１の制御信号を受け、選択された基準トランジス
    タに対応する駆動トランジスタを導通させる第２の制御
    信号を発生する論理回路とを具え、 上記基準トランジスタの上記インピーダンスを上記外部
    抵抗の上記インピーダンスと整合させることにより、上
    記出力駆動回路のインピーダンスを上記伝送線の上記イ
    ンピーダンスに整合させるようにした可変インピーダン
    ス出力バッファ。
  2. 【請求項２】 各基準トランジスタの幅が、対応する駆
    動トランジスタの幅の１／４である請求項１の可変イン
    ピーダンス出力バッファ。
  3. 【請求項３】 各基準トランジスタの幅が、隣接する基
    準トランジスタの幅の２進倍数である請求項１の可変イ
    ンピーダンス出力バッファ。
  4. 【請求項４】 各駆動トランジスタの幅が、隣接する駆
    動トランジスタの幅の２進倍数である可変インピーダン
    ス出力バッファ。
  5. 【請求項５】 上記外部抵抗のインピーダンスは、上記
    伝送線のインピーダンス整合のためにユーザにより選択
    される請求項１の可変インピーダンス出力バッファ。
  6. 【請求項６】 上記論理回路は、各々が、上記第１制御
    信号の１ビットを第１の入力に、データ信号を第２の入
    力に受け、上記第２制御信号を出力として発生する複数
    のＮＯＲゲートを含み、上記第２制御信号及び上記第１
    制御信号は共に複数のビットを有するものである請求項
    １の可変インピーダンス出力バッファ。
  7. 【請求項７】 上記複数の基準トランジスタは上記外部
    抵抗の一端に接続され、上記制御手段は、上記外部抵抗
    の上記一端における電圧を取出して、上記基準トランジ
    スタの上記インピーダンスを上記外部抵抗の上記インピ
    ーダンスと整合させるようにした請求項１の可変インピ
    ーダンス出力バッファ。
  8. 【請求項８】 上記出力バッファは、単一の基板上に、
    基準回路における基準トランジスタの配置が出力駆動回
    路における駆動トランジスタの配置と釣合うように作ら
    れた請求項１の可変インピーダンス出力バッファ。
JP15346595A 1994-07-06 1995-06-20 可変インピーダンス出力バッファ Expired - Lifetime JP3541084B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/268,118 US5457407A (en) 1994-07-06 1994-07-06 Binary weighted reference circuit for a variable impedance output buffer
US268118 2002-10-10

Publications (2)

Publication Number Publication Date
JPH0865123A true JPH0865123A (ja) 1996-03-08
JP3541084B2 JP3541084B2 (ja) 2004-07-07

Family

ID=23021538

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15346595A Expired - Lifetime JP3541084B2 (ja) 1994-07-06 1995-06-20 可変インピーダンス出力バッファ

Country Status (3)

Country Link
US (1) US5457407A (ja)
JP (1) JP3541084B2 (ja)
KR (1) KR100381987B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7535251B2 (en) 2006-09-14 2009-05-19 Renesas Technology Corp. Semiconductor device and impedance adjusting method thereof

Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3332115B2 (ja) * 1994-04-08 2002-10-07 株式会社東芝 多入力トランジスタおよび多入力トランスコンダクタ回路
JPH09140126A (ja) * 1995-05-30 1997-05-27 Linear Technol Corp 適応スイッチ回路、適応出力回路、制御回路およびスイッチング電圧レギュレータを動作させる方法
US5604450A (en) * 1995-07-27 1997-02-18 Intel Corporation High speed bidirectional signaling scheme
US5606275A (en) * 1995-09-05 1997-02-25 Motorola, Inc. Buffer circuit having variable output impedance
US5838631A (en) 1996-04-19 1998-11-17 Integrated Device Technology, Inc. Fully synchronous pipelined ram
US5793248A (en) * 1996-07-31 1998-08-11 Exel Microelectronics, Inc. Voltage controlled variable current reference
US5872736A (en) * 1996-10-28 1999-02-16 Micron Technology, Inc. High speed input buffer
US5917758A (en) 1996-11-04 1999-06-29 Micron Technology, Inc. Adjustable output driver circuit
US5949254A (en) * 1996-11-26 1999-09-07 Micron Technology, Inc. Adjustable output driver circuit
US6115318A (en) * 1996-12-03 2000-09-05 Micron Technology, Inc. Clock vernier adjustment
US5838177A (en) * 1997-01-06 1998-11-17 Micron Technology, Inc. Adjustable output driver circuit having parallel pull-up and pull-down elements
US5920518A (en) * 1997-02-11 1999-07-06 Micron Technology, Inc. Synchronous clock generator including delay-locked loop
US5940608A (en) * 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
US6912680B1 (en) 1997-02-11 2005-06-28 Micron Technology, Inc. Memory system with dynamic timing correction
US5956502A (en) * 1997-03-05 1999-09-21 Micron Technology, Inc. Method and circuit for producing high-speed counts
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
US5870347A (en) 1997-03-11 1999-02-09 Micron Technology, Inc. Multi-bank memory input/output line selection
US5917335A (en) * 1997-04-22 1999-06-29 Cypress Semiconductor Corp. Output voltage controlled impedance output buffer
AU7367698A (en) * 1997-05-07 1998-11-27 California Micro Devices Corporation Active termination circuit and method therefor
US6014759A (en) * 1997-06-13 2000-01-11 Micron Technology, Inc. Method and apparatus for transferring test data from a memory array
US6173432B1 (en) 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US6411131B1 (en) 1997-06-25 2002-06-25 Sun Microsystems, Inc. Method for differentiating a differential voltage signal using current based differentiation
US5982191A (en) * 1997-06-25 1999-11-09 Sun Microsystems, Inc. Broadly distributed termination for buses using switched terminator logic
US6060907A (en) * 1997-06-25 2000-05-09 Sun Microsystems, Inc. Impedance control circuit
US5990701A (en) * 1997-06-25 1999-11-23 Sun Microsystems, Inc. Method of broadly distributing termination for buses using switched terminators
US5955894A (en) * 1997-06-25 1999-09-21 Sun Microsystems, Inc. Method for controlling the impedance of a driver circuit
US6281714B1 (en) 1997-06-25 2001-08-28 Sun Microsystems, Inc. Differential receiver
US6085033A (en) * 1997-06-25 2000-07-04 Sun Microsystems, Inc. Method for determining bit element values for driver impedance control
US5953284A (en) * 1997-07-09 1999-09-14 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same
US6044429A (en) 1997-07-10 2000-03-28 Micron Technology, Inc. Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths
US6087847A (en) * 1997-07-29 2000-07-11 Intel Corporation Impedance control circuit
US6011732A (en) * 1997-08-20 2000-01-04 Micron Technology, Inc. Synchronous clock generator including a compound delay-locked loop
US5926047A (en) * 1997-08-29 1999-07-20 Micron Technology, Inc. Synchronous clock generator including a delay-locked loop signal loss detector
US6094075A (en) 1997-08-29 2000-07-25 Rambus Incorporated Current control technique
US6870419B1 (en) 1997-08-29 2005-03-22 Rambus Inc. Memory system including a memory device having a controlled output driver characteristic
US6101197A (en) * 1997-09-18 2000-08-08 Micron Technology, Inc. Method and apparatus for adjusting the timing of signals over fine and coarse ranges
US5923594A (en) * 1998-02-17 1999-07-13 Micron Technology, Inc. Method and apparatus for coupling data from a memory device using a single ended read data path
US6115320A (en) 1998-02-23 2000-09-05 Integrated Device Technology, Inc. Separate byte control on fully synchronous pipelined SRAM
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
US6016282A (en) * 1998-05-28 2000-01-18 Micron Technology, Inc. Clock vernier adjustment
US6405280B1 (en) 1998-06-05 2002-06-11 Micron Technology, Inc. Packet-oriented synchronous DRAM interface supporting a plurality of orderings for data block transfers within a burst sequence
US6087853A (en) * 1998-06-22 2000-07-11 Lucent Technologies, Inc. Controlled output impedance buffer using CMOS technology
US6157215A (en) * 1998-06-29 2000-12-05 Lucent Technologies, Inc. Method and apparatus for controlling impedance
US6338127B1 (en) 1998-08-28 2002-01-08 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US6349399B1 (en) 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6279090B1 (en) 1998-09-03 2001-08-21 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device
US6029250A (en) * 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
US6172528B1 (en) 1999-01-20 2001-01-09 Fairchild Semiconductor Corporation Charge sharing circuit for fanout buffer
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
US6366139B1 (en) 1999-06-07 2002-04-02 Sun Microsystems, Inc. Method for an output driver with improved impedance control
US6278306B1 (en) 1999-06-07 2001-08-21 Sun Microsystems, Inc. Method for an output driver with improved slew rate control
US6339351B1 (en) 1999-06-07 2002-01-15 Sun Microsystems, Inc. Output driver with improved impedance control
US6281729B1 (en) 1999-06-07 2001-08-28 Sun Microsystems, Inc. Output driver with improved slew rate control
US7069406B2 (en) 1999-07-02 2006-06-27 Integrated Device Technology, Inc. Double data rate synchronous SRAM with 100% bus utilization
US6316957B1 (en) 1999-09-20 2001-11-13 Sun Microsystems, Inc. Method for a dynamic termination logic driver with improved impedance control
US6294924B1 (en) 1999-09-20 2001-09-25 Sun Microsystems, Inc. Dynamic termination logic driver with improved slew rate control
US6420913B1 (en) 1999-09-20 2002-07-16 Sun Microsystems, Inc. Dynamic termination logic driver with improved impedance control
US6297677B1 (en) 1999-09-20 2001-10-02 Sun Microsystems, Inc. Method for a dynamic termination logic driver with improved slew rate control
US7051130B1 (en) 1999-10-19 2006-05-23 Rambus Inc. Integrated circuit device that stores a value representative of a drive strength setting
US6646953B1 (en) 2000-07-06 2003-11-11 Rambus Inc. Single-clock, strobeless signaling system
US6321282B1 (en) 1999-10-19 2001-11-20 Rambus Inc. Apparatus and method for topography dependent signaling
US6777975B1 (en) * 1999-11-30 2004-08-17 Intel Corporation Input-output bus interface to bridge different process technologies
US6541996B1 (en) 1999-12-21 2003-04-01 Ati International Srl Dynamic impedance compensation circuit and method
US6347850B1 (en) * 1999-12-23 2002-02-19 Intel Corporation Programmable buffer circuit
US6304121B1 (en) * 2000-04-05 2001-10-16 Entridia Corporation Process strength indicator
US6549036B1 (en) 2000-05-31 2003-04-15 Micron Technology, Inc. Simple output buffer drive strength calibration
US6333639B1 (en) * 2000-06-23 2001-12-25 Micron Technology, Inc. Method and apparatus for independent output driver calibration
US6484293B1 (en) 2000-07-14 2002-11-19 Sun Microsystems, Inc. Method for determining optimal configuration for multinode bus
US6941480B1 (en) 2000-09-30 2005-09-06 Intel Corporation Method and apparatus for transitioning a processor state from a first performance mode to a second performance mode
US7085944B1 (en) * 2000-09-30 2006-08-01 Intel Corporation Power management by transmitting single multiplexed signal to multiple system components to change settings of internal performance registers in response to change in power source
US7079775B2 (en) 2001-02-05 2006-07-18 Finisar Corporation Integrated memory mapped controller circuit for fiber optics transceiver
GB0111313D0 (en) * 2001-05-09 2001-07-04 Broadcom Corp Digital-to-analogue converter using an array of current sources
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
US6642742B1 (en) 2002-03-21 2003-11-04 Advanced Micro Devices, Inc. Method and apparatus for controlling output impedance
US6998875B2 (en) * 2002-12-10 2006-02-14 Ip-First, Llc Output driver impedance controller
US6985008B2 (en) * 2002-12-13 2006-01-10 Ip-First, Llc Apparatus and method for precisely controlling termination impedance
US6949949B2 (en) 2002-12-17 2005-09-27 Ip-First, Llc Apparatus and method for adjusting the impedance of an output driver
JP4410990B2 (ja) * 2002-12-19 2010-02-10 三菱電機株式会社 減衰器
US7119549B2 (en) * 2003-02-25 2006-10-10 Rambus Inc. Output calibrator with dynamic precision
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
JP4605692B2 (ja) * 2004-03-19 2011-01-05 株式会社リコー 半導体レーザ変調駆動装置及び画像形成装置
US7888962B1 (en) 2004-07-07 2011-02-15 Cypress Semiconductor Corporation Impedance matching circuit
KR100743623B1 (ko) * 2004-12-22 2007-07-27 주식회사 하이닉스반도체 반도체 장치의 전류 구동 제어장치
US8036846B1 (en) 2005-10-20 2011-10-11 Cypress Semiconductor Corporation Variable impedance sense architecture and method
TW200910373A (en) 2007-06-08 2009-03-01 Mosaid Technologies Inc Dynamic impedance control for input/output buffers
US7973552B2 (en) * 2007-12-04 2011-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. On-die terminators formed of coarse and fine resistors
KR100907011B1 (ko) * 2007-12-10 2009-07-08 주식회사 하이닉스반도체 반도체 메모리 장치의 출력 드라이버
BRPI0921959A2 (pt) * 2008-12-04 2017-05-30 Biochemics Inc métodos e composições para remoção de tatuagem
DE102009006332B4 (de) 2009-01-27 2014-08-21 Oliver Bartels Leitungstreiber oder Verstärker mit frequenzabhängig variabler Schein-Impedanz
CN102742158B (zh) * 2009-09-14 2016-10-19 拉姆伯斯公司 高分辨率输出驱动器
US8427852B2 (en) 2010-05-03 2013-04-23 Infineon Technologies Austria Ag Signal transmission arrangement with a transformer
CN105306100B (zh) * 2014-07-22 2017-10-20 财团法人成大研究发展基金会 双二元电压模式传送器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4719369A (en) * 1985-08-14 1988-01-12 Hitachi, Ltd. Output circuit having transistor monitor for matching output impedance to load impedance
US5134311A (en) * 1990-06-07 1992-07-28 International Business Machines Corporation Self-adjusting impedance matching driver
US5162672A (en) * 1990-12-24 1992-11-10 Motorola, Inc. Data processor having an output terminal with selectable output impedances
US5107230A (en) * 1991-04-26 1992-04-21 Hewlett-Packard Company Switched drivers providing backmatch impedance for circuit test systems
JPH05276004A (ja) * 1992-03-30 1993-10-22 Mitsubishi Electric Corp 出力回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7535251B2 (en) 2006-09-14 2009-05-19 Renesas Technology Corp. Semiconductor device and impedance adjusting method thereof

Also Published As

Publication number Publication date
KR960006286A (ko) 1996-02-23
US5457407A (en) 1995-10-10
JP3541084B2 (ja) 2004-07-07
KR100381987B1 (ko) 2003-07-02

Similar Documents

Publication Publication Date Title
JP3541084B2 (ja) 可変インピーダンス出力バッファ
US5969543A (en) Input signal interface with independently controllable pull-up and pull-down circuitry
US6836142B2 (en) Asymmetric bidirectional bus implemented using an I/O device with a digitally controlled impedance
JP4127743B2 (ja) ドライバ回路の出力インピーダンス校正回路
US6034555A (en) Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation
US7622957B2 (en) Pseudo-differential output driver with high immunity to noise and jitter
US6747475B2 (en) Method and apparatus for driving a signal using switchable on-die termination
US6456124B1 (en) Method and apparatus for controlling impedance of an off-chip driver circuit
US7969183B2 (en) Semiconductor device
JP2665457B2 (ja) プログラム可能バッファ
US20110019763A1 (en) USB 2.0 HS Voltage-Mode Transmitter With Tuned Termination Resistance
US6639434B1 (en) Low voltage differential signaling systems and methods
KR20050019453A (ko) 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치
US6760857B1 (en) System having both externally and internally generated clock signals being asserted on the same clock pin in normal and test modes of operation respectively
US7208973B2 (en) On die termination circuit
US8482311B2 (en) Output buffer circuit and integrated circuit including same
US6392437B2 (en) Programmable multi-standard I/O architecture for FPGAs
US6567318B2 (en) Control circuit for an output driving stage of an integrated circuit
JP4174102B2 (ja) スルーレート制御装置
US6141258A (en) Programmable impedance output buffer drivers, semiconductor devices and static random access memories provided with a progammable impedance output port
JPH0962423A (ja) 入力バッファ回路
US20030160632A1 (en) Programmable multi-standard I/O architecture for FPGAs
US6657470B1 (en) Master/slave method for a ZQ-circuitry in multiple die devices
US6304930B1 (en) Signal transmission system having multiple transmission modes
US5710778A (en) High voltage reference and measurement circuit for verifying a programmable cell

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20031216

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20040123

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040219

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040323

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040329

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080402

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090402

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100402

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100402

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110402

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120402

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130402

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130402

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140402

Year of fee payment: 10

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term