JP5031258B2

JP5031258B2 - 半導体装置におけるインピーダンス制御回路及びインピーダンス制御方法

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Description

本発明は、半導体装置のインピーダンス制御分野に係るもので、特にプルアップ素子とプルダウン素子との間の抵抗ミスマッチを減らすことができる半導体装置におけるインピーダンス制御回路及びその制御方法に関する。

典型的には、半導体装置は、外部との間でデータをやり取りするためのピンと、内部データを外部に提供するデータ出力回路（データ出力バッファ及びドライバ回路）とを含む。半導体装置が電気的製品内に組み込まれる場合、前記のようなピンは、搭載基板上の印刷配線（printed wiring）などのような伝送ラインに連結される。これらピンは、搭載基板上に存在するフローティングキャパシタンスまたは負荷キャパシタンス（寄生キャパシタンス）を充電及び放電することが求められる。この場合、出力信号が最適に伝送されるためには出力インピーダンスと伝送ラインのインピーダンスとの間でマッチングがなされるべきで、入力信号が歪曲なしに受信されるためには伝送ラインのインピーダンスと入力インピーダンスとの間にマッチングがなされるべきである。本分野で、前者は一般に出力インピーダンス（ＺＱ）制御といわれ、後者はチップターミネーション（ＺＴ）制御と言われる。通常、出力インピーダンス制御は出力ドライバに対して行われ、チップターミネーション制御は入力ターミネータに対して行われる。

一方、電気的製品の動作スピードが高速化されるに従い、半導体装置間でインターフェースされる信号のスイング幅は漸次減っている。その理由は信号伝達に掛かる遅延時間を最小化するためである。しかし、信号のスイング幅が減るほど、外部ノイズに対する影響が増加し、インターフェース端におけるインピーダンスミスマッチングに起因する出力信号の反射もクリティカルになる。インピーダンスミスマッチングは、外部ノイズ及び電源電圧の変動、動作温度の変化、製造工程の変化などに起因して発生する。出力インピーダンス（ＺＱ）制御及びチップターミネーション（ＺＴ）制御が正しく行われずに出力端及び入力端でインピーダンスミスマッチングが発生すると、出力信号及び入力信号が歪曲しうる。そこで、半導体装置が歪曲した出力信号をレシーバーで受信する場合において、セットアップ／ホールドフェイルまたは入力レベルの判断ミスなどの問題が起こりうる。

そこで、半導体装置のうちの一部の高速半導体メモリ装置では、外部の半導体素子との入出力インピーダンスマッチングを行うために、プログラム可能なインピーダンス制御スキムを採用している。このようなプログラム可能なインピーダンス制御を行うためのプログラム可能なインピーダンス制御（以下、ＰＩＣ）回路の例は、特許文献１（米国特許第６，３０７，４２４号）に開示されている。

インピーダンス制御の実行にあたって、ＨＳＴＬ（High Speed Transceiver Logic）インターフェースの例を挙げると、１個のエキストラピンを用いて約数十Ωの仕様内で所望の出力インピーダンス値を有するように制御する方式が主に使用される。そのような方式が採用された半導体メモリ装置において電源電圧の変動、動作温度の変化、製造工程の変化などに起因して所望の出力インピーダンス値を設計通り正確に得ることが難しい場合がある。これを解決するためにインピーダンス値を適応的に補正することが必要である。そのようなインピーダンス制御方法に関する先行技術の１つが特許文献２（米国特許第６，４５６，１２４号）に開示されている。

最近、高速データ伝送においてデータ伝送レートが一層増加することに従い、オンチップターミネーションに対する要求も次第に増加してきている。オンチップターミネーションでは、出力ドライバ側ではソースターミネーションが行われ、レシーバ側では並列ターミネーションが行われる。よって、信号のスイングレベル自体は減るが、フルスイングで信号が伝達されることができるため、反射波の影響が減り、信号の完結性が改善される。

ターミネーション回路は、複数のプルアップ及びプルダウントランジスタを用いてトランジスタアレイにおける組合せの並列合成インピーダンスを用いることにより具体化される。ターミネータを使用する場合において、信号の中心点はターミネータのプルアップ抵抗とプルダウン抵抗により作られるが、データを受信するレシーバはこれとは別の基準電圧を使用してデータを認識する。従って、ターミネータのトランジスタアレイ内でプルアップとプルダウン抵抗のミスマッチが発生する場合、信号の中心点が変化してレシーバのセットアップ／ホールドウィンドに影響を与える。

従来技術においては、プルアップ素子とプルダウン素子との間に１ビットの抵抗ミスマッチが存在し、これは解像度によってはレシーバに多くの影響を与えうる。以下、後述の本発明に対する徹底した理解を提供するため、図５ないし図７を参照して従来の技術が説明される。

まず、図５は典型的な半導体装置におけるインピーダンス制御回路のブロックを示す。図６は従来技術による図５の回路ブロックの具体例を示し、図７は図６によるプルアップ素子とプルダウン素子との間の抵抗ミスマッチの例を示す。

図５には、インピーダンス検出部２００、インピーダンス制御部１００、及びドライバ（出力ドライバまたはターミネータ）３００からなる結線構成が図示されている。インピーダンス検出部２００は、図６の細部回路に示されるように、プルアップ制御コードデータＰ＜ｎ：０＞に応じて外部設定抵抗ＲＱとプルアップトランジスタアレイＰ１−Ｐ４との間に連結された検出パッドでプルアップ出力値ＸＺＱを生成し、プルアップ制御コードデータＰ＜ｎ：０＞及びプルダウン制御コードデータＮ＜ｎ：０＞に応じて、プルアップ及びプルダウントランジスタアレイＰ１０，Ｐ２０−Ｐ４０，Ｎ１０，Ｎ２０−Ｎ４０の間に共通接続された抵抗デバイダ端にプルダウン出力値ＤＺＱを出力する。

ドライバ３００は、インピーダンス検出部２００のプルアップ及びプルダウントランジスタアレイと同一なトランジスタアレイＰ１１，Ｐ２１−Ｐ４１，Ｎ１１，Ｎ２１−Ｎ４１を有し、プルアップ制御コードデータＰ＜ｎ：０＞及びプルダウン制御コードデータＮ＜ｎ：０＞と実質的に同一のプルアップ制御コードデータｐ＜ｎ：０＞及びプルダウン制御コードデータｎ＜ｎ：０＞に応じて選択的にターンオンされる。

インピーダンス制御部１００は、インピーダンス検出部２００のプルアップ出力値及びプルダウン出力値が設定された基準値、例えば、ハーフ電源電圧に近似した値になるようにするために比較及びカウンティング動作を行ってプルアップ制御コードデータＰ＜ｎ：０＞及びプルダウン制御コードデータＮ＜ｎ：０＞を生成する。つまり、ＺＱ＿ＺＴ＿制御部として機能するインピーダンス制御部１００は、プルアップ制御コードデータＰ＜ｎ：０＞及びプルダウン制御コードデータＮ＜ｎ：０＞を適切に調節してプルアップ及びプルダウントランジスタアレイ内のトランジスタがオンまたはオフされるようにして、インピーダンス検出部２００の抵抗値を解像度の範囲内で抵抗ＲＱに一番近くなるように制御する。また、プルアップ制御コードデータｐ＜ｎ：０＞及びプルダウン制御コードデータｎ＜ｎ：０＞は、インピーダンス検出部２００に印加されるデータと同一な値であり、これに応答する出力ドライバ３００の抵抗値はインピーダンス検出部１００の抵抗値と同一になる。

図６の上部に位置したプルアップトランジスタアレイ内のＰ型ＭＯＳトランジスタＰ１−Ｐ４をプルアップ制御コードデータＰ＜ｎ：０＞に応じて選択的にターンオンまたはターンオフさせ、ターンオンしたトランジスタによる並列合成抵抗値を外部設定抵抗ＲＱ値に追従させる場合、プルアップ制御コードデータＰ＜ｎ：０＞による制御がデジタル制御方式であるために、量子化エラーが存在する。インピーダンス制御部１００は、プルアップ抵抗値を設定された基準抵抗値（またはターゲット抵抗値）に追従させるために、プルアップ制御コードデータを生成するときには基準抵抗値よりも小さい抵抗値が表れるようにするコードをプルアップ制御コードデータＰ＜ｎ：０＞として選択する。プルアップ制御コードデータＰ＜ｎ：０＞は、プルダウン出力端ＤＺＱに連結されたプルアップトランジスタアレイのプルアップトランジスタＰ１０−Ｐ４０を制御する制御コードデータＰ＜ｎ：０＞としてそのままコピーされる。インピーダンス制御部１００は、プルアップ制御コードデータＰ＜ｎ：０＞により示されるプルアップ抵抗値に基づき、出力端ＤＺＱの下部に位置されたＮ型トランジスタアレイ内のトランジスタＮ１０−Ｎ４０がターンオンまたはターンオフされることができるように制御コードデータＮ＜ｎ：０＞を出力してプルダウン抵抗を制御する。つまり、これは出力端ＤＺＱの電圧が基準電圧になるようにする処理である。ここで、プルダウン制御コードデータを生成するときには、基準抵抗値より大きい抵抗値が表れるようにするコードがインピーダンス制御部１００により選択される。

図６による回路においてプルアップとプルダウン間の抵抗ミスマッチは、図７に示されるように、最大１ビットに対応される値を有することができる。これに関することは図７に詳しく図示される。図７はプルアップとプルダウンのインピーダンスミスマッチの最大範囲を図式的に示す。図面を基準に、一番左側に示されるプルアップ出力値ＸＺＱがターゲットレベルを基準にして図面のように表れた場合、＋及び−方向にそれぞれ０．５ビットずつの差を有するようになって、第１ケースのプルダウン出力値ＤＺＱ＃１は上位に最大１ビットの差を表し、第２ケースのプルダウン出力値ＤＺＱ＃２は下位に最大１ビットの差を表す。

つまり、プルアップ及びプルダウントランジスタアレイ内でプルアップとプルダウン抵抗間のミスマッチが発生する場合に出力信号の伝送エラーが発生するか、入力信号の中心点が変化してレシーバでのセットアップ／ホールドフェイルが発生するとの問題点があるため、これに対する改善策が求められる。
米国特許第６，３０７，４２４号明細書米国特許第６，４５６，１２４号明細書

そこで、本発明の目的は、従来の問題点を解消することができる半導体装置のインピーダンス制御回路を提供することにある。

本発明の他の目的は、解像度を増加させずにもプルアップ素子とプルダウン素子との間の抵抗ミスマッチを減らし得る半導体装置におけるインピーダンス制御回路及びインピーダンス制御方法を提供することにある。

本発明のまた他の目的は、プルアップ及びプルダウントランジスタアレイ内でプルアップ抵抗とプルダウン抵抗との間のミスマッチをデジタル制御解像度の半分に減らして出力信号の伝送エラー及びレシーバでのセットアップ／ホールドフェイルを大幅に改善し得る半導体装置におけるインピーダンス制御回路及びインピーダンス制御方法を提供することにある。

このような目的を達成するために本発明による半導体装置におけるインピーダンス制御回路は、プルアップ制御コードデータに応じて外部設定抵抗とプルアップトランジスタアレイの間に連結された検出パッドに第１出力値を生成し、前記プルアップ制御コードデータ及びプルダウン制御コードデータに応じてプルアップ及びプルダウントランジスタアレイの間に共通接続された抵抗デバイダ端に第２出力値を出力するインピーダンス検出部と、前記インピーダンス検出部の前記プルアップ及びプルダウントランジスタアレイと同一構成のトランジスタアレイを有し、前記プルアップ及びプルダウン制御コードデータの量子化エラーを補償するために前記トランジスタアレイに追加に連結された補償ユニットを有する出力ドライバと、前記インピーダンス検出部の前記第１出力値及び前記第２出力値の設定された基準値に近似した値になるように、比較及びカウンティング動作を行って前記プルアップ及びプルダウン制御コードデータを生成するインピーダンス制御部と、を備える。

好ましくは、前記出力ドライバ内の補償ユニットは、前記トランジスタアレイ内のプルダウンまたはプルアップトランジスタアレイに並列に連結され、単位抵抗値の２倍の抵抗値を有することができる。または、前記第１，２出力値が前記プルアップ及びプルダウントランジスタアレイの並列合成抵抗値により表れる電圧レベルをそれぞれさす場合、前記設定された基準値はハーフ電源電圧のレベルであることができる。

好ましくは、前記インピーダンス制御部はプルダウントランジスタアレイに前記補償ユニットが並列に連結される場合、前記プルアップ制御コードデータを生成するときには基準抵抗値よりも小さい抵抗値が表れるようにするコードを選択し、前記プルダウン制御コードデータを生成するときには基準抵抗値よりも大きい抵抗値が表れるようにするコードを選択することができる。

本発明の他の実施形態による半導体装置におけるインピーダンス制御方法は、第１，２検出電圧を生成するインピーダンス検出部と、前記インピーダンス検出部のトランジスタアレイと同一構成のトランジスタアレイ及び前記トランジスタアレイのプルダウントランジスタアレイに並列に連結されたミスマッチ補償ユニットを含む出力ドライバを準備する段階と、前記インピーダンス検出部の前記第１及び第２検出電圧が設定された基準電圧値に追従されるように、プルアップ制御コードデータを生成するときには基準抵抗値よりも小さい抵抗値が表れるようにするコードを選択し、プルダウン制御コードデータを生成するときには前記基準抵抗値よりも大きい抵抗値が表れるようにするコードを選択する段階とを有することができる。

本発明によれば、例えば、プルアップ素子とプルダウン素子との間の抵抗ミスマッチがデジタル制御解像度の半分程度に減るので、出力信号の伝送エラー及びレシーバのセットアップ／ホールドウィンドに与える影響が大幅に減少するという効果がある。

従って、例えば、半導体装置またはＳＲＡＭなどのような半導体メモリ装置に本発明の制御回路が採用されると、インピーダンス検出解像度を低下させずに装置の動作パフォーマンスを改善することができる。

上述の本発明の目的及び他の目的、特徴、そして利点は、添付図を参照して以下に記述される本発明の好ましい実施形態の説明により一層明らかになるだろう。図面において互いに同一ないし類似な部分は説明及び理解の便意上同一ないし類似な参照符号で記載されるに注目されたい。

図１は本発明の一実施形態に従う図５の回路ブロックの具体例を示す回路図である。図１において、インピーダンス検出部２００は、図６の回路と同様に、プルアップ制御コードデータＰ＜ｎ：０＞に応じて外部設定抵抗ＲＱとプルアップトランジスタアレイＰ１−Ｐ４との間に連結された検出パッドでプルアップ出力値ＸＺＱを生成し、プルアップ制御コードデータＰ＜ｎ：０＞及びプルダウン制御コードデータＮ＜ｎ：０＞に応じてプルアップ及びプルダウントランジスタアレイＰ１０，Ｐ２０−Ｐ４０，Ｎ１０，Ｎ２０−Ｎ４０の間に共通接続した抵抗デバイダ端にプルダウン出力値ＤＺＱを出力する。

出力ドライバまたはターミネータとして機能するドライバ３１０は、インピーダンス検出部２００のプルアップ及びプルダウントランジスタアレイと同一のトランジスタアレイＰ１１，Ｐ２１−Ｐ４１，Ｎ１１，Ｎ２１−Ｎ４１を有し、プルアップ制御コードデータＰ＜ｎ：０＞及びプルダウン制御コードデータＮ＜ｎ：０＞と実質的に同一のプルアップ制御コードデータｐ＜ｎ：０＞及びプルダウン制御コードデータｎ＜ｎ：０＞に応じてトランジスタアレイ３１１内のトランジスタが選択的にターンオンされる。

ドライバ３１０は、プルアップ制御コードデータＰ＜ｎ：０＞及びプルダウン制御コードデータＮ＜ｎ：０＞の量子化エラーを補償するために、トランジスタアレイ３１１に追加連結された補償ユニット３１２を有する。ここで、補償ユニット３１２は、選択信号Ｓ１を反転するためのインバータＩ５０と、インバータＩ５０の出力にゲートが連結されたプルダウントランジスタＮ５０と、プルダウントランジスタＮ５０のドレインとトランジスタアレイ３１１のノードＮ０１との間に連結された抵抗ＲＸとを含んで構成される。抵抗ＲＸは、プルアップ及びプルダウン間の抵抗ミスマッチが最大ハーフビットエラーを超えないようにするため、トランジスタアレイ３１１内の単位抵抗値、例えば抵抗Ｒ１３の設定抵抗値の２倍の抵抗値を有する。

図１に示されるプルアップ制御コードデータＰ＜ｎ：０＞及びプルダウン制御コードデータＮ＜ｎ：０＞を生成するインピーダンス制御部は図５に示したようなインピーダンス制御部１００として使用されることができる。インピーダンス制御部１００は、インピーダンス検出部２００のプルアップ出力値及びプルダウン出力値が設定された基準値、例えばハーフ電源電圧に近似した値になるようにするため、それぞれの比較器とカウンタを内部に具備する。また、カウンタのカウンティング動作に従い生成された現在の制御コードデータと以前にラッチされた制御コードデータのうち上位データ及び下位データを選択するために上位コード選択器及び下位コード選択器を内部的に具備する。

図１において、インピーダンス制御部１００が図６における制御動作のように、プルアップ制御コードデータを生成するときには基準抵抗値より小さい抵抗値が表れるようにするコードをプルアップ制御コードデータＰ＜Ｎ：０＞として選択し、プルダウン制御コードデータを生成するときには基準抵抗値より大きい抵抗値が表れるようにするコードをプルダウン制御コードデータＮ＜ｎ：０＞として選択する場合でも、補償ユニット３１２がドライバ３００に連結されているために、プルアップとプルダウンの抵抗ミスマッチは１／２ビッドだけ減るようになる。従って、プルアップとプルダウンの抵抗ミスマッチは確率的に最大１ビットの値を有した従来と比べ、最大０．５ビットに相当する値に減るようになる。即ち、解像度を高くしなくてもプルアップとプルダウン間の抵抗ミスマッチが２倍ほどに改善される。

図２は図１によるプルアップ及びプルダウン抵抗ミスマッチの減少例を示す図である。図面を参照すると、図面を基準に一番左側に示されるプルアップ出力値ＸＺＱがターゲットレベルを基準として図面のように示される場合、＋及び−方向にそれぞれ０．５ビットずつの差を有するようになって、第１ケースのプルダウン出力値ＤＺＱ＃１は上位に最大１ビットの差を示すが、ドライバ３００に連結された補償ユニット３１２の作用により、図面の上部で示される矢印にそってそれぞれ０．５ビットずつビットシフティングがターゲットレベル方向に起こるため、プルアップとプルダウン抵抗値のミスマッチが最大レベルＺｍａｘを基準にして＋及び−方向にそれぞれ０．５ビットずつの差を有するようになる。これを図７の場合と比較すると、０．５ビット分の誤差が減っていることがわかる。第２ケースのプルダウン出力値ＤＺＱ＃２は上位に最大１ビットの差を示すが、ドライバ３００に連結された補償ユニット３１２の作用により、図面の下部で示される矢印にそってそれぞれ０．５ビットずつビットシフティングが基準レベル（ハフ電源電圧）の方向にプルアップとプルダウン抵抗値のミスマッチが最小レベルＺｍｉｎを基準にして＋及び−方向にそれぞれ０．５ビットずつの差を有するようになる。この場合においても図７の場合と比較すると、０．５ビットだけの誤差が減っていることがわかる。

このように、量子化によるプルアップとプルダウンの抵抗ミスマッチが従来と同一解像度を使用しても従来に比べ０．５ビットだけ減っている。このため、信号の中心点を一層正確に作ることができるし、ターミネータがレシーバのセットアップ／ホールドウィンドに与える影響を折半ほどに減らすことができる。

図３は本発明の他の実施形態に従う図５の回路ブロックの具体例を示す回路図である。図３において、インピーダンス検出部２００の細部構成は図１と同じであり、ドライバ３１０内のプルアップトランジスタアレイと並列に補償ユニット３１４を連結した場合である。ここで、補償ユニット３１４は、選択信号Ｓ２を駆動するためのインバータ５１と、インバータ５１の出力にゲートが連結されるプルアップトランジスタＰ５０と、プルアップトランジスタＰ５０のドレインとトランジスタアレイ３１１のノードＮ０１との間に連結される抵抗ＲＹとを含んで構成される。抵抗ＲＹは、プルアップ及びプルダウン間の抵抗ミスマッチが最大ハーフビットエラーを超えないようにするため、トランジスタアレイ３１１内の単位抵抗値、例えば、抵抗Ｒ１３の設定抵抗値の２倍の抵抗値を有する。

図３の場合、インピーダンス制御部１００は図６における制御動作とは反対に動作する。即ち、プルアップ制御コードデータを生成するときには基準抵抗値よりも大きい抵抗値が表れるようにするコードをプルアップ制御コードデータＰ＜ｎ：０＞として選択し、プルダウン制御コードデータを生成するときには基準抵抗値よりも小さい抵抗値が表れるようにするコードをプルダウン制御コードデータＮ＜ｎ：０＞として選択する。従って、補償ユニット３１２の常時ターンオン作用によりプルアップとプルダウンの抵抗ミスマッチは１／２ビッドだけ減るようになる。同様に、図３の場合においてもプルアップとプルダウンの抵抗ミスマッチは確率的に最大１ビットの値を有した従来の場合と比べ最大０．５ビットに対応される値に減るようになる。

図４は、本発明の効果を示すためにプルアップとプルダウン間の抵抗マッチング関係を示すグラフである。横軸はプルアップ抵抗を示し、縦軸はプルダウン抵抗を示す。グラフ符号Ｇ１は従来技術によるグラフであり、フラグ符号Ｇ２は本発明に従い示されるグラフであり、グラフ符号Ｇ３はミスマッチのない理想的なグラフを示す。従来の技術によるグラフは、ミスマッチのない理想グラフ（Ｉｄｅａｌ）に対比して１ビットだけのミスマッチを有するが、本発明のグラフＧ２の場合には従来に比べミスマッチが半分に減っていることがわかる。即ち、解像度を増加させなくてもミスマッチが最大で０．５ビットに抑えられる。

上述の方法により、本発明においては、ターミネータのプルアップ素子とプルダウン素子との間の抵抗ミスマッチについて、解像度を増加させなくても、従来の抵抗制御方式に比べて２倍の改善効果が得られる。改善されたミスマッチの特性は、信号の中心点を従来に比べて一層正確に形成するので、レシーバのセットアップ／ホールドウィンドに与える影響を低減することができる。

上述のように、本発明の実施形態は図面を参考にして例示的に説明されたが、本発明の実施形態はこれに限定されず、本発明の技術的思想を外れない範囲内で本発明が属する技術分野で通常の知識を有した者により多様な変化と変更が可能なのは勿論のことである。例えば、ドライバ及びターミネータ内の細部的回路素子がその構成を異なっているか、それとも、同一ないし類似な機能をする他の回路素子をもってインピーダンス制御のためのアレイを代置できるのは勿論のことである。

本発明の実施形態に従う図５の回路ブロックの具体例を示す回路図である。図１によるプルアップ及びプルダウン抵抗ミスマッチの減少例を示す図である。本発明の他の実施形態に従う図５の回路ブロックの具体例を示す回路図である。本発明の効果を表すためにプルアップ素子とプルダウン素子との間の抵抗マッチ関係を示すグラフである。典型的な半導体装置におけるインピーダンス制御回路のブロック図である。従来技術に従う図５の回路ブロックの具体例を示す回路図である。図６によるプルアップ及びプルダウン抵抗ミスマッチを示す図である。

Claims

半導体装置におけるインピーダンス制御回路において、
プルアップ制御コードデータに応じて外部設定抵抗とプルアップトランジスタアレイとの間に連結された検出パッドに第１出力値を生成し、前記プルアップ制御コードデータ及びプルダウン制御コードデータに応じてプルアップ及びプルダウントランジスタアレイ間に共通接続された抵抗デバイダ端に第２出力値を出力するインピーダンス検出部と、
前記インピーダンス検出部の前記プルアップ及びプルダウントランジスタアレイと同一構成のトランジスタアレイを有し、前記プルアップ及びプルダウン制御コードデータの量子化エラーを補償するために前記トランジスタアレイに追加連結された補償ユニットを有する出力ドライバと、
前記インピーダンス検出部の前記第１出力値及び前記第２出力値が設定された基準値に近似した値になるように、比較及びカウンティング動作を行って前記プルアップ及びプルダウン制御コードデータを生成するインピーダンス制御部と、を備え、
前記補償ユニットは、選択信号が入力されるインバータと、前記インバータの出力にゲートが連結されるトランジスタと、前記トランジスタのドレインとトランジスタアレイのノードとの間に連結され、プルアップ及びプルダウン間の抵抗ミスマッチが最大ハーフビットエラーを超えないようにする抵抗と、を含む
ことを特徴とする半導体装置におけるインピーダンス制御回路。
前記出力ドライバ内の補償ユニットは、前記トランジスタアレイ内のプルダウントランジスタアレイに並列に連結され、単位抵抗値の２倍の抵抗値を有する
ことを特徴とする請求項１に記載の半導体装置におけるインピーダンス制御回路。
前記出力ドライバ内の補償ユニットは、前記トランジスタアレイ内のプルアップトランジスタアレイに並列に連結され、単位抵抗値の２倍の抵抗値を有する
ことを特徴とする請求項１に記載の半導体装置におけるインピーダンス制御回路。
前記第１，２出力値が前記プルアップ及びプルダウントランジスタアレイの並列合成抵抗値により表れる電圧レベルをそれぞれ示す場合に、前記設定された基準値がハーフ電源電圧のレベルである
ことを特徴とする請求項１に記載の半導体装置におけるインピーダンス制御回路。
前記インピーダンス制御部は、前記プルアップ制御コードデータを生成するときには基準抵抗値よりも小さい抵抗値が表れるようにするコードを選択し、前記プルダウン制御コードデータを生成するときには基準抵抗値よりも大きい抵抗値が表れるようにするコードを選択する
ことを特徴とする請求項２に記載の半導体装置におけるインピーダンス制御回路。
前記インピーダンス制御部は、前記プルアップ制御コードデータを生成するときには基準抵抗値よりも大きい抵抗値が表れるようにするコードを選択し、前記プルダウン制御コードデータを生成するときには基準抵抗値よりも小さい抵抗値が表れるようにするコードを選択する
ことを特徴とする請求項３に記載の半導体装置におけるインピーダンス制御回路。
半導体装置におけるインピーダンス制御回路において、
印加される第１制御コードデータに応じて外部設定抵抗と第１グループトランジスタアレイとの間に連結された検出パッドに第１検出電圧を生成し、前記第１制御コードデータ及び印加される第２制御コードデータに応じて互いに対称的に連結された第２及び第３グループトランジスタアレイ間に共通接続された抵抗デバイダ端に第２検出電圧を出力するインピーダンス検出部と、
前記インピーダンス検出部の前記第２及び第３グループトランジスタアレイと同一構成のトランジスタアレイを有し、前記第１及び第２制御コードデータの量子化エラーに起因するインピーダンスミスマッチを補償するために前記トランジスタアレイに連結された補償ユニットを有するターミネータと、
前記インピーダンス検出部の前記第１及び第２検出電圧が設定された基準電圧に追従されるように、比較及びカウンティング動作を行って前記第１及び第２制御コードデータを生成するインピーダンス制御部と、を備え、
前記補償ユニットは、選択信号が入力されるインバータと、前記インバータの出力にゲートが連結されるトランジスタと、前記トランジスタのドレインとトランジスタアレイのノードとの間に連結され、プルアップ及びプルダウン間の抵抗ミスマッチが最大ハーフビットエラーを超えないようにする抵抗と、を含む
ことを特徴とする半導体装置におけるインピーダンス制御回路。
前記ターミネータ内の補償ユニットは、前記トランジスタアレイ内の第３グループトランジスタアレイに並列に連結され、単位抵抗値の２倍の抵抗値を有する
ことを特徴とする請求項７に記載の半導体装置におけるインピーダンス制御回路。
前記ターミネータ内の補償ユニットは、前記トランジスタアレイ内の第２グループトランジスタアレイに並列に連結され、単位抵抗値の２倍の抵抗値を有する
ことを特徴とする請求項７に記載の半導体装置におけるインピーダンス制御回路。
前記第１，２検出電圧が前記第２及び第３グループトランジスタアレイの並列合成抵抗値により表れる電圧レベルをそれぞれ示す場合に、前記基準電圧がハーフ電源電圧のレベルである
ことを特徴とする請求項７に記載の半導体装置におけるインピーダンス制御回路。
前記インピーダンス制御部は、前記第１制御コードデータを生成するときには基準抵抗値よりも小さい抵抗値が表れるようにするコードを選択し、前記第２制御コードデータを生成するときには基準抵抗値よりも大きい抵抗値が表れるようにするコードを選択する
ことを特徴とする請求項８に記載の半導体装置におけるインピーダンス制御回路。
前記インピーダンス制御部は、前記第１制御コードデータを生成するときには基準抵抗値よりも大きい抵抗値が表れるようにするコードを選択し、前記第２制御コードデータを生成するときには基準抵抗値よりも小さい抵抗値が表れるようにするコードを選択する
ことを特徴とする請求項９に記載の半導体装置におけるインピーダンス制御回路。
半導体装置におけるインピーダンス制御方法において、
第１，２検出電圧を生成するインピーダンス検出部と、前記インピーダンス検出部のトランジスタアレイと同一構成のトランジスタアレイ及び前記トランジスタアレイのプルダウントランジスタアレイに並列に連結されたミスマッチ補償ユニットを含む出力ドライバを準備する段階と、
前記インピーダンス検出部の前記第１及び第２検出電圧が設定された基準電圧値に追従されるように、プルアップ制御コードデータを生成するときには基準抵抗値よりも小さい抵抗値が表れるようにするコードを選択し、プルダウン制御コードデータを生成するときには前記基準抵抗値よりも大きい抵抗値が表れるようにするコードを選択する段階と、を有し、
前記インピーダンス検出部は、前記第１，第２検出電圧を前記基準電圧値に追従させるように制御し、前記出力ドライバは、実質的に同一のプルアップ制御コードデータ及びプルダウン制御コードデータに応じて前記トランジスタアレイ内のトランジスタが選択的にターンオンされる
ことを特徴とする半導体装置におけるインピーダンス制御方法。
前記ミスマッチ補償ユニットは、前記プルダウントランジスタアレイに並列に連結され、単位抵抗値の２倍の抵抗値を有する
ことを特徴とする請求項１３に記載の半導体装置におけるインピーダンス制御方法。
半導体装置におけるインピーダンス制御方法において、
第１，２検出電圧を生成するインピーダンス検出部と、前記インピーダンス検出部のトランジスタアレイと同一構成のトランジスタアレイ及び前記トランジスタアレイのプルアップトランジスタアレイに並列に連結されたミスマッチ補償ユニットを含むターミネータを準備する段階と、
前記インピーダンス検出部の前記第１及び第２検出電圧が設定された基準電圧値に追従されるように、プルアップ制御コードデータを生成するときには基準抵抗値よりも大きい抵抗値が表れるようにするコードを選択し、プルダウン制御コードデータを生成するときには前記基準抵抗値よりも小さい抵抗値が表れるようにするコードを選択する段階と、を有し、
前記インピーダンス検出部は、前記第１，第２検出電圧を前記基準電圧値に追従させるように制御し、前記ターミネータは、実質的に同一の前記プルアップ制御コードデータ及び前記プルダウン制御コードデータに応じて前記トランジスタアレイ内のトランジスタが選択的にターンオンされる
ことを特徴とする半導体装置におけるインピーダンス制御方法。
前記ミスマッチ補償ユニットは抵抗とプルアップトランジスタを含んで構成され、前記プルアップトランジスタは常時ターンオン状態を維持する
ことを特徴とする請求項１５に記載の半導体装置におけるインピーダンス制御方法。