WO2012131796A1 - メモリインターフェース回路およびメモリシステム - Google Patents

メモリインターフェース回路およびメモリシステム Download PDF

Info

Publication number
WO2012131796A1
WO2012131796A1 PCT/JP2011/004947 JP2011004947W WO2012131796A1 WO 2012131796 A1 WO2012131796 A1 WO 2012131796A1 JP 2011004947 W JP2011004947 W JP 2011004947W WO 2012131796 A1 WO2012131796 A1 WO 2012131796A1
Authority
WO
WIPO (PCT)
Prior art keywords
power supply
memory
interface circuit
value
supply voltage
Prior art date
Application number
PCT/JP2011/004947
Other languages
English (en)
French (fr)
Inventor
利民 肖
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Publication of WO2012131796A1 publication Critical patent/WO2012131796A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Definitions

  • the present invention relates to a memory interface circuit and a memory system, and particularly to a technique for adjusting access timing to a memory.
  • DQ Data
  • DQS data strobe signal
  • the delay of the data strobe signal is made variable, and timing calibration is performed to optimize the access timing to the memory.
  • DQS data strobe signal
  • FIG. 8A illustrates an example of voltage waveforms in an idle period, a timing calibration period, and an actual operation period of a power supply voltage (output voltage of the power supply circuit) supplied to a general memory interface circuit.
  • the power supply voltage VD is stably supplied.
  • the timing calibration period the power supply voltage VD pulsates with an amplitude ⁇ V1, the maximum value Vmax is VH11, and the minimum value Vmin is VL11.
  • the power supply voltage VD pulsates with an amplitude ⁇ V2, and the maximum value Vmax is VH12 and the minimum value Vmin is VL12.
  • the load on the system is lighter during timing calibration than during actual operation. Therefore, the pulsation amplitude of the power supply voltage VD as shown in FIG. Is ⁇ V1 ⁇ V2.
  • the same power supply voltage VD as that in the actual operation is supplied to perform the timing calibration, so that the above-described operation is performed between the actual operation and the timing calibration.
  • the difference between the minimum value Vmin and the maximum value Vmax of the power supply voltage due to the difference in the amplitude of the pulsation occurs.
  • a difference in voltage of ⁇ V3 occurs as a difference in the maximum value Vmax
  • a difference in voltage ⁇ V4 (X1 in FIG. 8A) occurs as a difference in the minimum value Vmin.
  • the difference between the minimum value Vmin and the maximum value Vmax due to the fluctuation (pulsation) of the power supply voltage related to the memory interface circuit causes a delay amount fluctuation as will be described later (FIG. 3).
  • the memory is read or written at an access timing having a delay amount different from the amount.
  • read / write to the memory is performed at an access timing having a delay amount different from the delay amount at the time of timing calibration in actual operation. Etc. are implemented. Therefore, during actual operation, a deviation occurs in the timing relationship between the edges of the data strobe signal (DQS) and the data (DQ), and the time margin for determining the data (DQ) is reduced. Note that this deviation in the edge timing relationship is not limited to the deviation between the data strobe signal (DQS) and the data (DQ), but also occurs between other signals.
  • an object of the present invention is to provide a memory interface circuit and a memory system that realize highly accurate timing calibration in accordance with actual operation.
  • a memory interface circuit having a timing calibration function for adjusting an access timing related to data input / output with an external memory, wherein the data input / output with the external memory is performed.
  • a memory input / output unit a voltage control unit that outputs a power supply voltage signal for adjusting a power supply voltage to a power supply unit that supplies power to the memory interface circuit, and the memory input / output unit to the external memory
  • an arithmetic processing unit that causes the voltage control unit to output a power supply voltage signal for adjusting a power supply voltage.
  • the arithmetic processing unit outputs the power supply voltage signal so that the power supply voltage supplied from the power supply unit is adjusted to one or more calibration voltage values different from values at the time of actual operation.
  • Each is set, and in each setting, a data delay amount is obtained from access between the memory input / output unit and the external memory, and timing calibration is performed using these data delay amounts.
  • the arithmetic processing unit can perform the timing calibration at the power supply voltage set so as to be one or more calibration voltage values different from the values at the time of actual operation. That is, according to the difference in power supply voltage due to the difference in pulsation amplitude caused by the difference in system load between the actual operation and the timing calibration, the power supply voltage at the time of timing calibration is the same as the actual operation value. Can be adjusted to one or more different calibration voltage values to perform timing calibration. As a result, it is possible to realize highly accurate timing calibration in accordance with the actual operation.
  • the memory interface circuit preferably further includes a monitor unit that monitors the power supply voltage of the power supplied from the power supply unit.
  • the arithmetic processing unit is configured to output the calibration voltage value based on the power supply voltage in the access between the memory input / output unit and the external memory at the time of actual operation and timing calibration output from the monitor unit. It is preferable to set the power supply voltage signal.
  • the potential difference between the minimum value and / or maximum value of the power supply voltage between the actual operation and the timing calibration due to power supply pulsation, etc. is estimated from the monitor result, and the power supply voltage adjusted according to the voltage difference Timing calibration can be performed at
  • the arithmetic processing unit may set the calibration voltage value to a value at the time of the actual operation instead of setting based on the power supply voltage output from the monitor unit with respect to the setting of the power supply voltage signal.
  • Each may be set to be an added value, a reduced value, or both.
  • the arithmetic processing unit outputs the power supply voltage signal at the time of timing calibration based on data set in advance by measurement or the like, it is not necessary to calculate the calibration voltage value in the arithmetic processing unit. Calibration time can be shortened. In addition, since a circuit for monitoring the power supply voltage is not required, circuit cost (area) can be reduced.
  • the present invention has a function of adjusting the power supply voltage of the interface circuit at the time of timing calibration, and the value at the time of actual operation according to the load difference between the actual operation and the timing calibration for the system Since the timing calibration can be performed with the power supply voltage adjusted to one or more different calibration voltage values, a highly accurate timing calibration in accordance with the actual operation can be realized.
  • 1 is a block diagram illustrating a configuration example of a memory system according to a first embodiment.
  • 3 is a flowchart illustrating an operation example of the memory interface circuit according to the first embodiment. It is a figure for demonstrating the timing calibration which concerns on 1st Embodiment.
  • 6 is a flowchart showing another example of the operation of the memory interface circuit according to the first embodiment. 6 is a flowchart showing another example of the operation of the memory interface circuit according to the first embodiment.
  • 10 is a flowchart illustrating an operation example of the memory interface circuit according to the second embodiment. It is a block diagram which shows the structural example of the memory system which concerns on 2nd Embodiment. It is a figure which shows the example of a waveform of the power supply voltage in idle, timing calibration, and actual operation
  • FIG. 1 is a diagram illustrating a configuration example of a memory system 1A including a memory interface circuit 100 according to the first embodiment.
  • a memory system 1A in FIG. 1 supplies an external memory 105, a memory interface circuit 100 that transmits and receives data to and from the external memory 105, and a power supply V11 to the memory interface circuit 100 and a power supply that supplies a power supply V12 to the external memory 105.
  • a supply unit 103 is provided.
  • the power supplies V11 and V12 are output from the power supply unit 103 to the memory interface circuit 100 and the external memory 105. However, even if power is supplied to the external memory 105 from another circuit. Good.
  • the external memory 105 may be, for example, an SDR (Single Data Rate) -SDRAM that latches (holds) data at either the rising edge or the falling edge of the clock signal, and the rising and falling edges of the strobe signal. It may be a DDR-SDRAM that latches (holds) data at both edges.
  • SDR Single Data Rate
  • DDR-SDRAM Double Data Rate
  • the memory interface circuit 100 includes a voltage control unit 101, an AD converter (hereinafter referred to as ADC) 102, a memory input / output unit 104, and a CPU 106.
  • ADC AD converter
  • the present invention is not limited to the ADC.
  • a voltage monitor circuit composed of a comparator or the like may be used.
  • the CPU 106 as an arithmetic processing unit
  • the present invention is not limited to the CPU.
  • an arithmetic processing device such as a DSP (Digital Signal Processor) may be used.
  • the voltage control unit 101 receives the voltage adjustment signal SC2 from the CPU 106, and outputs a power supply voltage signal SC1 for adjusting the output voltage of the power supply unit 103.
  • the memory input / output unit 104 accesses the external memory 105 (data read / write / compare, etc.).
  • timing calibration is performed based on a calibration control signal SC3 from the CPU. Timing calibration is performed on each signal line of the memory input / output unit 104 by, for example, performing access using dummy data (data read / write / compare, etc.) to the external memory 105.
  • the CPU 106 calculates one or more calibration voltage values different from the values at the time of actual operation to be output to the power supply unit 103 at the time of timing calibration, and outputs the result as the power supply voltage signal SC1 via the voltage control unit 101.
  • a calibration control signal SC 3 for controlling timing calibration is output to the memory input / output unit 104.
  • the calibration control signal SC3 controls access using dummy data between the external memory 105 and the memory input / output unit 104, and performs timing calibration of each signal line of the memory input / output unit 104.
  • the ADC 102 monitors the voltage of the power supply V11 supplied from the power supply unit 103 to the memory input / output unit 104, and outputs a digital signal SD1 indicating the monitoring result to the CPU 106.
  • the CPU 106 preferably calculates the calibration voltage value based on the digital signal SD1 indicating the monitoring result of the voltage of the power supply V11 input from the ADC 102.
  • FIG. 2 is a flowchart showing the operation of the memory interface circuit 100 during the timing calibration according to the first embodiment.
  • step S201 the CPU 106 causes the voltage control unit 101 to output a power supply voltage signal SC1 for adjusting the power supply V11 to the same power supply voltage VD as in actual operation, and the memory from the power supply unit 103 via the power supply V11.
  • the interface circuit 100 is controlled to be supplied with the same power supply voltage VD as in actual operation.
  • the memory input / output unit 104 is controlled so that the memory interface circuit 100 performs an actual operation, for example, a video coding operation.
  • the CPU 106 stores (records) the maximum value Vmax0 and the minimum value Vmin0 within the predetermined period of the voltage of the power supply V11 output as the digital signal SD1 from the ADC 102 in the internal memory.
  • the maximum value Vmax0 is VH12
  • the minimum value Vmin0 is VL12.
  • a predetermined period may be used as the predetermined period, or a period may be set from the outside.
  • step S202 the CPU 106 continuously supplies the same power supply voltage VD as that during the actual operation as the power supply V11 from the memory power supply unit 103 to the interface circuit 100 via the voltage control unit 101. Further, the memory input / output unit 104 is accessed to the external memory 105 using dummy data, and the minimum value a1 and the maximum value b1 of the delay amount capable of performing an access operation to the external memory 105 described later are set. Detect (confirm). At this time, the CPU 106 stores the maximum value Vmax1 and the minimum value Vmin1 within a predetermined period of the voltage of the power source V11 output as the digital signal SD1 from the ADC 102 in the internal memory. For example, in the example of FIG. 8A, the maximum value Vmax1 is VH11, and the minimum value Vmin1 is VL11.
  • step S ⁇ b> 203 the CPU 106 uses the power supply unit 103 via the voltage control unit 101 to obtain a calibration voltage value (VD + ⁇ V) obtained by adding the estimated voltage value ⁇ V from the power supply voltage VD during actual operation as the power supply V ⁇ b> 11.
  • the memory input / output unit 104 is accessed to the external memory 105 using dummy data, and the minimum value a2 and the maximum value b2 of the delay amount that allow an access operation to the external memory 105 described later are set.
  • step S204 the CPU 106 uses the power supply unit 103 to obtain the calibration voltage value (VD ⁇ V) obtained by subtracting the estimated voltage value ⁇ V from the power supply voltage VD at the time of actual operation as the power supply V11.
  • the memory input / output unit 104 is accessed to the external memory 105 using dummy data, and the minimum value a3 and the maximum value b3 of the delay amount capable of accessing the external memory 105 described later are set. To detect.
  • step S205 the CPU 106 uses the minimum value a (a1 to a3) and the maximum value b (b1 to b3) of the delay amount capable of the access operation detected in steps S202 to S204 described above to perform timing calibration.
  • the delay amount c set as a result of is calculated.
  • the calculation formula is not limited to the above formula 1.
  • the set value is set to the delay amount that allows the access operation.
  • shifting to the maximum value side (b side) and the margin on the maximum value side (b side) of the delay amount that can be accessed is easily cut, the set value is set to the minimum value side of the delay amount that allows the access operation ( A calculation method such as shifting to the a side) is conceivable.
  • step S206 the CPU 106 causes the power supply voltage VD returned during the actual operation to be output from the power supply unit 103 to the power source V11 via the voltage control unit 101, and starts the actual operation.
  • steps S202 to S205 shown in FIG. 3 correspond to steps S202 to S205 in the flowchart of FIG. 3A shows the detection of the delay amount in step S202
  • FIGS. 3B to 3D show the detection and calculation of the delay amount in steps S203 to S205, respectively.
  • each frame in FIGS. 3A to 3D shows the delay amount set at the timing calibration, and the uppermost frame and the lowermost frame are respectively set at the timing calibration.
  • the minimum and maximum possible delay amounts are shown.
  • the delay amount increases in steps of a certain amount from the top to the bottom.
  • the delay amount is 21 steps as a whole from the minimum value to the maximum value, but the number of steps is not limited to 21 and is set according to necessary accuracy.
  • step S202 the CPU 106 accesses the external memory 105 using dummy data related to the delay amounts t1 to t21 via the memory input / output unit 104, and reads and writes data ( Check whether the access operation is correct.
  • the access operation with each delay amount using the dummy data may be determined by one access operation or based on the result of several access operations. Also good. Further, the order of setting the delay amount when accessing the external memory 105 is not limited to one. For example, the steps may be performed in order from a step with a small delay amount, or another order.
  • step S203 the access operation to the external memory 105 can be correctly performed in the period of the delay amount t6 to t18
  • step S205 the CPU 106 calculates a delay amount set value c based on the detection results in steps S202 to S204.
  • the delay amount setting value c is the maximum delay amount (max value) among the minimum delay amount a (a1 to a3) that can be accessed.
  • An intermediate value t9 between t6 and the delay amount t12 that is the minimum value (min value) of the maximum delay amount b (b1 to b3) that can be accessed is calculated as the set value c.
  • FIG. 4 is a flowchart showing another example 1 of the operation of the memory interface circuit 100 at the time of timing calibration according to the first embodiment.
  • steps common to FIG. 2 are denoted by the same reference numerals as those in FIG. 2, and detailed description thereof is omitted here.
  • step S204 in the flowchart of FIG. 2 is omitted.
  • the calculation formula for the delay amount c is not limited to the above formula 2.
  • a calculation method such as shifting the set value of the delay amount c described in the explanation after the above equation 1 to the maximum value side or the minimum value side of the delay amount that can be accessed is conceivable.
  • step S205A is performed.
  • the delay amount c calculated in step 1 is effective because it concentrates on the values based on the minimum value a2 and the maximum value b2 of the delay amount that can be accessed in step S203.
  • FIG. 5 is a flowchart showing another example 2 of the operation of the memory interface circuit 100 at the time of timing calibration according to the first embodiment.
  • steps common to FIG. 2 are denoted by the same reference numerals as in FIG. 2, and detailed description thereof is omitted here.
  • step S203 in the flowchart of FIG. 2 is omitted.
  • the calculation formula for the delay amount c is not limited to the above formula 3.
  • a calculation method is conceivable in which the set value of the delay amount c described in the explanation after Equation 1 is shifted to the maximum value side or the minimum value side of the delay amount that can be accessed.
  • FIG. 8B is a diagram showing a waveform example of the power supply voltage for idle, timing calibration, and actual operation in this aspect.
  • a state is shown in which the power supply unit 103 outputs the power to the power source V11 via the control unit 101 and shifts to the timing calibration operation.
  • the CPU 106 causes the power supply voltage VD returned during the actual operation to be output from the power supply unit 103 to the power source V11 via the voltage control unit 101, and shifts to the actual operation. It shows how to do.
  • step S205B is performed.
  • step S205B is performed. This is an effective means because the delay amount c calculated in step 1 concentrates on values based on the minimum value a3 and the maximum value b3 of the delay amount that can be accessed in step S204.
  • the CPU 106 sets the power supply V11 supplied from the power supply unit 103 by the power supply voltage signal SC1 so that the power supply voltage V11 has at least one calibration voltage value different from the value at the time of actual operation. Then, perform timing calibration at each setting. Thereby, it is possible to reduce a calibration error caused by a difference in amplitude of the pulsating component of the power supply voltage generated between the timing calibration and the actual operation, thereby realizing a highly accurate timing calibration.
  • the ADC 102 is not necessarily required in the interface circuit 100, and in the second embodiment, a configuration example of the interface circuit 100 in which the ADC 102 is not mounted will be described.
  • FIG. 6 is a flowchart showing the operation of the memory interface circuit 100A at the time of timing calibration according to the second embodiment.
  • steps common to FIG. 2 are denoted by the same reference numerals as those in FIG. 2, and detailed description thereof is omitted here.
  • step S207 for setting the estimated voltage value ⁇ V based on past measurement data or the like instead of steps S201 and S202 in the flowchart of FIG.
  • the estimated voltage value ⁇ V to be set may be a preset voltage value or may be set from the outside.
  • step S203 the CPU 106 adds the calibration voltage value (VD + ⁇ V) obtained by adding the estimated voltage value ⁇ V set in step S207 to the power supply voltage VD in actual operation via the voltage control unit 101.
  • step S204 the CPU 106 supplies the calibration voltage value (VD ⁇ V) obtained by subtracting the estimated voltage value ⁇ V set in step S207 to the power supply voltage VD in actual operation via the voltage control unit 101.
  • the unit 103 outputs the power to the power source V11.
  • the calculation formula for the delay amount c is not limited to the above formula 4.
  • a calculation method is conceivable in which the set value of the delay amount c described in the explanation after Equation 1 is shifted to the maximum value side or the minimum value side of the delay amount that can be accessed.
  • FIG. 7 is a diagram showing a configuration example of the memory system 1B including the memory interface circuit 100A according to the second embodiment.
  • the same reference numerals as those in FIG. 1 are attached to the same components as those in FIG. 1, and detailed description thereof is omitted here.
  • the CPU 106A of the memory interface circuit 100A in FIG. 7 detects the maximum value Vmax and the minimum value Vmin within a predetermined period of the voltage of the power supply V11 and stores it in the internal memory, which has been performed in the above-described steps S201 and S202. do not do. Therefore, it is not necessary to arrange the ADC 102 in the memory interface circuit 100A.
  • step S207 described in the second embodiment can be used in combination with another example 1 in the first embodiment, and the same effect can be obtained by combining them.
  • the memory interface circuit can realize highly accurate timing calibration, a digital television, a DVD recorder, a BD (Blu-ray Disc) recorder, a digital still camera, Applicable to digital video cameras and mobile phones.
  • 1A, 1B Memory system 100, 100A Memory interface circuit 101 Voltage control unit 102 AD converter (monitor unit) DESCRIPTION OF SYMBOLS 103 Power supply part 104 Memory input / output part 105 External memory 106,106A CPU (arithmetic processing unit) SC1 Power supply voltage signal

Landscapes

  • Memory System (AREA)

Abstract

　メモリインターフェース回路（１００）は、電源供給部（１０３）に電源電圧信号（ＳＣ１）を出力する電圧制御部（１０１）と、外部メモリ（１０５）とのデータの送受信を行うメモリ入出力部（１０４）と、演算処理装置（１０６）とを備えている。演算処理装置（１０６）は、タイミング校正のとき、電源供給部（１０３）から供給される電源電圧が、校正用電圧値に調整されるように電源電圧信号（ＳＣ１）を設定し、各設定におけるメモリ入出力部（１０４）と外部メモリ（１０５）とのアクセスのデータ遅延量を用いてタイミング校正を実施する。

Description

メモリインターフェース回路およびメモリシステム
　本発明は、メモリインターフェース回路およびメモリシステムに関するものであり、特に、メモリへのアクセスタイミングの調整を行う技術に関するものである。
　近年のメモリシステムでは、処理の増大に伴って、例えばＤＤＲ－ＳＤＲＡＭ（Double Data Rate - Synchronous Dynamic Random Access Memory）のように、クロックに同期してデータの入出力を行うメモリデバイスを用いることが増えている。これらのメモリデバイスでは、データストローブ信号（ＤＱＳ）の立ち上がりのエッジ、立ち下がりのエッジ、またはその双方のエッジに同期して、データ（ＤＱ）の入出力が行われる。そして、これらのメモリデバイスにおける動作周波数の高速化が進むと、データ（ＤＱ）を確定する時間のマージンは少なくなり、高速化が進むほどこの傾向はより顕著になる。
　このような課題に対し、従来のメモリインターフェース回路においては、例えばデータストローブ信号（ＤＱＳ）の遅延を可変として、メモリへのアクセスタイミングの最適化調整を行うタイミング校正を実施している。これにより、ＬＳＩ個体や使用環境条件などによる遅延量の変動が調整可能となる。なお、実動作時にリアルタイムで遅延量を最適化することは困難であり、よって、上記のようなタイミング校正期間を設けることが必要となる。
　また、メモリコントローラの出力バッファのタイミング校正時に、出力バッファの出力信号のレベルが参照レベルよりも高いか否かを判定し、メモリコントローラの出力バッファの電流駆動力を調整することによって、データの転送速度の高速化を図った技術がある（例えば特許文献１に記載）。
特開２００３－３０４１５０号公報
　図８（Ａ）は、一般的なメモリインターフェース回路に供給される電源電圧（電源供給回路の出力電圧）のアイドル期間、タイミング校正期間、および実動作期間の電圧波形の一例を図示したものである。図８（Ａ）のアイドル期間においては、電源電圧ＶＤが安定して供給されている。また、タイミング校正期間においては、電源電圧ＶＤが振幅ΔＶ１で脈動しており、その最大値ＶｍａｘがＶＨ１１、最小値ＶｍｉｎがＶＬ１１となっている。また、実動作期間においては、電源電圧ＶＤが振幅ΔＶ２で脈動しており、その最大値ＶｍａｘがＶＨ１２、最小値ＶｍｉｎがＶＬ１２となっている。一般的に、メモリインターフェース回路（メモリコントローラ）においては、実動作時と比較してタイミング校正時の方がシステムへの負荷が軽いため、図８（Ａ）のように電源電圧ＶＤの脈動の振幅はΔＶ１＜ΔＶ２となる。
　従来のメモリインターフェース回路においては、図８（Ａ）のように実動作時と同じ電源電圧ＶＤを供給してタイミング校正を行っているため、実動作時とタイミング校正時との間には、上述の脈動の振幅の差異に起因した電源電圧の最小値Ｖｍｉｎおよび、最大値Ｖｍａｘの差異が発生する。例えば、図８（Ａ）では最大値Ｖｍａｘの差異としてΔＶ３、および最小値Ｖｍｉｎの差異としてΔＶ４（図８（Ａ）のＸ１）の電圧の差異が発生する。メモリインターフェース回路に係る電源電圧の変動（脈動）による最小値Ｖｍｉｎおよび最大値Ｖｍａｘの差異は、後述のように遅延量の変動を発生させるため（図３）、実動作時にはタイミング校正のときの遅延量とは異なった遅延量を有するアクセスタイミングでメモリへのリード・ライトなどが実施される。つまり、従来技術（例えば上記特許文献１）のようにタイミング校正の精度を高めても、実動作時にはタイミング校正のときの遅延量とは異なった遅延量を有するアクセスタイミングでメモリへのリード・ライトなどが実施される。そのため、実動作時にはデータストローブ信号（ＤＱＳ）とデータ（ＤＱ）とのそれぞれのエッジのタイミング関係にずれが発生し、データ（ＤＱ）を確定する時間のマージンが少なくなってしまう。なお、このエッジのタイミング関係のずれは、データストローブ信号（ＤＱＳ）とデータ（ＤＱ）とのずれに限らず、他の信号間でも発生するものである。
　本発明は、上記の点を鑑み、実動作に即した精度の高いタイミング校正を実現したメモリインターフェース回路およびメモリシステムを提供することを目的とする。
　上記の課題を解決するため、本発明の一態様では、外部メモリとのデータ入出力に係るアクセスタイミングを調整するタイミング校正機能を有するメモリインターフェース回路であって、前記外部メモリとのデータの入出力を行うメモリ入出力部と、前記メモリインターフェース回路に電源を供給する電源供給部に対して、電源電圧を調整する電源電圧信号を出力する電圧制御部と、前記メモリ入出力部に前記外部メモリへのアクセスを実行させるとともに、前記電圧制御部に電源電圧を調整する電源電圧信号を出力させる演算処理装置とを備えている。そして、前記演算処理装置は、タイミング校正のとき、前記電源供給部から供給される電源電圧が実動作時の値とは異なる１以上の校正用電圧値に調整されるように前記電源電圧信号をそれぞれ設定し、各設定において前記メモリ入出力部と前記外部メモリとのアクセスからそれぞれデータ遅延量を求め、これらデータ遅延量を用いてタイミング校正を行うものである。
　この態様によると、演算処理装置は、実動作時の値とは異なる１以上の校正用電圧値になるように設定した電源電圧においてタイミング校正を実施することができる。すなわち、実動作時とタイミング校正時との間でシステムの負荷の違いなどから生じる脈動の振幅の差異などによる電源電圧の差異に応じて、タイミング校正のときの電源電圧を実動作時の値とは異なる１以上の校正用電圧値に調整し、タイミング校正を実施することができる。これにより、実動作に即した精度の高いタイミング校正を実現することができる。
　そして、前記メモリインターフェース回路は、前記電源供給部から供給される電源の電源電圧をモニターするモニター部を更に備えているのが好ましい。そして、このとき前記演算処理装置は、前記モニター部から出力された実動作時およびタイミング校正時の前記メモリ入出力部と前記外部メモリとのアクセスにおける前記電源電圧に基づいて、前記校正用電圧値を求め、前記電源電圧信号をそれぞれ設定するのが好ましい。
　これにより、電源電圧の脈動などによる実動作時とタイミング校正時との電源電圧の最小値、あるいは最大値、またはその両方の電位差をモニター結果から推定し、その電圧差に応じて調整した電源電圧においてタイミング校正を実施することができる。
　また、前記演算処理装置は、前記電源電圧信号の設定に関して、前記モニター部から出力された電源電圧を基にした設定に代えて、前記校正用電圧値が前記実動作時の値に所定電圧を加えた値、あるいは、減じた値、またはその両方の値となるように、それぞれ設定してもよい。
　これにより、演算処理装置はあらかじめ測定などにより設定していたデータに基づいて、タイミング校正のときの電源電圧信号を出力させるため、演算処理装置において校正用電圧値を算出する時間が不要となり、タイミング校正の時間を短縮することができる。また、電源電圧をモニターする回路が必要ないため、回路コスト（面積）を削減することができる。
　本発明によれば、タイミング校正のときにインターフェース回路の電源電圧を調整する機能を有しており、システムに対する実動作時とタイミング校正時との負荷の違いなどに応じて実動作時の値とは異なる１以上の校正用電圧値に調整した電源電圧においてタイミング校正を行うことができるため、実動作に即した精度の高いタイミング校正を実現することができる。
第１の実施形態に係るメモリシステムの構成例を示すブロック図である。 第１の実施形態に係るメモリインターフェース回路の動作例を示すフローチャートである。 第１の実施形態に係るタイミング校正を説明するための図である。 第１の実施形態に係るメモリインターフェース回路の他の動作例を示すフローチャートである。 第１の実施形態に係るメモリインターフェース回路の他の動作例を示すフローチャートである。 第２の実施形態に係るメモリインターフェース回路の動作例を示すフローチャートである。 第２の実施形態に係るメモリシステムの構成例を示すブロック図である。 メモリシステムにおけるアイドル、タイミング校正および実動作における電源電圧の波形例を示す図である。
　以下、本発明の実施形態について図面を参照しながら説明する。
　＜第１の実施形態＞
　図１は第１の実施形態に係るメモリインターフェース回路１００を含めたメモリシステム１Ａの構成例を示す図である。
　図１のメモリシステム１Ａは、外部メモリ１０５、外部メモリ１０５とのデータの送受信を行うメモリインターフェース回路１００、およびメモリインターフェース回路１００に電源Ｖ１１を供給するとともに、外部メモリ１０５に電源Ｖ１２を供給する電源供給部１０３を備えている。
　なお、以下の各実施形態では電源供給部１０３からメモリインターフェース回路１００および外部メモリ１０５に電源Ｖ１１，Ｖ１２を出力しているが、外部メモリ１０５に対して、別の回路から電源を供給してもよい。
　また、外部メモリ１０５は、例えばクロック信号の立ち上がりエッジ、または立ち下がりエッジのいずれか一方でデータをラッチ（保持）するＳＤＲ（Single Data Rate）－ＳＤＲＡＭでもよく、また、ストローブ信号の立ち上がりおよび立ち下がりエッジの両方でデータをラッチ（保持）するＤＤＲ－ＳＤＲＡＭでもよい。
　メモリインターフェース回路１００は、電圧制御部１０１、ＡＤコンバータ（以下、ＡＤＣとする）１０２、メモリ入出力部１０４、およびＣＰＵ１０６を備えている。
　なお、以下の本実施形態では、電源電圧をモニターするモニター部としてＡＤＣ１０２を用いた例について記載しているが、ＡＤＣに限定されない。例えば、コンパレータなどで構成された電圧モニター回路を用いてもよい。また、演算処理装置としてＣＰＵ１０６を用いた例について記載しているが、ＣＰＵに限定されない。例えば、ＤＳＰ（Digital Signal Processor）などの演算処理装置を用いてもよい。
　電圧制御部１０１は、ＣＰＵ１０６からの電圧調整信号ＳＣ２を受け、電源供給部１０３の出力電圧を調整する電源電圧信号ＳＣ１を出力する。
　メモリ入出力部１０４は、外部メモリ１０５へのアクセス（データのリード・ライト・コンペアなど）を行う。また、タイミング校正のときには、ＣＰＵ１０６からの校正制御信号ＳＣ３に基づいてタイミング校正を行う。タイミング校正は、例えば外部メモリ１０５へダミーデータを用いたアクセス（データのリード・ライト・コンペアなど）を実施することによって、メモリ入出力部１０４の各信号ラインに対して実施する。
　ＣＰＵ１０６は、タイミング校正のときに電源供給部１０３に出力させる実動作時の値とは異なる１以上の校正用電圧値を算出し、その結果を電圧制御部１０１を介して電源電圧信号ＳＣ１として出力する。また、タイミング校正の制御を行う校正制御信号ＳＣ３をメモリ入出力部１０４に出力する。例えば、校正制御信号ＳＣ３によって、外部メモリ１０５とメモリ入出力部１０４とのダミーデータを用いたアクセスを制御し、メモリ入出力部１０４の各信号ラインのタイミング校正を実施する。
　ＡＤＣ１０２は、電源供給部１０３からメモリ入出力部１０４に供給される電源Ｖ１１の電圧をモニターし、ＣＰＵ１０６にモニター結果を示すデジタル信号ＳＤ１を出力する。なお、ＣＰＵ１０６は、ＡＤＣ１０２から入力した電源Ｖ１１の電圧のモニター結果を示すデジタル信号ＳＤ１に基づいて、校正用電圧値を算出するのが好ましい。
　図２は第１の実施形態に係るタイミング校正のときのメモリインターフェース回路１００の動作を示すフローチャートである。
　まず、ステップＳ２０１において、ＣＰＵ１０６は、電圧制御部１０１に対して、電源Ｖ１１を実動作時と同じ電源電圧ＶＤに調整する電源電圧信号ＳＣ１を出力させ、電源供給部１０３から電源Ｖ１１を介してメモリインターフェース回路１００に実動作時と同じ電源電圧ＶＤが供給されるように制御する。また、メモリ入出力部１０４に対しては、メモリインターフェース回路１００が実動作を実施する、例えば映像コーディング動作などを実施するように制御する。そして、ＣＰＵ１０６は、ＡＤＣ１０２からデジタル信号ＳＤ１として出力された電源Ｖ１１の電圧の所定の期間内における最大値Ｖｍａｘ０及び最小値Ｖｍｉｎ０を内部メモリに格納（記録）する。例えば、図８（Ａ）の例では、最大値Ｖｍａｘ０はＶＨ１２となり、最小値Ｖｍｉｎ０はＶＬ１２となる。なお、所定の期間は、あらかじめ設定した期間を使用してもよいし、外部から期間を設定する構成にしてもよい。
　次に、ステップＳ２０２において、ＣＰＵ１０６は、電源Ｖ１１として継続して実動作時と同じ電源電圧ＶＤを電圧制御部１０１を介してメモリ電源供給部１０３からインターフェース回路１００に供給させる。また、メモリ入出力部１０４に対しては、ダミーデータを用いた外部メモリ１０５へのアクセスを実施させ、後述する外部メモリ１０５へのアクセス動作が可能な遅延量の最小値ａ１および最大値ｂ１を検出（確認）する。また、このときＣＰＵ１０６は、ＡＤＣ１０２からデジタル信号ＳＤ１として出力された電源Ｖ１１の電圧の所定の期間内における最大値Ｖｍａｘ１及び最小値Ｖｍｉｎ１を内部メモリに格納する。例えば図８（Ａ）の例では、最大値Ｖｍａｘ１はＶＨ１１となり、最小値Ｖｍｉｎ１はＶＬ１１となる。
　次に、ステップＳ２０３において、ＣＰＵ１０６は、電源Ｖ１１として実動作時の電源電圧ＶＤから推定電圧値ΔＶを加えて得た校正用電圧値（ＶＤ＋ΔＶ）を、電圧制御部１０１を介して電源供給部１０３からメモリインターフェース回路１００に供給させる。例えば図８（Ａ）の場合、推定電圧値ΔＶとしてΔＶ３＝Ｖｍａｘ０－Ｖｍａｘ１を加えて得た校正用電圧値（ＶＤ＋ΔＶ３）を、電源Ｖ１１として供給させる。一方、メモリ入出力部１０４に対しては、ダミーデータを用いた外部メモリ１０５へのアクセスを実施させ、後述する外部メモリ１０５へのアクセス動作が可能な遅延量の最小値ａ２および最大値ｂ２を検出する。なお、実動作時の電源電圧ＶＤに加える推定電圧値ΔＶは、ΔＶ３＝Ｖｍａｘ０－Ｖｍａｘ１で算出される電圧値に限定されない。例えば、ΔＶ３＝｛（Ｖｍａｘ０－Ｖｍｉｎ０）－（Ｖｍａｘ１－Ｖｍｉｎ１）｝／２で算出される推定電圧値ΔＶ３を実動作時の電源電圧ＶＤに加えてもよい。
　次に、ステップＳ２０４において、ＣＰＵ１０６は、電源Ｖ１１として実動作時の電源電圧ＶＤから推定電圧値ΔＶを減じて得た校正用電圧値（ＶＤ－ΔＶ）を、電源供給部１０３からメモリインターフェース回路１００に供給させる。例えば図８（Ａ）の場合、推定電圧値ΔＶとしてΔＶ４＝（Ｖｍｉｎ１－Ｖｍｉｎ０）を減じて得た校正用電圧値（ＶＤ－ΔＶ４）を、電源Ｖ１１として供給させる。一方、メモリ入出力部１０４に対しては、ダミーデータを用いた外部メモリ１０５へのアクセスを実施させ、後述する外部メモリ１０５へのアクセス動作が可能な遅延量の最小値ａ３および最大値ｂ３を検出する。なお、実動作時の電源電圧ＶＤから減じる推定電圧値ΔＶは、ΔＶ４＝（Ｖｍｉｎ１－Ｖｍｉｎ０）で算出される電圧値に限定されない。例えば、ΔＶ４＝｛（Ｖｍａｘ０－Ｖｍｉｎ０）－（Ｖｍａｘ１－Ｖｍｉｎ１）｝／２で算出される推定電圧値ΔＶ４を実動作時の電源電圧ＶＤから減じてもよい。
　次に、ステップＳ２０５において、ＣＰＵ１０６は、上述のステップＳ２０２～Ｓ２０４で検出したアクセス動作が可能な遅延量の最小値ａ（ａ１～ａ３）および最大値ｂ（ｂ１～ｂ３）を用いて、タイミング校正の結果として設定する遅延量ｃを算出する。例えば、遅延量ｃは下式１で算出できる。
　　ｃ＝［ｍａｘ（ａ１：ａ３）＋ｍｉｎ（ｂ１：ｂ３）］／２　（式１）
　なお、算出式は上式１に限定されない。例えば、使用環境（例えば温度）などの条件変動によって、後述するアクセス動作が可能な遅延量の最小値側（ａ側）のマージンが削られやすい場合、設定値をアクセス動作が可能な遅延量の最大値側（ｂ側）にシフトさせる一方、アクセス動作が可能な遅延量の最大値側（ｂ側）のマージンが削られやすい場合、設定値をアクセス動作が可能な遅延量の最小値側（ａ側）にシフトさせるなどの算出方法が考えられる。
　次に、ステップＳ２０６において、ＣＰＵ１０６は、実動作のときに戻した電源電圧ＶＤを、電圧制御部１０１を介して電源供給部１０３から電源Ｖ１１に出力させ、実動作を開始する。
　ここで、図３を用いてデータアクセス動作が可能な遅延量の最小値ａ（ａ１～ａ３）および最大値ｂ（ｂ１～ｂ３）の検出、および設定する遅延量ｃの計算について具体的に説明する。なお、図３に記載のステップＳ２０２～Ｓ２０５は、図２のフローチャートの各ステップＳ２０２～Ｓ２０５と対応している。そして、図３（Ａ）はステップＳ２０２における遅延量の検出について示しており、図３（Ｂ）～（Ｄ）は、それぞれステップＳ２０３～Ｓ２０５における遅延量の検出および算出について示している。
　ここで、図３（Ａ）～（Ｄ）内のそれぞれの枠は、タイミング校正のときに設定する遅延量をそれぞれ示しており、最上段および最下段の枠は、それぞれタイミング校正のときに設定可能な遅延量の最小値および最大値を示している。また、それぞれの枠において、最上段から最下段にかけて一定量ずつのステップで遅延量が大きくなっていくものとする。なお、本実施形態では遅延量は最小値から最大値までの全体で２１ステップとなっているが、ステップ数は２１でなくてもよく必要な精度などに応じて設定される。
　まず、ステップＳ２０２（図３（Ａ））において、ＣＰＵ１０６はメモリ入出力部１０４を介して、遅延量ｔ１～ｔ２１に係るダミーデータを用いた外部メモリ１０５へのアクセスを実施させ、データの読み書き（アクセス動作）が正しくできるか否かを確認する。その結果としてステップＳ２０２（図３（Ａ））では、遅延量ｔ１～ｔ２１のうち、遅延量ｔ５～ｔ１６の期間で外部メモリ１０５へのアクセス動作が正しくできることを確認したことを示している。すなわち、ＣＰＵ１０６は、アクセス動作が可能な遅延量の最小値ａ１＝ｔ５および最大値ｂ１＝ｔ１６を検出する。なお、ダミーデータを用いた各遅延量でのアクセス動作が正しくできたか否かの判断は、１回のアクセス動作で判断してもよいし、数回のアクセス動作の結果に基づいて判断してもよい。また、外部メモリ１０５へアクセスするときの遅延量の設定の順序は一つに限定されない、例えば遅延量の小さいステップから順番に行ってもよいし、他の順序でもよい。
　同様に、ステップＳ２０３（図３（Ｂ））およびＳ２０４（図３（Ｃ））において、ＣＰＵ１０６は、遅延量ｔ１～ｔ２１においてデータの読み書き（アクセス動作）が正しくできるか否かを確認する。その結果として、ステップＳ２０３（図３（Ｂ））では、遅延量ｔ６～ｔ１８の期間で外部メモリ１０５へのアクセス動作が正しくでき、ステップＳ２０４（図３（Ｃ））では、遅延量ｔ６～ｔ１２の期間で外部メモリ１０５へのアクセス動作が正しくできたことを確認している。すなわち、ＣＰＵ１０６は、アクセス動作が可能な遅延量の最小値ａ２＝ｔ６，ａ３＝ｔ６および最大値ｂ２＝ｔ１８，ｂ３＝ｔ１２を検出する。
　ステップＳ２０５において、ＣＰＵ１０６は、ステップＳ２０２～Ｓ２０４の検出結果に基づいて、遅延量の設定値ｃを算出する。具体的には、上述の式１を用いると、遅延量の設定値ｃは、アクセス動作が可能な遅延量の最小値ａ（ａ１～ａ３）の中の最大値（ｍａｘ値）である遅延量ｔ６と、アクセス動作が可能な遅延量の最大値ｂ（ｂ１～ｂ３）の中の最小値（ｍｉｎ値）である遅延量ｔ１２との中間値ｔ９を設定値ｃの値として算出する。
　これにより、タイミング校正のときと実動作のときとの間で生じる電源電圧の脈動する成分の振幅の差異などによって生じる校正誤差を削減し、精度の高いタイミング校正を実現することができる。
　（第１の実施形態における他の例１）
　図４は第１の実施形態に係るタイミング校正のときのメモリインターフェース回路１００の動作の他の例１を示すフローチャートである。図４において図２と共通のステップには図２と同一の符号を付しており、ここではその詳細な説明を省略する。
　図４のフローチャートでは、図２のフローチャートにおけるステップＳ２０４が省略されている。また、ステップＳ２０５Ａの遅延量ｃは、例えば下式２で算出できる。
　　ｃ＝［ｍａｘ（ａ１：ａ２）＋ｍｉｎ（ｂ１：ｂ２）］／２　（式２）
　なお、遅延量ｃの算出式は、上式２に限定されない。例えば、上式１の後の説明に記載した遅延量ｃの設定値をアクセス動作が可能な遅延量の最大値側または最小値側にシフトさせるなどの算出方法が考えられる。
　本態様は、例えばアクセス動作が可能な遅延量の最小値ａが大きく、かつ、アクセス動作が可能な遅延量の最大値ｂが小さいようなケースがステップＳ２０３に集中するようなときに、ステップＳ２０５Ａにおいて算出される遅延量ｃがステップＳ２０３で検出するアクセス動作が可能な遅延量の最小値ａ２および最大値ｂ２に基づいた値に集中するため有効な手段となる。
　これにより、精度の高いタイミング校正が実現できるとともに、タイミング校正の時間短縮を図ることができる。
　（第１の実施形態における他の例２）
　図５は第１の実施形態に係るタイミング校正のときのメモリインターフェース回路１００の動作の他の例２を示すフローチャートである。図５において図２と共通のステップには図２と同一の符号を付しており、ここではその詳細な説明を省略する。
　図５のフローチャートでは、図２のフローチャートにおけるステップＳ２０３が省略されている。また、ステップＳ２０５Ｂの遅延量ｃは、例えば下式３で算出できる。
　　ｃ＝［ｍａｘ（ａ１，ａ３）＋ｍｉｎ（ｂ１，ｂ３）］／２　（式３）
　なお、遅延量ｃの算出式は、上式３に限定されない。例えば、式１の後の説明に記載した遅延量ｃの設定値をアクセス動作が可能な遅延量の最大値側または最小値側にシフトさせるなどの算出方法が考えられる。
　図８（Ｂ）は、本態様におけるアイドル、タイミング校正および実動作の電源電圧の波形例を示す図である。図８（Ｂ）のＸ２では、ステップＳ２０４におけるタイミング校正動作のときに、ＣＰＵ１０６が推定電圧値ΔＶとしてΔＶ４＝（Ｖｍｉｎ１－Ｖｍｉｎ０）を減じて得た校正用電圧値（ＶＤ－ΔＶ４）を、電圧制御部１０１を介して電源供給部１０３から電源Ｖ１１に出力させ、タイミング校正動作に移行する様子を示している。また、図８（Ｂ）のＸ３では、ステップＳ２０６において、ＣＰＵ１０６が、実動作時に戻した電源電圧ＶＤを、電圧制御部１０１を介して電源供給部１０３から電源Ｖ１１に出力させ、実動作に移行する様子を示している。
　本態様は、例えばアクセス動作が可能な遅延量の最小値ａが大きく、かつ、アクセス動作が可能な遅延量の最大値ｂが小さいようなケースがステップＳ２０４に集中するようなときに、ステップＳ２０５Ｂにおいて算出される遅延量ｃがステップＳ２０４で検出するアクセス動作が可能な遅延量の最小値ａ３および最大値ｂ３に基づいた値に集中するため有効な手段となる。
　これにより、精度の高いタイミング校正を実現できるとともに、タイミング校正の時間短縮を図ることができる。
　以上のように、本実施形態において、ＣＰＵ１０６は、電源供給部１０３から供給される電源Ｖ１１が実動作時の値とは異なる少なくとも１以上の校正用電圧値になるように電源電圧信号ＳＣ１によって設定し、各設定においてタイミング校正を実施する。これにより、タイミング校正のときと実動作のときとの間で生じる電源電圧の脈動する成分の振幅の差異などによって生じる校正誤差を削減し、精度の高いタイミング校正を実現することができる。
　なお、インターフェース回路１００にＡＤＣ１０２は必ずしも必要ではなく、第２の実施形態では、ＡＤＣ１０２を搭載しないインターフェース回路１００の構成例について説明する。
　＜第２の実施形態＞
　図６は第２の実施形態に係るタイミング校正のときのメモリインターフェース回路１００Ａの動作を示すフローチャートである。図６において図２と共通のステップには図２と同一の符号を付しており、ここではその詳細な説明を省略する。
　図６のフローチャートでは、図２のフローチャートにおけるステップＳ２０１，Ｓ２０２に代えて、過去の測定データなどに基づいて、推定電圧値ΔＶを設定するステップＳ２０７を有している。なお、設定する推定電圧値ΔＶは、あらかじめ設定した電圧値を用いてもよいし、外部から設定する構成としてもよい。
　そして、ステップＳ２０３では、ＣＰＵ１０６は実動作時の電源電圧ＶＤにステップＳ２０７で設定した推定電圧値ΔＶを加えて得た校正用電圧値（ＶＤ＋ΔＶ）を、電圧制御部１０１を介して電源供給部１０３から電源Ｖ１１に出力させる。また、ステップＳ２０４では、ＣＰＵ１０６は実動作時の電源電圧ＶＤにステップＳ２０７で設定した推定電圧値ΔＶを減じて得た校正用電圧値（ＶＤ－ΔＶ）を、電圧制御部１０１を介して電源供給部１０３から電源Ｖ１１に出力させる。このとき、ステップＳ２０５Ｃの遅延量ｃは、例えば下式４で算出できる。
　　ｃ＝［ｍａｘ（ａ２：ａ３）＋ｍｉｎ（ｂ２：ｂ３）］／２　（式４）
　なお、遅延量ｃの算出式は、上式４に限定されない。例えば、式１の後の説明に記載した遅延量ｃの設定値をアクセス動作が可能な遅延量の最大値側または最小値側にシフトさせるなどの算出方法が考えられる。
　また、図７は第２の実施形態に係るメモリインターフェース回路１００Ａを含めたメモリシステム１Ｂの構成例を示す図である。図７において図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。図７のメモリインターフェース回路１００ＡのＣＰＵ１０６Ａは、上述のステップＳ２０１、Ｓ２０２で実施していた、電源Ｖ１１の電圧の所定の期間内における最大値Ｖｍａｘ及び最小値Ｖｍｉｎの検出および内部メモリへの格納を実施しない。そのため、メモリインターフェース回路１００Ａには、ＡＤＣ１０２を配置する必要がない。
　以上のように、本実施形態によると、精度の高いタイミング校正を実現するとともに、タイミング校正の時間短縮を図ることができる。また、ＡＤＣ１０２が不要となったため、図１のメモリインターフェース回路１００およびメモリシステム１Ａと比較して回路コスト（回路面積）も削減できる。
　なお、上述の第１および第２の実施形態は、それぞれを互いに組み合わせて実施してもかまわない。例えば、第２の実施形態において説明したステップＳ２０７を第１の実施形態における他の例１に組み合わせて使用することが可能であり、組み合わせても同様の効果が得られる。このとき、遅延量ｃは例えばｃ＝（ａ２＋ｂ２）／２で算出できる。同様に、第２の実施形態において説明したステップＳ２０７を第１の実施形態における他の例２に組み合わせた場合、遅延量ｃは例えばｃ＝（ａ３＋ｂ３）／２で算出できる。
　本発明に係るメモリインターフェース回路は、精度の高いタイミング校正を実現することができるため、メモリインターフェース回路およびメモリシステムを搭載したデジタルテレビ、ＤＶＤレコーダ、ＢＤ（Ｂｌｕ－ｒａｙ　Ｄｉｓｃ）レコーダ、デジタルスチルカメラ、デジタルビデオカメラ、および携帯電話等に適用できる。
　　１Ａ，１Ｂ　　メモリシステム
　　１００，１００Ａ　　メモリインターフェース回路
　　１０１　　電圧制御部
　　１０２　　ＡＤコンバータ（モニター部）
　　１０３　　電源供給部
　　１０４　　メモリ入出力部
　　１０５　　外部メモリ
　　１０６，１０６Ａ　　ＣＰＵ（演算処理装置）
　　ＳＣ１　　電源電圧信号

Claims (5)

  1. 外部メモリとのデータ入出力に係るアクセスタイミングを調整するタイミング校正機能を有するメモリインターフェース回路であって、
    　前記外部メモリとのデータの入出力を行うメモリ入出力部と、
    　前記メモリインターフェース回路に電源を供給する電源供給部に対して、電源電圧を調整する電源電圧信号を出力する電圧制御部と、
    　前記メモリ入出力部に前記外部メモリへのアクセスを実行させるとともに、前記電圧制御部に前記電源電圧信号を出力させる演算処理装置とを備え、
    　前記演算処理装置は、タイミング校正のとき、前記電源供給部から供給される電源電圧が実動作時の値とは異なる１以上の校正用電圧値に調整されるように前記電源電圧信号をそれぞれ設定し、各設定において前記メモリ入出力部と前記外部メモリとのアクセスからそれぞれデータ遅延量を求め、これらデータ遅延量を用いてタイミング校正を行う
    ことを特徴とするメモリインターフェース回路。
  2. 　請求項１記載のメモリインターフェース回路において、
    　前記演算処理装置は、前記校正用電圧値として、前記実動作時の値より高い値、あるいは、低い値、またはその両方の値のいずれかを含む値に調整されるように前記電源電圧信号をそれぞれ設定する
    ことを特徴とするメモリインターフェース回路。
  3. 　請求項１記載のメモリインターフェース回路において、
    　前記電源供給部から供給される電源の電源電圧をモニターするモニター部を更に備えており、
    　前記演算処理装置は、前記モニター部から出力された実動作時およびタイミング校正時の前記メモリ入出力部と前記外部メモリとのアクセスにおける前記電源電圧に基づいて、前記校正用電圧値を求め、前記電源電圧信号をそれぞれ設定する
    ことを特徴とするメモリインターフェース回路。
  4. 　請求項１記載のメモリインターフェース回路において、
    　前記演算処理装置は、前記校正用電圧値が、前記実動作時の値に所定電圧を加えた値、あるいは、減じた値、またはその両方の値となるように、前記電源電圧信号をそれぞれ設定する
    ことを特徴とするメモリインターフェース回路。
  5. 　請求項１記載のメモリインターフェース回路と、
    　前記外部メモリと、
    　前記電源供給部とを備えている
    ことを特徴とするメモリシステム。
PCT/JP2011/004947 2011-03-28 2011-09-02 メモリインターフェース回路およびメモリシステム WO2012131796A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011070427 2011-03-28
JP2011-070427 2011-03-28

Publications (1)

Publication Number Publication Date
WO2012131796A1 true WO2012131796A1 (ja) 2012-10-04

Family

ID=46929644

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/004947 WO2012131796A1 (ja) 2011-03-28 2011-09-02 メモリインターフェース回路およびメモリシステム

Country Status (1)

Country Link
WO (1) WO2012131796A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014068739A1 (ja) * 2012-10-31 2014-05-08 富士通株式会社 情報処理装置、およびメモリ試験方法
JPWO2014199545A1 (ja) * 2013-06-11 2017-02-23 株式会社ソシオネクスト 半導体集積回路およびそれを備えたデータインタフェースシステム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06148279A (ja) * 1992-10-30 1994-05-27 Yokogawa Hewlett Packard Ltd 電子デバイス試験・測定装置、およびそのタイミングならびに電圧レベル校正方法
JP2003304150A (ja) * 2002-04-10 2003-10-24 Mitsubishi Electric Corp 半導体記憶装置およびそれを用いたメモリシステム
JP2007133526A (ja) * 2005-11-09 2007-05-31 Juki Corp メモリコントローラ
JP2010086415A (ja) * 2008-10-01 2010-04-15 Panasonic Corp メモリインターフェース

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06148279A (ja) * 1992-10-30 1994-05-27 Yokogawa Hewlett Packard Ltd 電子デバイス試験・測定装置、およびそのタイミングならびに電圧レベル校正方法
JP2003304150A (ja) * 2002-04-10 2003-10-24 Mitsubishi Electric Corp 半導体記憶装置およびそれを用いたメモリシステム
JP2007133526A (ja) * 2005-11-09 2007-05-31 Juki Corp メモリコントローラ
JP2010086415A (ja) * 2008-10-01 2010-04-15 Panasonic Corp メモリインターフェース

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014068739A1 (ja) * 2012-10-31 2014-05-08 富士通株式会社 情報処理装置、およびメモリ試験方法
JP5915764B2 (ja) * 2012-10-31 2016-05-11 富士通株式会社 情報処理装置、およびメモリ試験方法
JPWO2014199545A1 (ja) * 2013-06-11 2017-02-23 株式会社ソシオネクスト 半導体集積回路およびそれを備えたデータインタフェースシステム

Similar Documents

Publication Publication Date Title
US8665665B2 (en) Apparatus and method to adjust clock duty cycle of memory
US7755955B2 (en) Apparatus and method for controlling data strobe signal
JP4795032B2 (ja) タイミング調整回路及び半導体装置
US7978572B2 (en) Device and method for reproducing digital signal and device and method for recording digital signal
US20110176372A1 (en) Memory interface
JP2010118746A (ja) 半導体集積回路及びクロック同期化制御方法
US8819475B2 (en) Memory access circuit and memory access system
JP2007226240A (ja) フレーム周波数によってスルー率が調節されるソースドライバ回路及びソースドライバ回路でのフレーム周波数によるスルー率の調節方法
US8144531B2 (en) Latency control circuit, semiconductor memory device including the same, and method for controlling latency
US8593897B2 (en) Memory controller, semiconductor storage device, and memory system including the memory controller and the semiconductor storage device for outputting temperature value in low power consumption mode
US20150200655A1 (en) Duty cycle correction circuit and operation method thereof
US20150194196A1 (en) Memory system with high performance and high power efficiency and control method of the same
US20130108083A1 (en) Audio processing system and adjusting method for audio signal buffer
WO2012131796A1 (ja) メモリインターフェース回路およびメモリシステム
JP5375330B2 (ja) タイミング調整回路、タイミング調整方法及び補正値算出方法
KR100790992B1 (ko) 지연 셀들을 이용하는 듀티 사이클 보정 회로 및 듀티사이클 보정 방법
JP6098418B2 (ja) 信号制御回路、情報処理装置及びデューティ算出方法
TWI514377B (zh) 隨機存取記憶體及調整隨機存取記憶體讀取時序的方法
US9262998B2 (en) Display system and data transmission method thereof
JP6167855B2 (ja) 信号制御回路、情報処理装置及び信号制御方法
JP2011142566A (ja) 半導体装置
US20080162862A1 (en) Signal Processing Apparatus and Signal Processing Method
TWI581247B (zh) 顯示裝置及其控制方法
JP5919918B2 (ja) メモリ制御装置及びマスクタイミング制御方法
JP2006279931A (ja) 半導体装置のデータ入力回路

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11861925

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11861925

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP