JP2014082542A - ディジタル／アナログ変換器 - Google Patents

Abstract

【課題】低歪を実現することができ、大振幅のアナログ信号が出力可能な低消費電力・高速のディジタル／アナログ変換器を提供する。
【解決手段】ディジタル／アナログ変換器は、ラッチ回路であるＤ−ＦＦ１_D0〜１_DN-1と、スイッチ２_D0〜２_DN-1と、電流源３_D0〜３_DN-1と、抵抗４と、バッファ５_D0〜５_DN-1とから構成される。各電流源３_D0〜３_DN-1の電流値は、それぞれ対応するビットの位置Ｌ（Ｌは最上位ビットを１番として数えたときの最上位ビットからの順番）に応じた重み（１／２^L-1）で重み付けされ、各バッファ５_D0〜５_DN-1は、下位ビット側に配置されたバッファほど駆動力が小さくなるように設定されている。
【選択図】 図１

Description

本発明は、ディジタル信号をアナログ信号に変換するディジタル／アナログ変換器に関し、特に、大振幅を出力できる低電力・高速のディジタル／アナログ変換器の低歪化に関するものである。

近年、光通信システムの高速・大容量化に向けて、多値変調やＯＦＤＭ（Orthogonal Frequency Division Multiplexing）等の複雑な変調方式の光通信への適用が検討されつつある。そのような複雑な変調方式を光通信に適用するには、ディジタル信号処理ベースのトランシーバの利用が有効である。

図７は光ディジタルトランシーバのトランスミッタの構成の１例を示すブロック図である。トランスミッタ１００は、入力データを処理してＩ（同相）チャネルのデータとＱ（直交）チャネルのデータを生成するＤＳＰ（Digital Signal Processor）１０１と、Ｉチャネルのデータをアナログ信号に変換するディジタル／アナログ変換器（以下、ＤＡＣとする）１０２と、Ｑチャネルのデータをアナログ信号に変換するＤＡＣ１０３と、Ｉチャネルの信号を増幅する線形ドライバ１０４と、Ｑチャネルの信号を増幅する線形ドライバ１０５と、光源となるＬＤ（Laser Diode）１０６と、ＩチャネルおよびＱチャネルの信号により、ＬＤ１０６から放射された光を変調する光Ｉ／Ｑ変調器１０７とを有する。

このように、トランスミッタ１００にはＤＡＣ１０２，１０３が必要であり、ＤＡＣ１０２，１０３には超高速の変換動作が求められる。
また、図７に示したトランスミッタ１００においては、ＤＡＣ１０２，１０３の後段に、光Ｉ／Ｑ変調器１０７を駆動するための線形ドライバ１０４，１０５を付加しているが、大振幅の信号が出力可能なＤＡＣ１０２，１０３が実現できれば、線形ドライバ１０４，１０５を取り除くことが可能である。線形ドライバ１０４，１０５を取り除くことができれば、トランスミッタ全体の小型化と低消費電力化を期待できる。それゆえ、大振幅の信号を出力できる高速かつ低消費電力なＤＡＣ１０２，１０３の実現が期待されている。

図８に、構成がシンプルで高速性・低消費電力性に優れる一般的なバイナリウェイト型のカレント・ステアリングＤＡＣの構成を示す。バイナリウェイト型カレント・ステアリングＤＡＣは、Ｄ型フリップフロップ（以下、Ｄ−ＦＦとする）１_D0〜１_DN-1と、スイッチ２_D0〜２_DN-1と、電流源３_D0〜３_DN-1と、抵抗４とから構成される。Ｄ₀〜Ｄ_N-1はＮビットのディジタル入力信号（バイナリ信号）、ＭＳＢは最上位ビット、ＬＳＢは最下位ビット、ＣＬＫはクロック信号、Ｖｏｕｔはアナログ出力信号、ＶＣＣ，ＶＥＥは電源電圧である。各電流源３_D0〜３_DN-1は、それぞれ対応するビットの位置Ｌ（ＬはＭＳＢを１番として数えたときのＭＳＢからの順番）に応じた電流値（１／２^L-1）・Ｉの電流を流す（Ｉは任意の電流値）。図８に示したＤＡＣの回路構成は、例えば非特許文献１に開示されている。

図８に示したＤＡＣでは、ディジタル入力信号（バイナリコード信号）Ｄ₀〜Ｄ_N-1に応じてスイッチ２_D0〜２_DN-1を同時に駆動（すなわちオン／オフ）して、電流を負荷に流すか流さないかを決定し、流した電流を加算してバイナリの重み付けを行うことによって、アナログ出力信号（電圧）Ｖｏｕｔを得る仕組みとなっている。また一般的に、スイッチ駆動のタイミングを揃えるために、スイッチ２_D0〜２_DN-1の前段にラッチ機能を有する回路であるＤ−ＦＦ１_D0〜１_DN-1を配置し、同一のクロック信号ＣＬＫによりディジタル入力信号Ｄ₀〜Ｄ_N-1をリタイミングした上でスイッチ２_D0〜２_DN-1の制御端子に入力するようにしている。図８に示したＤＡＣの入出力伝達特性は、以下の式で与えられる。

ディジタル入力信号Ｄ₀〜Ｄ_N-1は、それぞれ“０”もしくは“１”で与えられ、スイッチ２_D0〜２_DN-1のオン／オフ状態を決定する。また、式（１）において、右辺の第２項は、出力振幅レベルを表わし、ディジタル入力信号Ｄ₀〜Ｄ_N-1が全て“０”の状態からディジタル入力信号Ｄ₀〜Ｄ_N-1が全て“１”の状態までの振幅レベルをとり得ることを意味している。つまり、絶対値として（１＋（２^N-1−１）／２^N-1）Ｉ・Ｒ （≒２ＩＲ）の出力フルスケールを確保できることを意味している。

B.Jalali and S.J.Pearton，"InP HBTs：Growth,Processing,and Applications"，Artech House Publishers，pp.340-343，1994

図８に示したＤＡＣは、（１＋（２^N-1−１）／２^N-1）Ｉ・Ｒ （≒２ＩＲ）の出力フルスケール（最大出力振幅）を確保できる。図８に示したバイナリウェイト型カレント・ステアリングＤＡＣは、各電流源３_D0〜３_DN-1そのものにバイナリの重み付けを施し、各電流源３_D0〜３_DN-1を流れる電流を加算して単一の負荷である抵抗４に流すため、Ｉ・（１＋１／２＋１／４＋１／８＋・・・・＋１／（２^N-1））、つまりは２・Ｉ未満のＤＡＣコア回路消費電流で上記出力フルスケールを確保できる。したがって、バイナリウェイト型カレント・ステアリングＤＡＣは、大きな出力振幅を低消費電力で生成できる有効な構成であると言える。

しかしながら、このＤＡＣの構成では電流源そのものにバイナリの重み付けを施すため、その電流値の絶対精度を確保すること、すなわち電流の絶対値が異なる多数の電流源を精度よく実現することが難しいという問題があった。そこで、電流値の精度を合わせるために、図９に示すようなバイナリウェイト型カレント・ステアリングＤＡＣがよく用いられる。このＤＡＣは、差動構成となっており、Ｄ−ＦＦ１０_D0〜１０_DN-1と、正相側のスイッチ１１_D0〜１１_DN-1と、逆相側のスイッチ１２_D0〜１２_DN-1と、電流源１３_D0〜１３_DN-1と、抵抗１４，１５とを有する。このＤＡＣでは、ＬＳＢ側の電流値（１／（２^N-1）・Ｉ）を有する単位電流源を用い、上位ビット側にいくにつれて単位電流源を多数並列に接続してバイナリの重みを実現している。すなわち、各電流源１３_D0〜１３_DN-1は、それぞれ対応するビットの位置Ｋ（ＫはＬＳＢを１番として数えたときのＬＳＢからの順番）に応じた個数２^K-1の単位電流源を並列に接続した構成からなる。

スイッチ１１_D0〜１１_DN-1，１２_D0〜１２_DN-1を図９に示すようにトランジスタで構成する場合、それらのトランジスタのスイッチング速度を合わせるためにはバイアス条件、電流密度などを全てのトランジスタで同一値（もしくは近い値）にする必要があり、単位電流源の並列数と同数のトランジスタを用いることが望ましい。図９の例では、正相側の各スイッチ１１_D0〜１１_DN-1は、それぞれ対応するビットの位置Ｋに応じた個数２^K-1のトランジスタを並列に接続した構成からなり、同様に逆相側の各スイッチ１２_D0〜１２_DN-1も、それぞれ対応するビットの位置Ｋに応じた個数２^K-1のトランジスタを並列に接続した構成からなる。

図９に示した構成の場合、スイッチ１１_D0〜１１_DN-1，１２_D0〜１２_DN-1を構成するトランジスタの数が各ビットによって異なるため、リタイミング用に設けたＤ−ＦＦ１０_D0〜１０_DN-1から見える負荷条件に大きなバラツキ（上位ビット（ＭＳＢ）側のＤ−ＦＦほど大きな負荷を駆動しなければならず、帯域劣化が生じやすい）が生じる。このため、図１０に示すようにスイッチ１１_D0〜１１_DN-1，１２_D0〜１２_DN-1を駆動する駆動信号の波形品質（波形の立上り・立下り特性など）にバラツキが生じ、それによりスイッチングのタイミングずれが生じてしまい、最終的なアナログ波形にグリッチと呼ばれるような動的な歪が発生するという問題点があった。図１０におけるＤＲＶ_D0〜ＤＲＶ_DN-1はそれぞれＤ−ＦＦ１０_D0〜１０_DN-1から出力されスイッチ１１_D0〜１１_DN-1を駆動する駆動信号であり、Ｓはスキュー、すなわちスイッチングのタイミングのずれを示している。

本発明は、上記課題を解決するためになされたもので、低歪（低グリッチ）を実現することができ、大振幅のアナログ信号が出力可能な低消費電力・高速のＤＡＣを提供することを目的とする。

本発明のディジタル／アナログ変換器は、ディジタル入力信号のビット毎に設けられ、前記ディジタル入力信号をビット毎に保持する複数のラッチ回路と、前記ビット毎に設けられ、各ラッチ回路のビット毎の出力に応じてオン／オフする複数のスイッチと、一端に第１の電源電圧が与えられ、他端が前記複数のスイッチの入力端子およびディジタル／アナログ変換器のアナログ出力端子に接続された抵抗と、前記ビット毎に設けられ、一端が各スイッチの出力端子に接続され、他端に第２の電源電圧が与えられる複数の電流源と、前記ビット毎に設けられ、各ラッチ回路の出力端子と各スイッチの制御端子との間に挿入された複数のバッファとを備え、各電流源の電流値は、それぞれ対応するビットの位置Ｌ（Ｌは最上位ビットを１番として数えたときの最上位ビットからの順番）に応じた重み（１／２^L-1）で重み付けされ、各バッファは、下位ビット側に配置されたバッファほど駆動力が小さくなるように設定されていることを特徴とするものである。
また、本発明のディジタル／アナログ変換器の１構成例において、各電流源は、それぞれ対応するビットの位置Ｋ（Ｋは最下位ビットを１番として数えたときの最下位ビットからの順番）に応じた個数２^K-1の単位電流源を並列に接続した構成からなり、各スイッチは、それぞれ対応するビットの位置Ｋに応じた個数２^K-1のトランジスタを並列に接続した構成からなることを特徴とするものである。

また、本発明のディジタル／アナログ変換器の１構成例において、各ラッチ回路は、差動出力型のラッチ回路であり、各スイッチは、各ラッチ回路の差動出力信号に応じて設けられた差動構成のスイッチであり、各バッファは、前記ラッチ回路の差動出力信号を受ける入力部の差動対と、この差動対の負荷抵抗と、前記差動対の差動出力信号を前記差動構成のスイッチの制御端子に出力する出力部のエミッタフォロワと、このエミッタフォロワに一定電流を供給するエミッタフォロワ電流源とを備えることを特徴とするものである。
また、本発明のディジタル／アナログ変換器の１構成例において、各ラッチ回路は、差動出力型のラッチ回路であり、各スイッチは、各ラッチ回路の差動出力信号に応じて設けられた差動構成のスイッチであり、各バッファは、前記ラッチ回路の差動出力信号を前記差動構成のスイッチの制御端子に出力する差動対と、この差動対の負荷抵抗と、前記差動対に一定電流を供給する差動対電流源とを備えることを特徴とするものである。

また、本発明のディジタル／アナログ変換器の１構成例において、各バッファは、それぞれ前記入力部の差動対と前記負荷抵抗と前記出力部のエミッタフォロワと前記エミッタフォロワ電流源とを構成単位として、この構成単位を縦続接続したことを特徴とするものである。
また、本発明のディジタル／アナログ変換器の１構成例において、各バッファは、それぞれ前記差動対と前記負荷抵抗と前記差動対電流源とを構成単位として、この構成単位を縦続接続したことを特徴とするものである。
また、本発明のディジタル／アナログ変換器の１構成例は、さらに、前記アナログ出力端子に出力されるアナログ出力信号の歪みを検出する検出手段と、この検出手段が検出した歪みが最小になるように各バッファの電流値を制御する制御手段とを備えることを特徴とするものである。

本発明によれば、各ラッチ回路の出力端子と各スイッチの制御端子との間にバッファを挿入し、各バッファの駆動力を下位ビット側に配置されたバッファほど小さくなるようにすることにより、スイッチ駆動のタイミングのズレをなくす（小さくする）ことができ、アナログ出力信号のグリッチ等の大きな歪みの発生を防ぐことができる。その結果、本発明では、低歪（低グリッチ）を実現することができ、大振幅のアナログ信号が出力可能な低消費電力・高速のＤＡＣを実現することができる。

また、本発明では、アナログ出力端子に出力されるアナログ出力信号の歪みを検出する検出手段と、この検出手段が検出した歪みが最小になるように各バッファの電流値を制御する制御手段とを設けることにより、各バッファの駆動力を最適値に制御することができ、その結果としてアナログ出力信号の歪みを更に低減することができる。

本発明の第１の実施の形態に係るディジタル／アナログ変換器の構成を示すブロック図である。 本発明の第１の実施の形態におけるスイッチの駆動信号を示す波形図である。 本発明の第２の実施の形態に係るディジタル／アナログ変換器の構成を示すブロック図である。 本発明の第２の実施の形態に係るバッファの構成例を示す回路図である。 本発明の第２の実施の形態に係るバッファの他の構成例を示す回路図である。 本発明の第２の実施の形態に係る電流源の構成例を示す回路図である。 光ディジタルトランシーバのトランスミッタの構成の１例を示すブロック図である。 従来のディジタル／アナログ変換器の構成を示すブロック図である。 従来の別のディジタル／アナログ変換器の構成を示すブロック図である。 駆動信号波形品質の差によるスイッチングのタイミングずれを説明する図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＤＡＣの構成を示すブロック図である。本実施の形態のＤＡＣは、Ｎビットのディジタル入力信号（バイナリ信号）Ｄ₀〜Ｄ_N-1を入力とするものであり、ラッチ回路であるＤ−ＦＦ１_D0〜１_DN-1と、制御端子にＤ−ＦＦ１_D0〜１_DN-1の出力が入力されるスイッチ２_D0〜２_DN-1と、一端がスイッチ２_D0〜２_DN-1の出力端子に接続され、他端が接地された電流源３_D0〜３_DN-1と、一端に電源電圧ＶＣＣが与えられ、他端がスイッチ２_D0〜２_DN-1の入力端子およびＤＡＣのアナログ出力端子に接続された抵抗４と、Ｄ−ＦＦ１_D0〜１_DN-1の出力端子とスイッチ２_D0〜２_DN-1の制御端子との間に挿入されたバッファ５_D0〜５_DN-1とから構成される。

Ｎ個のＤ−ＦＦ１_D0〜１_DN-1は、ディジタル入力信号Ｄ₀〜Ｄ_N-1のデータレート周波数と同一周波数のクロック信号ＣＬＫの立ち上がりに同期してディジタル入力信号Ｄ₀〜Ｄ_N-1を保持して出力し、クロック信号ＣＬＫの次の立ち上がりまで出力を維持する。
スイッチ２_D0〜２_DN-1は、Ｄ−ＦＦ１_D0〜１_DN-1の出力が“１”のときにオンとなり、Ｄ−ＦＦ１_D0〜１_DN-1の出力が“０”のときにオフとなる。ただし、Ｄ−ＦＦ１_D0〜１_DN-1の出力が“０”のときにオンとなり、Ｄ−ＦＦ１_D0〜１_DN-1の出力が“１”のときにオフとなるようにしても構わない。

各電流源３_D0〜３_DN-1は、それぞれ対応するビットの位置Ｌ（ＬはＭＳＢを１番として数えたときのＭＳＢからの順番）に応じた電流値（１／２^L-1）・Ｉの電流を流す（Ｉは任意の電流値）。
以上のようなバイナリウェイト型カレント・ステアリングＤＡＣにおいて、本実施の形態の特徴は、互いに駆動力が異なるバッファ５_D0〜５_DN-1を、各ビットのＤ−ＦＦ１_D0〜１_DN-1の出力端子とスイッチ２_D0〜２_DN-1の制御端子との間に挿入したことにある。

具体的には、大きな電流値の電流源３_DN-1を有する負荷の大きなＭＳＢ側に一番大きな駆動力を有するバッファ５_DN-1を挿入し、ＬＳＢ側に近づく（負荷が軽くなる）に従って駆動力が順次小さくなるバッファ５_DN-2，５_DN-3，・・・，５_D0を挿入していく。これらバッファ５_D0〜５_DN-1の挿入により、図２に示すようにスイッチ２_D0〜２_DN-1を駆動する駆動信号の波形品質を全てのビットで均一化することができ、スイッチングのタイミングを精度よく合わせることが可能となる。図２におけるＤＲＶ_D0〜ＤＲＶ_DN-1はそれぞれバッファ５_D0〜５_DN-1から出力されスイッチ２_D0〜２_DN-1を駆動する駆動信号である。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図３は本発明の第２の実施の形態に係るＤＡＣの構成を示すブロック図である。本実施の形態は、第１の実施の形態の具体例を示すものである。本実施の形態のＤＡＣは、差動構成となっており、ラッチ回路であるＤ−ＦＦ１０_D0〜１０_DN-1と、制御端子にＤ−ＦＦ１０_D0〜１０_DN-1の正相側の出力が入力される正相側のスイッチ１１_D0〜１１_DN-1と、制御端子にＤ−ＦＦ１０_D0〜１０_DN-1の逆相側の出力が入力される逆相側のスイッチ１２_D0〜１２_DN-1と、一端がスイッチ１１_D0〜１１_DN-1，１２_D0〜１２_DN-1の出力端子に接続され、他端が接地された電流源１３_D0〜１３_DN-1と、一端に電源電圧ＶＣＣが与えられ、他端がスイッチ１１_D0〜１１_DN-1の入力端子およびＤＡＣの正相側のアナログ出力端子に接続された抵抗１４と、一端に電源電圧ＶＣＣが与えられ、他端がスイッチ１２_D0〜１２_DN-1の入力端子およびＤＡＣの逆相側のアナログ出力端子に接続された抵抗１５と、Ｄ−ＦＦ１０_D0〜１０_DN-1の出力端子とスイッチ１１_D0〜１１_DN-1，１２_D0〜１２_DN-1の制御端子との間に挿入されたバッファ１６_D0〜１６_DN-1とから構成される。

Ｎ個のＤ−ＦＦ１０_D0〜１０_DN-1は、単相入力差動出力型のラッチ回路となっている。Ｄ−ＦＦ１０_D0〜１０_DN-1は、ディジタル入力信号Ｄ₀〜Ｄ_N-1のデータレート周波数と同一周波数のクロック信号ＣＬＫの立ち上がりに同期してディジタル入力信号Ｄ₀〜Ｄ_N-1を保持して正相側の出力端子に出力すると同時に、この正相側の出力信号と相補な出力信号を逆相側の出力端子に出力し、これらの出力をクロック信号ＣＬＫの次の立ち上がりまで維持する。

本実施の形態のバッファ１６_D0〜１６_DN-1は、差動入力差動出力型のバッファとなっている。
正相側の各スイッチ１１_D0〜１１_DN-1は、それぞれ対応するビットの位置Ｋ（ＫはＬＳＢを１番として数えたときのＬＳＢからの順番）に応じた個数２^K-1のトランジスタを並列に接続した構成からなり、同様に逆相側の各スイッチ１２_D0〜１２_DN-1も、それぞれ対応するビットの位置Ｋに応じた個数２^K-1のトランジスタを並列に接続した構成からなる。ここでのトランジスタの並列接続とは、スイッチの入力端子となるコレクタ同士を接続し、スイッチの出力端子となるエミッタ同士を接続し、スイッチの制御端子となるベース同士を接続することを意味する。

スイッチ１１_D0〜１１_DN-1は、Ｄ−ＦＦ１０_D0〜１０_DN-1からバッファ１６_D0〜１６_DN-1を介して出力された正相側の出力信号が“１”のときにオンとなり、正相側の出力信号が“０”のときにオフとなる。スイッチ１２_D0〜１２_DN-1は、Ｄ−ＦＦ１０_D0〜１０_DN-1からバッファ１６_D0〜１６_DN-1を介して出力された逆相側の出力信号が“１”のときにオンとなり、逆相側の出力信号が“０”のときにオフとなる。

各電流源１３_D0〜１３_DN-1は、それぞれ対応するビットの位置Ｋに応じた個数２^K-1の単位電流源を並列に接続した構成からなる。
以上のようなバイナリウェイト型カレント・ステアリングＤＡＣにおいて、本実施の形態の特徴は、第１の実施の形態で説明したとおり、互いに駆動力が異なるバッファ１６_D0〜１６_DN-1を、各ビットのＤ−ＦＦ１０_D0〜１０_DN-1の出力端子とスイッチ１１_D0〜１１_DN-1，１２_D0〜１２_DN-1の制御端子との間に挿入したことにある。

具体的には、大きな電流値の電流源１３_DN-1を有しスイッチを構成するトランジスタの並列数が多い負荷の大きなＭＳＢ側に一番大きな駆動力を有するバッファ１６_DN-1を挿入し、下位ビット側のバッファほど駆動力が小さくなるようにバッファ１６_DN-2，・・・，１６_D0を挿入していく。これらバッファ１６_D0〜１６_DN-1の挿入により、第１の実施の形態で説明した効果を得ることができる。

図４はバッファ１６_D0〜１６_DN-1の構成例を示す回路図である。各バッファ１６_D0〜１６_DN-1は、それぞれベースがバッファの正相入力端子に接続されたトランジスタＱ１と、ベースがバッファの逆相入力端子に接続されたトランジスタＱ２と、ベースがトランジスタＱ１のコレクタに接続され、コレクタに電源電圧ＶＣＣが与えられ、エミッタがバッファの逆相出力端子に接続されたトランジスタＱ３と、ベースがトランジスタＱ２のコレクタに接続され、コレクタに電源電圧ＶＣＣが与えられ、エミッタがバッファの正相出力端子に接続されたトランジスタＱ４と、一端がトランジスタＱ１，Ｑ２のエミッタに接続され、他端が接地された電流源ＩＳ１と、一端がトランジスタＱ３のエミッタに接続され、他端が接地された電流源ＩＳ２と、一端がトランジスタＱ４のエミッタに接続され、他端が接地された電流源ＩＳ３と、一端に電源電圧ＶＣＣが与えられ、他端がトランジスタＱ１のコレクタに接続された負荷抵抗Ｒ１と、一端に電源電圧ＶＣＣが与えられ、他端がトランジスタＱ２のコレクタに接続された負荷抵抗Ｒ２とから構成される。

トランジスタＱ１，Ｑ２は入力部の差動対を構成し、トランジスタＱ３，Ｑ４および電流源ＩＳ２，ＩＳ３は出力部のエミッタフォロワを構成している。図４に示した構成では、出力部のエミッタフォロワの電流源ＩＳ２，ＩＳ３を流れる電流の値を調整することにより、バッファ１６_D0〜１６_DN-1の駆動力を調整することができる。ここで、ビットの位置Ｋ（ＫはＬＳＢを１番として数えたときのＬＳＢからの順番）に対応するバッファに設けられた出力部のエミッタフォロワの電流値をＩ_EF__K-1とする。このとき、各バッファ１６_D0〜１６_DN-1の出力部のエミッタフォロワの電流値Ｉ_EF_₀〜Ｉ_EF__K-1は次式のような関係を満たす。
Ｉ_EF__N-1＞Ｉ_EF__N-2＞ ・・・ ＞Ｉ_EF_₁＞Ｉ_EF_₀ ・・・（２）

こうして、各バッファ１６_D0〜１６_DN-1の出力部のエミッタフォロワの電流値Ｉ_{EF_0}〜Ｉ_{EF_K-1}を設定することにより、上記のようにＭＳＢからＬＳＢに近づくに従って駆動力が順次小さくなるバッファ１６_D0〜１６_DN-1を実現することができる。

また、バッファ１６_D0〜１６_DN-1の構成として図５に示すような構成をとることも可能である。この図５の構成の場合、各バッファ１６_D0〜１６_DN-1は、それぞれベースがバッファの正相入力端子に接続され、コレクタがバッファの逆相出力端子に接続されたトランジスタＱ５と、ベースがバッファの逆相入力端子に接続され、コレクタがバッファの正相出力端子に接続されたトランジスタＱ６と、ベースおよびコレクタに電源電圧ＶＣＣが与えられたトランジスタＱ７と、ベースおよびコレクタに電源電圧ＶＣＣが与えられ、エミッタがトランジスタＱ７のエミッタに接続されたトランジスタＱ８と、一端がトランジスタＱ５，Ｑ６のエミッタに接続され、他端が接地された電流源ＩＳ４と、一端がトランジスタＱ７，Ｑ８のエミッタに接続され、他端がトランジスタＱ５のコレクタに接続された負荷抵抗Ｒ３と、一端がトランジスタＱ７，Ｑ８のエミッタに接続され、他端がトランジスタＱ６のコレクタに接続された負荷抵抗Ｒ４とから構成される。

図５に示した構成では、各バッファ１６_D0〜１６_DN-1は単純に差動対（トランジスタＱ５，Ｑ６）で構成され、その電流源ＩＳ４を流れる電流の値を調整することにより、駆動力を調整することができる。電源電圧ＶＣＣと抵抗Ｒ３，Ｒ４との間に直列に接続されたダイオード接続トランジスタＱ７，Ｑ８は、出力のバイアス点の調整目的に設けられたものであって、必要に応じて取り除いてもよい。ここで、ビットの位置Ｋ（ＫはＬＳＢを１番として数えたときのＬＳＢからの順番）に対応するバッファに設けられた電流源ＩＳ４の電流値をＩ_TAIL__K-1とし、ビットの位置Ｋに対応するバッファに設けられた抵抗Ｒ３，Ｒ４の値をＲｃ__K-1とする。このとき、各バッファ１６_D0〜１６_DN-1の電流値Ｉ_TAIL_₀〜Ｉ_TAIL__N-1、各バッファ１６_D0〜１６_DN-1の抵抗Ｒ３，Ｒ４の値Ｒｃ_₀〜Ｒｃ__N-1は次式のような関係を満たす。
Ｉ_TAIL__N-1＞Ｉ_TAIL__N-2＞ ・・・ ＞Ｉ_TAIL_₁＞Ｉ_TAIL_₀ ・・・（３）
Ｒｃ__N-1＜Ｒｃ__N-2＜ ・・・ ＜Ｒｃ_₁＜Ｒｃ_₀ ・・・（４）
Ｉ_TAIL__N-1×Ｒｃ__N-1＝Ｉ_TAIL__N-2×Ｒｃ__N-2＝ ・・・ ＝Ｉ_TAIL_₁×Ｒ_c_₁
＝Ｉ_TAIL_₀×Ｒｃ_₀ ・・・（５）

こうして、各バッファ１６_D0〜１６_DN-1の電流値Ｉ_TAIL_₀〜Ｉ_TAIL__N-1を設定することにより、上記のようにＭＳＢからＬＳＢに近づくに従って駆動力が順次小さくなるバッファ１６_D0〜１６_DN-1を実現することができる。ただし、このとき、信号波形の振幅が各ビットで等しくなるように抵抗Ｒ３，Ｒ４の値Ｒｃ_₀〜Ｒｃ__N-1の値を式（４）、式（５）のように定める。つまり、抵抗Ｒ３，Ｒ４の値Ｒｃ_₀〜Ｒｃ__N-1については、ＭＳＢ側で最も小さい値をとり、ＬＳＢ側ほど大きな値をとるように設定する。

また、必要に応じて、図４に示した回路を縦続接続して各バッファ１６_D0〜１６_DN-1を実現したり、図５に示した回路を縦続接続して各バッファ１６_D0〜１６_DN-1を実現したり、図４に示した回路と図５に示した回路を縦続接続して各バッファ１６_D0〜１６_DN-1を実現したりしてもよい。

図６は図４、図５に示した回路における電流源ＩＳ１〜ＩＳ４の構成例を示す回路図である。このように各電流源ＩＳ１〜ＩＳ４は、それぞれベースにバイアス電圧Ｖｃｓが与えられるトランジスタＱ９と、一端がトランジスタＱ９のエミッタに接続され、他端が接地されたエミッタ抵抗Ｒ５とから構成される。図６に示した構成を電流源ＩＳ１として用いるはトランジスタＱ９のコレクタをトランジスタＱ１，Ｑ２のエミッタに接続すればよい。電流源ＩＳ２として用いる場合はトランジスタＱ９のコレクタをトランジスタＱ３のエミッタに接続すればよい。電流源ＩＳ３として用いる場合はトランジスタＱ９のコレクタをトランジスタＱ４のエミッタに接続すればよい。電流源ＩＳ４として用いる場合はトランジスタＱ９のコレクタをトランジスタＱ５，Ｑ６のエミッタに接続すればよい。

図６に示した構成では、エミッタ抵抗Ｒ５の値もしくはバイアス電圧Ｖｃｓにて電流源の電流値を変えることができる。
また、外部から供給するバイアス電圧Ｖｃｓを変えることによって可変電流源を実現できるので、図１、図３に示した構成に、アナログ出力信号Ｖｏｕｔの出力波形をモニタして出力波形の歪みを検出する検出手段（不図示）と、この検出手段が検出した歪みが最小になるように電流源ＩＳ２〜ＩＳ４のバイアス電圧Ｖｃｓを変化させる制御手段（不図示）とを加えることにより、各バッファ１６_D0〜１６_DN-1の電流値を最適値に制御することができ、その結果として各バッファ１６_D0〜１６_DN-1の駆動力を最適値に制御することができる。このような制御手段は、例えばＣＰＵ、記憶装置及びインタフェースを備えたコンピュータと、これらのハードウェア資源を制御するプログラムによって実現することができる。ＣＰＵは、記憶装置に格納されたプログラムに従って各バッファ１６_D0〜１６_DN-1の電流値を制御する処理を実行する。

本発明は、カレント・ステアリング型のディジタル／アナログ変換器に適用することができる。

１_D0〜１_DN-1，１０_D0〜１０_DN-1…Ｄ型フリップフロップ、２_D0〜２_DN-1，１１_D0〜１１_DN-1，１２_D0〜１２_DN-1…スイッチ、３_D0〜３_DN-1，１３_D0〜１３_DN-1…電流源、４，１４，１５，Ｒ１〜Ｒ５…抵抗、５_D0〜５_DN-1，１６_D0〜１６_DN-1…バッファ、Ｑ１〜Ｑ９…トランジスタ、ＩＳ１〜ＩＳ４…電流源。

Claims (7)

1. ディジタル入力信号のビット毎に設けられ、前記ディジタル入力信号をビット毎に保持する複数のラッチ回路と、
   前記ビット毎に設けられ、各ラッチ回路のビット毎の出力に応じてオン／オフする複数のスイッチと、
   一端に第１の電源電圧が与えられ、他端が前記複数のスイッチの入力端子およびディジタル／アナログ変換器のアナログ出力端子に接続された抵抗と、
   前記ビット毎に設けられ、一端が各スイッチの出力端子に接続され、他端に第２の電源電圧が与えられる複数の電流源と、
   前記ビット毎に設けられ、各ラッチ回路の出力端子と各スイッチの制御端子との間に挿入された複数のバッファとを備え、
   各電流源の電流値は、それぞれ対応するビットの位置Ｌ（Ｌは最上位ビットを１番として数えたときの最上位ビットからの順番）に応じた重み（１／２^L-1）で重み付けされ、
   各バッファは、下位ビット側に配置されたバッファほど駆動力が小さくなるように設定されていることを特徴とするディジタル／アナログ変換器。
2. 請求項１記載のディジタル／アナログ変換器において、
   各電流源は、それぞれ対応するビットの位置Ｋ（Ｋは最下位ビットを１番として数えたときの最下位ビットからの順番）に応じた個数２^K-1の単位電流源を並列に接続した構成からなり、
   各スイッチは、それぞれ対応するビットの位置Ｋに応じた個数２^K-1のトランジスタを並列に接続した構成からなることを特徴とするディジタル／アナログ変換器。
3. 請求項１または２記載のディジタル／アナログ変換器において、
   各ラッチ回路は、差動出力型のラッチ回路であり、
   各スイッチは、各ラッチ回路の差動出力信号に応じて設けられた差動構成のスイッチであり、
   各バッファは、
   前記ラッチ回路の差動出力信号を受ける入力部の差動対と、
   この差動対の負荷抵抗と、
   前記差動対の差動出力信号を前記差動構成のスイッチの制御端子に出力する出力部のエミッタフォロワと、
   このエミッタフォロワに一定電流を供給するエミッタフォロワ電流源とを備えることを特徴とするディジタル／アナログ変換器。
4. 請求項１または２記載のディジタル／アナログ変換器において、
   各ラッチ回路は、差動出力型のラッチ回路であり、
   各スイッチは、各ラッチ回路の差動出力信号に応じて設けられた差動構成のスイッチであり、
   各バッファは、
   前記ラッチ回路の差動出力信号を前記差動構成のスイッチの制御端子に出力する差動対と、
   この差動対の負荷抵抗と、
   前記差動対に一定電流を供給する差動対電流源とを備えることを特徴とするディジタル／アナログ変換器。
5. 請求項３記載のディジタル／アナログ変換器において、
   各バッファは、それぞれ前記入力部の差動対と前記負荷抵抗と前記出力部のエミッタフォロワと前記エミッタフォロワ電流源とを構成単位として、この構成単位を縦続接続したことを特徴とするディジタル／アナログ変換器。
6. 請求項４記載のディジタル／アナログ変換器において、
   各バッファは、それぞれ前記差動対と前記負荷抵抗と前記差動対電流源とを構成単位として、この構成単位を縦続接続したことを特徴とするディジタル／アナログ変換器。
7. 請求項１乃至６のいずれか１項に記載のディジタル／アナログ変換器において、
   さらに、前記アナログ出力端子に出力されるアナログ出力信号の歪みを検出する検出手段と、
   この検出手段が検出した歪みが最小になるように各バッファの電流値を制御する制御手段とを備えることを特徴とするディジタル／アナログ変換器。

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