JPH08130450A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JPH08130450A JPH08130450A JP6288635A JP28863594A JPH08130450A JP H08130450 A JPH08130450 A JP H08130450A JP 6288635 A JP6288635 A JP 6288635A JP 28863594 A JP28863594 A JP 28863594A JP H08130450 A JPH08130450 A JP H08130450A
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- Japan
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- circuit
- delay
- level
- signal
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Abstract
(57)【要約】
【目的】 小規模単純な回路構成で且つ素子特性バラツ
キの影響を受けずに微小な遅延量を安定に制御する。 【構成】 遅延設定データ入力信号Ｄ0 〜Ｄn に応じ
て出力信号のレベルを変化させる可変レベルシフト回路
１０と、該可変レベルシフト回路の出力信号を入力して
該入力した信号に対応した論理信号を一定のレベルで出
力するバッファ回路２０とからなり、可変レベルシフト
回路１０の出力信号レベルに応じて入出力端子間の伝搬
遅延時間が変化する。
キの影響を受けずに微小な遅延量を安定に制御する。 【構成】 遅延設定データ入力信号Ｄ0 〜Ｄn に応じ
て出力信号のレベルを変化させる可変レベルシフト回路
１０と、該可変レベルシフト回路の出力信号を入力して
該入力した信号に対応した論理信号を一定のレベルで出
力するバッファ回路２０とからなり、可変レベルシフト
回路１０の出力信号レベルに応じて入出力端子間の伝搬
遅延時間が変化する。
Description
【０００１】
【産業上の利用分野】本発明は、外部から与えられる遅
延設定データに応じて入力信号を遅延して出力する可変
遅延回路に係り、特に素子特性のバラツキの影響を受け
難く、微小な遅延量を安定に制御できるようにした可変
遅延回路に関するものである。
延設定データに応じて入力信号を遅延して出力する可変
遅延回路に係り、特に素子特性のバラツキの影響を受け
難く、微小な遅延量を安定に制御できるようにした可変
遅延回路に関するものである。
【０００２】
【従来の技術】半導体集積回路技術の進展により、情
報、通信、計測の広範な分野において信号伝送処理速度
の向上が図られている。交換、伝送を主体とする情報通
信システムでは、クロック信号・データ信号間の位相余
裕が動作ビットレート向上の鍵となる。
報、通信、計測の広範な分野において信号伝送処理速度
の向上が図られている。交換、伝送を主体とする情報通
信システムでは、クロック信号・データ信号間の位相余
裕が動作ビットレート向上の鍵となる。
【０００３】一般的に、タイミング制御を行なうための
回路の最小遅延分解能は、信号処理を行なう回路の論理
ゲート１段の信号伝搬遅延時間の１／１０以下である。
例えば、１０Ｇビット／ｓクラスの光伝送システムで
は、クロック周期が１００ｐｓと短く、信号多重化回路
や分配回路においては、１０ｐｓオーダーでの信号間タ
イミング制御が必要となる。したがって、構成要素とな
る半導体素子の速度性能を最大限に発揮するためには、
それら信号処理系において極めて高精度・高分解能な信
号遅延が必須となる。
回路の最小遅延分解能は、信号処理を行なう回路の論理
ゲート１段の信号伝搬遅延時間の１／１０以下である。
例えば、１０Ｇビット／ｓクラスの光伝送システムで
は、クロック周期が１００ｐｓと短く、信号多重化回路
や分配回路においては、１０ｐｓオーダーでの信号間タ
イミング制御が必要となる。したがって、構成要素とな
る半導体素子の速度性能を最大限に発揮するためには、
それら信号処理系において極めて高精度・高分解能な信
号遅延が必須となる。
【０００４】このような信号遅延制御を実現するため
に、半導体集積回路技術による各種の可変遅延回路が実
現されている。これらの可変遅延回路は、基本的には、
遅延量に応じて数種類の遅延方式を組み合せて広範な遅
延範囲を高分解能で制御できる構成となっている。クロ
ック信号周期よりも長い遅延制御には、例えば第１の従
来例として図８に示す特開昭６３−１８９０１１で開示
された回路で比較的容易に実現できる。
に、半導体集積回路技術による各種の可変遅延回路が実
現されている。これらの可変遅延回路は、基本的には、
遅延量に応じて数種類の遅延方式を組み合せて広範な遅
延範囲を高分解能で制御できる構成となっている。クロ
ック信号周期よりも長い遅延制御には、例えば第１の従
来例として図８に示す特開昭６３−１８９０１１で開示
された回路で比較的容易に実現できる。
【０００５】図８に示した可変遅延回路は、複数ビット
のレジスタ３１と、それに対応するビット数を持つカン
ウタ３２によって構成される。データ入力端子群３３に
所定の遅延量をセット［この例では「２」、つまり図８
に示すデータ入力端子３３群内の端子ｂを論理ハイレベ
ル（”１”）、それ以外を論理ローレベル（”０”）と
する。］し、ロード端子３４に入力するロード信号によ
って、その遅延量をレジスタ３１に設定する。次に周期
クロック端子３５に入力する周期クロック信号でレジス
タ３１の内容をカウンタ３２に設定する。このカウンタ
３２は、カウンタクロック端子３６に入力するクロック
信号の到来の度に上記設定された設定値「２」から順次
減数（−１）してゆき、その内容が０になった時点で遅
延出力端子３７に遅延信号（桁下がり信号）を発生する
よう動作する。
のレジスタ３１と、それに対応するビット数を持つカン
ウタ３２によって構成される。データ入力端子群３３に
所定の遅延量をセット［この例では「２」、つまり図８
に示すデータ入力端子３３群内の端子ｂを論理ハイレベ
ル（”１”）、それ以外を論理ローレベル（”０”）と
する。］し、ロード端子３４に入力するロード信号によ
って、その遅延量をレジスタ３１に設定する。次に周期
クロック端子３５に入力する周期クロック信号でレジス
タ３１の内容をカウンタ３２に設定する。このカウンタ
３２は、カウンタクロック端子３６に入力するクロック
信号の到来の度に上記設定された設定値「２」から順次
減数（−１）してゆき、その内容が０になった時点で遅
延出力端子３７に遅延信号（桁下がり信号）を発生する
よう動作する。
【０００６】図８の可変遅延回路の動作のタイミングを
図９のタイムチャートに示した。図８の可変遅延回路で
得られる遅延量は「遅延設定値＋１」にカウントクロッ
ク端子３６の信号の周期をかけた時間となり、この時間
は図９の周期クロック端子３５の信号から遅延出力端子
３７の信号の時間差ｔに相当する。
図９のタイムチャートに示した。図８の可変遅延回路で
得られる遅延量は「遅延設定値＋１」にカウントクロッ
ク端子３６の信号の周期をかけた時間となり、この時間
は図９の周期クロック端子３５の信号から遅延出力端子
３７の信号の時間差ｔに相当する。
【０００７】クロック信号周期以下の時間の遅延制御を
行なうための可変遅延回路の構成例を第２の従来例とし
て図１０に示す。この可変遅延回路は、遅延回路４１を
通過する遅延パス４２と通過しない基本パス４３をセレ
クタ４４で選択する単位回路４５を複数個縦続接続した
ものである。この可変遅延回路では、各遅延回路４１の
遅延時間を最小遅延時間Ｔ0 の２の累乗倍とすれば、各
単位回路４５のセレクタ４４で基本パス４３または遅延
パス４２を選択することにより、最小遅延時間Ｔ0 の整
数倍の遅延量を得ることができる。
行なうための可変遅延回路の構成例を第２の従来例とし
て図１０に示す。この可変遅延回路は、遅延回路４１を
通過する遅延パス４２と通過しない基本パス４３をセレ
クタ４４で選択する単位回路４５を複数個縦続接続した
ものである。この可変遅延回路では、各遅延回路４１の
遅延時間を最小遅延時間Ｔ0 の２の累乗倍とすれば、各
単位回路４５のセレクタ４４で基本パス４３または遅延
パス４２を選択することにより、最小遅延時間Ｔ0 の整
数倍の遅延量を得ることができる。
【０００８】単位回路４５に長い遅延時間を設定させる
場合には、例えば遅延回路４１を信号伝搬遅延時間を利
用した論理ゲートの多段縦続接続という構成にする。一
方、遅延時間が短く（論理ゲート１段の信号伝搬遅延時
間以下）微小時間の制御を要する場合には、例えば図１
１に示すような構成の単位回路４６を使用する。
場合には、例えば遅延回路４１を信号伝搬遅延時間を利
用した論理ゲートの多段縦続接続という構成にする。一
方、遅延時間が短く（論理ゲート１段の信号伝搬遅延時
間以下）微小時間の制御を要する場合には、例えば図１
１に示すような構成の単位回路４６を使用する。
【０００９】図１１の単位回路４６では、入力端子４７
から分岐した２つのバッファ論理ゲート４８、４９の出
力段に、それぞれ異なる負荷容量Ｃ0 、Ｃ1 を接続す
る。この容量Ｃ0 、Ｃ1 の値をＣ1 ＞Ｃ0 としておく
と、論理ゲート４８、４９の伝搬遅延時間の負荷容量依
存性により、容量Ｃ1 を負荷とする方が信号伝搬時間が
長くなる。すなわち、容量Ｃ1 を負荷する方が遅延パス
４２として、容量Ｃ0 を負荷とする方が基本パス４３と
して機能する。両者のゲート伝搬遅延時間の差分が遅延
時間となる。５０は出力端子である。
から分岐した２つのバッファ論理ゲート４８、４９の出
力段に、それぞれ異なる負荷容量Ｃ0 、Ｃ1 を接続す
る。この容量Ｃ0 、Ｃ1 の値をＣ1 ＞Ｃ0 としておく
と、論理ゲート４８、４９の伝搬遅延時間の負荷容量依
存性により、容量Ｃ1 を負荷とする方が信号伝搬時間が
長くなる。すなわち、容量Ｃ1 を負荷する方が遅延パス
４２として、容量Ｃ0 を負荷とする方が基本パス４３と
して機能する。両者のゲート伝搬遅延時間の差分が遅延
時間となる。５０は出力端子である。
【００１０】一方、遅延時間が短い他の構成例の単位回
路５１を図１２に示す。この単位回路５１は、バッファ
論理ゲート５２の出力端子５３側に付加した可変容量素
子５４のバイアス電位をＤ／Ａ変換器５５で制御して、
論理ゲート５２の伝搬遅延時間の負荷容量依存性を利用
して微小に伝搬遅延量を制御するものである。この回路
構成では、セレクタの代わりに遅延設定データ入力端子
群５６を設け、この端子群５６の入力データを複数種類
から選択できるようにすることにより複数種類の遅延時
間選択が可能となる。
路５１を図１２に示す。この単位回路５１は、バッファ
論理ゲート５２の出力端子５３側に付加した可変容量素
子５４のバイアス電位をＤ／Ａ変換器５５で制御して、
論理ゲート５２の伝搬遅延時間の負荷容量依存性を利用
して微小に伝搬遅延量を制御するものである。この回路
構成では、セレクタの代わりに遅延設定データ入力端子
群５６を設け、この端子群５６の入力データを複数種類
から選択できるようにすることにより複数種類の遅延時
間選択が可能となる。
【００１１】
【発明が解決しようとする課題】ことろが、図１２に示
す回路は、構成要素としてＤ／Ａ変換器５５が必要とな
り、回路規模の著しい増大を招き、かつアナログ回路用
の高精度のプロセス技術を必要とすることから、可変遅
延回路を必要とする装置の小型化、低価格化を図る上で
大きな阻害要因となっていた。
す回路は、構成要素としてＤ／Ａ変換器５５が必要とな
り、回路規模の著しい増大を招き、かつアナログ回路用
の高精度のプロセス技術を必要とすることから、可変遅
延回路を必要とする装置の小型化、低価格化を図る上で
大きな阻害要因となっていた。
【００１２】一方、図１１に示す回路は、集積規模は小
規模で実現できるものの、基本パス４３と遅延パス４２
に含まれるバッファ論理ゲート４８、４９が互いに独立
なため、半導体製造プロセスにおいて必然的に存在する
素子特性バラツキにより、それぞれのパスに付加した容
量Ｃ0 、Ｃ1 に正確に依存した遅延量が得られないとい
う問題があった。
規模で実現できるものの、基本パス４３と遅延パス４２
に含まれるバッファ論理ゲート４８、４９が互いに独立
なため、半導体製造プロセスにおいて必然的に存在する
素子特性バラツキにより、それぞれのパスに付加した容
量Ｃ0 、Ｃ1 に正確に依存した遅延量が得られないとい
う問題があった。
【００１３】すなわち、基本パス４３のバッファ論理ゲ
ート４８と遅延パス４２のバッファ論理ゲート４９との
間でそれらのゲートを構成しているトランジスタや抵抗
素子の特性にバラツキがあるため、本来等しくあるべき
無負荷状態での伝搬遅延時間が一致せず、よって基本パ
ス４３に対する遅延パス４２の遅延増加量が設計通りに
得られないという問題を有していた。
ート４８と遅延パス４２のバッファ論理ゲート４９との
間でそれらのゲートを構成しているトランジスタや抵抗
素子の特性にバラツキがあるため、本来等しくあるべき
無負荷状態での伝搬遅延時間が一致せず、よって基本パ
ス４３に対する遅延パス４２の遅延増加量が設計通りに
得られないという問題を有していた。
【００１４】例えば、半導体集積回路の同一チップ内の
しかも近接した場所に配置された論理ゲートどうしであ
っても素子特性のバラツキによって、それらの伝搬遅延
時間には１０％程度のバラツキが生じるため、無負荷時
の伝搬遅延時間が１００ｐｓの論理ゲートを用いて該伝
搬遅延時間の５％に相当する５ｐｓの微小な遅延量を遅
延パスで発生するように設計した場合には、最悪状態に
は逆に基本パスの方が５ｐｓ余分な遅延量を発生してし
まう事態が生じるわけである。
しかも近接した場所に配置された論理ゲートどうしであ
っても素子特性のバラツキによって、それらの伝搬遅延
時間には１０％程度のバラツキが生じるため、無負荷時
の伝搬遅延時間が１００ｐｓの論理ゲートを用いて該伝
搬遅延時間の５％に相当する５ｐｓの微小な遅延量を遅
延パスで発生するように設計した場合には、最悪状態に
は逆に基本パスの方が５ｐｓ余分な遅延量を発生してし
まう事態が生じるわけである。
【００１５】以上のように、従来の技術では、小規模単
純な回路構成で素子特定のバラツキの影響を受けずに微
小な遅延量を安定に制御することは困難であった。
純な回路構成で素子特定のバラツキの影響を受けずに微
小な遅延量を安定に制御することは困難であった。
【００１６】本発明は以上のような問題点に鑑みてなさ
れたものであって、その目的は、小規模で単純な回路構
成で実現でき、且つ素子特性のバラツキの影響を受ける
こともなく、しかも微小な遅延量を安定に制御できるよ
うにした可変遅延回路を提供することである。
れたものであって、その目的は、小規模で単純な回路構
成で実現でき、且つ素子特性のバラツキの影響を受ける
こともなく、しかも微小な遅延量を安定に制御できるよ
うにした可変遅延回路を提供することである。
【００１７】
【課題を解決するための手段】第１の発明は、信号を入
力してから出力するまでの遅延時間を制御する可変遅延
回路において、遅延設定データ入力信号に応じて出力信
号レベルを一定量変更させる可変レベルシフト回路と、
該可変レベルシフト回路の出力信号を入力し、該入力し
た信号に対応した論理信号を一定のレベルで出力するバ
ッファ回路とを具備し、上記可変レベルシフト回路の出
力信号のレベルに応じて上記可変レベルシフト回路での
伝搬遅延時間が変化し入出力端子間の伝搬遅延時間が変
化するように構成した。
力してから出力するまでの遅延時間を制御する可変遅延
回路において、遅延設定データ入力信号に応じて出力信
号レベルを一定量変更させる可変レベルシフト回路と、
該可変レベルシフト回路の出力信号を入力し、該入力し
た信号に対応した論理信号を一定のレベルで出力するバ
ッファ回路とを具備し、上記可変レベルシフト回路の出
力信号のレベルに応じて上記可変レベルシフト回路での
伝搬遅延時間が変化し入出力端子間の伝搬遅延時間が変
化するように構成した。
【００１８】第２の発明は、上記可変レベルシフト回路
を、上記遅延設定データ入力信号に応じて複数の出力信
号レベルからいずれかを選択的に発生して出力するレベ
ル選択発生回路と、遅延させるべき信号の入力に応じて
上記レベル選択発生回路で選択されたレベルの出力信号
を出力する差動論理回路と、定電流源回路とから構成し
て、上記レベル選択発生回路、上記差動論理回路、およ
び上記定電流源回路が、電流パスを共有するようにし
た。
を、上記遅延設定データ入力信号に応じて複数の出力信
号レベルからいずれかを選択的に発生して出力するレベ
ル選択発生回路と、遅延させるべき信号の入力に応じて
上記レベル選択発生回路で選択されたレベルの出力信号
を出力する差動論理回路と、定電流源回路とから構成し
て、上記レベル選択発生回路、上記差動論理回路、およ
び上記定電流源回路が、電流パスを共有するようにし
た。
【００１９】第３の発明は、上記レベル選択発生回路を
第１、第２の差動回路で構成し、該第１、第２の差動回
路間で対となり、上記遅延設定データ入力信号によって
１対が選択される複数の異なる電流パス対を形成し、該
複数の電流パス対のうちの第１の電流パス対を同一特性
に設計された電流スイッチ用トランジスタと同一特性に
設計された負荷抵抗とが直列接続されたパスの対で形成
し、第２又は第３以上の電流パス対を同一特性に設計さ
れた別の電流スイッチ用トランジスタと上記負荷抵抗と
段数が異なるダイオードとが直列接続されたパスの対で
形成する。上記差動論理回路を、上記遅延させるべき信
号を入力し且つ上記レベル選択発生回路で選択された電
流パス対を能動負荷とする第３の差動回路から構成す
る。
第１、第２の差動回路で構成し、該第１、第２の差動回
路間で対となり、上記遅延設定データ入力信号によって
１対が選択される複数の異なる電流パス対を形成し、該
複数の電流パス対のうちの第１の電流パス対を同一特性
に設計された電流スイッチ用トランジスタと同一特性に
設計された負荷抵抗とが直列接続されたパスの対で形成
し、第２又は第３以上の電流パス対を同一特性に設計さ
れた別の電流スイッチ用トランジスタと上記負荷抵抗と
段数が異なるダイオードとが直列接続されたパスの対で
形成する。上記差動論理回路を、上記遅延させるべき信
号を入力し且つ上記レベル選択発生回路で選択された電
流パス対を能動負荷とする第３の差動回路から構成す
る。
【００２０】
【作用】第１の発明では、可変レベルシフト回路の出力
信号のレベルに応じて、その可変レベルシフト回路の入
出力端子間の伝搬遅延時間が微小に制御される。可変レ
ベルシフト回路においてレベルの変化した出力信号は、
バッファ回路によって一定のレベルの出力信号に正規化
される。
信号のレベルに応じて、その可変レベルシフト回路の入
出力端子間の伝搬遅延時間が微小に制御される。可変レ
ベルシフト回路においてレベルの変化した出力信号は、
バッファ回路によって一定のレベルの出力信号に正規化
される。
【００２１】第２の発明では、可変レベルシフト回路の
電流パスが差動論理回路や定電流源回路で共通となるの
で、可変レベルシフト回路において設定した遅延量に拘
らず回路中の素子特性変動による遅延量のバラツキが除
去される。
電流パスが差動論理回路や定電流源回路で共通となるの
で、可変レベルシフト回路において設定した遅延量に拘
らず回路中の素子特性変動による遅延量のバラツキが除
去される。
【００２２】第３の発明では、可変レベルシフト回路内
の設定遅延量の異なる電流パス対間においても、第１、
第２の差動回路のトランジスタやダイオート等の能動素
子のみが異なる素子で形成され負荷抵抗は共通化される
ので、この点でも遅延量のバラツキが除去されるように
なる。
の設定遅延量の異なる電流パス対間においても、第１、
第２の差動回路のトランジスタやダイオート等の能動素
子のみが異なる素子で形成され負荷抵抗は共通化される
ので、この点でも遅延量のバラツキが除去されるように
なる。
【００２３】
【実施例】以下、本発明の実施例を説明する。図１はそ
の可変遅延回路の原理構成を示すブロック図である。こ
の可変遅延回路は、可変レベルシフト回路１０とバッフ
ァ回路２０を縦続接続した構成によって実現される。図
２はこの可変遅延回路の各信号の動作波形を示すタイム
チャートである。
の可変遅延回路の原理構成を示すブロック図である。こ
の可変遅延回路は、可変レベルシフト回路１０とバッフ
ァ回路２０を縦続接続した構成によって実現される。図
２はこの可変遅延回路の各信号の動作波形を示すタイム
チャートである。
【００２４】可変レベルシフト回路１０は、クロック入
力信号ＣT 、クロック反転入力信号ＣC 、遅延設定デー
タ入力信号Ｄ0 〜Ｄn 、並びにクロック出力信号Ｑ0T、
クロック反転出力信号Ｑ0Cの信号端子を有する。遅延設
定データ入力信号Ｄ0 〜Ｄnは、その内の１ケのみが論
理ハイレベルとなり、他は全て論理ローレベルとなるよ
う設定されるものであって、この遅延設定データ信号Ｄ
0 〜Ｄn のどの信号が論理ハイレベルになるかによって
可変レベルシフト回路１０の出力レベルが決定される。
図２のタイムチャートでは、遅延設定データＤ0 〜Ｄn
による設定内容に応じて、論理ローレベル側のレベルが
一定量シフトすること、すなわち論理振幅が変化するこ
とを示している。
力信号ＣT 、クロック反転入力信号ＣC 、遅延設定デー
タ入力信号Ｄ0 〜Ｄn 、並びにクロック出力信号Ｑ0T、
クロック反転出力信号Ｑ0Cの信号端子を有する。遅延設
定データ入力信号Ｄ0 〜Ｄnは、その内の１ケのみが論
理ハイレベルとなり、他は全て論理ローレベルとなるよ
う設定されるものであって、この遅延設定データ信号Ｄ
0 〜Ｄn のどの信号が論理ハイレベルになるかによって
可変レベルシフト回路１０の出力レベルが決定される。
図２のタイムチャートでは、遅延設定データＤ0 〜Ｄn
による設定内容に応じて、論理ローレベル側のレベルが
一定量シフトすること、すなわち論理振幅が変化するこ
とを示している。
【００２５】また、信号スルーレート、すなわち出力信
号の反転動作時の遷移速度は、微小な論理振幅の変動下
では一定にできるので、論理振幅の増大とともに、可変
レベルシフト回路１０の入出力間の伝搬遅延時間をΔｔ
1 、Δｔ2 、又はΔｔ3 のように増大変化させることが
できる。
号の反転動作時の遷移速度は、微小な論理振幅の変動下
では一定にできるので、論理振幅の増大とともに、可変
レベルシフト回路１０の入出力間の伝搬遅延時間をΔｔ
1 、Δｔ2 、又はΔｔ3 のように増大変化させることが
できる。
【００２６】後段のバッファ回路２０は、そこで得られ
るクロック出力信号Ｑ1T、クロック反転出力信号Ｑ1Cの
レベルを可変レベルシフト回路１０の出力信号Ｑ0T、Ｑ
0Cのレベルにかかわらず一定のレベルに正規化する。
るクロック出力信号Ｑ1T、クロック反転出力信号Ｑ1Cの
レベルを可変レベルシフト回路１０の出力信号Ｑ0T、Ｑ
0Cのレベルにかかわらず一定のレベルに正規化する。
【００２７】このバッファ回路２０の伝搬遅延時間は一
定の時間ΔｔB であるので、Δｔ1＋ΔｔB 、Δｔ2 ＋
ΔｔB 、またはΔｔ3 ＋ΔｔB が本発明の可変遅延回路
で得られる遅延時間となる。すなわち、相補クロック出
力信号Ｑ1T、Ｑ1Cは、相補クロック入力信号ＣT 、ＣC
に対して遅延設定データ入力信号Ｄ0 〜Ｄn による設定
に応じた微小な遅延時間差を有し、かつ一定の信号レベ
ルで、バッファ回路２０から出力する。
定の時間ΔｔB であるので、Δｔ1＋ΔｔB 、Δｔ2 ＋
ΔｔB 、またはΔｔ3 ＋ΔｔB が本発明の可変遅延回路
で得られる遅延時間となる。すなわち、相補クロック出
力信号Ｑ1T、Ｑ1Cは、相補クロック入力信号ＣT 、ＣC
に対して遅延設定データ入力信号Ｄ0 〜Ｄn による設定
に応じた微小な遅延時間差を有し、かつ一定の信号レベ
ルで、バッファ回路２０から出力する。
【００２８】上記した可変レベルシフト回路１０の基本
構成を図３に示す。なお、この図３および後に示す他の
構成例では電界効果トランジスタ（ＦＥＴ）によって可
変レベルシフト回路やバッファ回路を構成しているが、
これに限定されることなく、バイポーラトランジスタで
も良い。またＦＥＴも本実施例で示すＧａＡｓＭＥＳＦ
ＥＴに限らず、例えばＳｉによるＭＯＳ型ＦＥＴ等でも
良い。図３に示した可変レベルシフト回路１０は、レベ
ル選択発生回路１１、差動論理回路１２、および定電流
源１３から構成されており、それらのレベル選択発生回
路１１、差動論理回路１２、および定電流源１３は接地
と電源ＶSS間に直列的に接続され、電流パスを共有して
いる。
構成を図３に示す。なお、この図３および後に示す他の
構成例では電界効果トランジスタ（ＦＥＴ）によって可
変レベルシフト回路やバッファ回路を構成しているが、
これに限定されることなく、バイポーラトランジスタで
も良い。またＦＥＴも本実施例で示すＧａＡｓＭＥＳＦ
ＥＴに限らず、例えばＳｉによるＭＯＳ型ＦＥＴ等でも
良い。図３に示した可変レベルシフト回路１０は、レベ
ル選択発生回路１１、差動論理回路１２、および定電流
源１３から構成されており、それらのレベル選択発生回
路１１、差動論理回路１２、および定電流源１３は接地
と電源ＶSS間に直列的に接続され、電流パスを共有して
いる。
【００２９】レベル選択発生回路１１は遅延設定データ
入力信号Ｄ0 〜Ｄn が印加し、その信号Ｄ0 〜Ｄn のう
ちの１つを論理ハイレベルとし、他を論理ローレベルと
することにより、反転出力信号Ｑ0Cのレベルが選択され
る。このレベル選択により相補クロック出力信号Ｑ0T、
Ｑ0Cの論理振幅が選択されるので、図３のレベル選択発
生回路１１を使用することによって、遅延時間を制御で
きる。
入力信号Ｄ0 〜Ｄn が印加し、その信号Ｄ0 〜Ｄn のう
ちの１つを論理ハイレベルとし、他を論理ローレベルと
することにより、反転出力信号Ｑ0Cのレベルが選択され
る。このレベル選択により相補クロック出力信号Ｑ0T、
Ｑ0Cの論理振幅が選択されるので、図３のレベル選択発
生回路１１を使用することによって、遅延時間を制御で
きる。
【００３０】ここで、図３に示す可変レベルシフト回路
１０を図１の可変遅延回路に適用した場合を、図１１に
示した単位回路４６を有する図１０の可変遅延回路と比
較する。図１１の回路においては設定された遅延時間に
よって異なったバッファ論理ゲート４８又は４９を通過
しているため、図１０の可変遅延回路では素子特性のバ
ラツキに起因する遅延時間の変動を有する欠点があるの
に対し、図３の可変レベルシフト回路１０を利用した図
１の可変遅延回路では、レベル選択の如何に拘らず同一
の差動論理回路１２および定電流源１３によって動作す
るので、素子特性のバラツキが問題とならず、したがっ
て遅延時間を微小に制御できる利点を有する。
１０を図１の可変遅延回路に適用した場合を、図１１に
示した単位回路４６を有する図１０の可変遅延回路と比
較する。図１１の回路においては設定された遅延時間に
よって異なったバッファ論理ゲート４８又は４９を通過
しているため、図１０の可変遅延回路では素子特性のバ
ラツキに起因する遅延時間の変動を有する欠点があるの
に対し、図３の可変レベルシフト回路１０を利用した図
１の可変遅延回路では、レベル選択の如何に拘らず同一
の差動論理回路１２および定電流源１３によって動作す
るので、素子特性のバラツキが問題とならず、したがっ
て遅延時間を微小に制御できる利点を有する。
【００３１】図４に可変レベルシフト回路１０の具体的
回路（第１の実施例）を示す。本実施例の可変レベルシ
フト回路１０は単一の定電流源１３で駆動される上段ゲ
ート（レベル選択発生回路１１）、下段ゲート（差動論
理回路１２）の２段シリーズゲートによって構成され
る。
回路（第１の実施例）を示す。本実施例の可変レベルシ
フト回路１０は単一の定電流源１３で駆動される上段ゲ
ート（レベル選択発生回路１１）、下段ゲート（差動論
理回路１２）の２段シリーズゲートによって構成され
る。
【００３２】図４において、上段ゲートを構成するレベ
ル選択発生回路１１のトランジスタＱ1 、Ｑ2 をもつ第
１の差動回路、およびトランジスタＱ3 、Ｑ4 をもつ第
２の差動回路は、両差動回路間で対となるような２対の
電流パスをもつ。まず、１対の電流パスＩ0T、Ｔ0Cは、
同一特性に設計された電流スイッチ用のトランジスタＱ
1 、Ｑ3 と、同一特性に設計された負荷抵抗ＲL1、ＲL2
との直列接続回路で構成される。残る１対の電流パスＩ
1T、Ｉ1Cは、上記した負荷抵抗ＲL1、ＲL2と、上記トラ
ンジスタＱ1 、Ｑ3 と同一特性に設計された電流スイッ
チ用トランジスタＱ2 、Ｑ4 と、ダイオードＤ1 、Ｄ2
との直列接続回路で構成される。
ル選択発生回路１１のトランジスタＱ1 、Ｑ2 をもつ第
１の差動回路、およびトランジスタＱ3 、Ｑ4 をもつ第
２の差動回路は、両差動回路間で対となるような２対の
電流パスをもつ。まず、１対の電流パスＩ0T、Ｔ0Cは、
同一特性に設計された電流スイッチ用のトランジスタＱ
1 、Ｑ3 と、同一特性に設計された負荷抵抗ＲL1、ＲL2
との直列接続回路で構成される。残る１対の電流パスＩ
1T、Ｉ1Cは、上記した負荷抵抗ＲL1、ＲL2と、上記トラ
ンジスタＱ1 、Ｑ3 と同一特性に設計された電流スイッ
チ用トランジスタＱ2 、Ｑ4 と、ダイオードＤ1 、Ｄ2
との直列接続回路で構成される。
【００３３】このレベル選択発生回路１１では、トラン
ジスタＱ1 、Ｑ3 のゲート端子に遅延設定データ入力信
号ＤT （Ｄ0 に相当する。）が入力され、トランジスタ
Ｑ2、Ｑ4 のゲート端子に遅延設定データ反転入力信号
ＤC （Ｄ1 に相当する。）が入力することによって、そ
れら遅延設定データ入力信号ＤT 、ＤC の論理に応じ
て、電流パスＩ0TとＩ0Cの対、又はＩ1TとＩ1Cの対の一
方が導通状態に制御される。
ジスタＱ1 、Ｑ3 のゲート端子に遅延設定データ入力信
号ＤT （Ｄ0 に相当する。）が入力され、トランジスタ
Ｑ2、Ｑ4 のゲート端子に遅延設定データ反転入力信号
ＤC （Ｄ1 に相当する。）が入力することによって、そ
れら遅延設定データ入力信号ＤT 、ＤC の論理に応じ
て、電流パスＩ0TとＩ0Cの対、又はＩ1TとＩ1Cの対の一
方が導通状態に制御される。
【００３４】下段ゲートを構成する差動論理回路１２の
差動回路は同一特性に設計された電流スイッチ用トラン
ジスタＱ5 、Ｑ6 によって構成され、そのトランジスタ
Ｑ5、Ｑ6 のゲート端子に相補クロック入力信号ＣT 、
ＣC がそれぞれ入力し、ドレイン端子から相補クロック
出力信号Ｑ0T、Ｑ0Cが出力している。すなわち、この差
動回路を構成するトランジスタＱ5 、Ｑ6 には、その能
動的負荷として、上記した電流パス対Ｉ0T、Ｉ0C、又は
Ｉ1T、Ｉ1Cが選択的に接続される。
差動回路は同一特性に設計された電流スイッチ用トラン
ジスタＱ5 、Ｑ6 によって構成され、そのトランジスタ
Ｑ5、Ｑ6 のゲート端子に相補クロック入力信号ＣT 、
ＣC がそれぞれ入力し、ドレイン端子から相補クロック
出力信号Ｑ0T、Ｑ0Cが出力している。すなわち、この差
動回路を構成するトランジスタＱ5 、Ｑ6 には、その能
動的負荷として、上記した電流パス対Ｉ0T、Ｉ0C、又は
Ｉ1T、Ｉ1Cが選択的に接続される。
【００３５】下段の差動論理回路１２の差動接続のトラ
ンジスタＱ5 、Ｑ6 の共通ソース端子には、定電流源回
路１３を構成するトランジスタＱ7 が接続され、そのト
ランジスタＱ7 のゲート・ソース間に一定のバイアス電
圧ＶCS 1 を供給することによって、このトランジスタＱ
7 の電流電圧特性で決まる一定の電流ＩCS 1 が定常的に
トランジスタＱ1 〜Ｑ6 の電流経路から引き抜かれる。
ンジスタＱ5 、Ｑ6 の共通ソース端子には、定電流源回
路１３を構成するトランジスタＱ7 が接続され、そのト
ランジスタＱ7 のゲート・ソース間に一定のバイアス電
圧ＶCS 1 を供給することによって、このトランジスタＱ
7 の電流電圧特性で決まる一定の電流ＩCS 1 が定常的に
トランジスタＱ1 〜Ｑ6 の電流経路から引き抜かれる。
【００３６】遅延設定データ入力信号ＤT が論理ハイレ
ベル、遅延設定データ反転入力信号ＤC が論理ローレベ
ル状態の場合には、相補クロック入力信号ＣT 、ＣC の
論理に応じて電流パス対Ｉ0T、Ｉ0Cの一方が導通状態と
なる。Ｉ0Tが導通状態になった場合について、相補クロ
ック出力信号Ｑ0T、Ｑ0Cの電位状態を考察する。
ベル、遅延設定データ反転入力信号ＤC が論理ローレベ
ル状態の場合には、相補クロック入力信号ＣT 、ＣC の
論理に応じて電流パス対Ｉ0T、Ｉ0Cの一方が導通状態と
なる。Ｉ0Tが導通状態になった場合について、相補クロ
ック出力信号Ｑ0T、Ｑ0Cの電位状態を考察する。
【００３７】以下の説明では、簡単のためトランジスタ
のしきい値電圧は０Ｖと仮定する。電流パスＩ0Tが導通
状態となるのはクロック入力信号ＣT が論理ハイレベル
のときで、このとき、トランジスタＱ1 が導通状態、ト
ランジスタＱ3 が非導通状態にある。よって、トランジ
スタＱ1 のソース電位（すなわち、クロック反転出力信
号Ｑ0Cの電位）は、トランジスタＱ1 のゲート電圧（す
なわち、遅延設定データ入力信号ＤT の論理ハイレベ
ル）からトランジスタＱ1 の導通時のゲート・ソース間
電圧ＶGS 1 だけ低く、一方、トランジスタＱ3 のソース
電位（すなわちクロック出力信号Ｑ0Tの電位）はトラン
ジスタＱ3 のゲート電位（すわなち、遅延設定データ入
力信号ＤT の論理ハイレベル）まで上昇する。
のしきい値電圧は０Ｖと仮定する。電流パスＩ0Tが導通
状態となるのはクロック入力信号ＣT が論理ハイレベル
のときで、このとき、トランジスタＱ1 が導通状態、ト
ランジスタＱ3 が非導通状態にある。よって、トランジ
スタＱ1 のソース電位（すなわち、クロック反転出力信
号Ｑ0Cの電位）は、トランジスタＱ1 のゲート電圧（す
なわち、遅延設定データ入力信号ＤT の論理ハイレベ
ル）からトランジスタＱ1 の導通時のゲート・ソース間
電圧ＶGS 1 だけ低く、一方、トランジスタＱ3 のソース
電位（すなわちクロック出力信号Ｑ0Tの電位）はトラン
ジスタＱ3 のゲート電位（すわなち、遅延設定データ入
力信号ＤT の論理ハイレベル）まで上昇する。
【００３８】一方、クロック入力信号ＣC が論理ハイレ
ベルになると、電流パスＩ0Cが導通状態になり、トラン
ジスタＱ1 とＱ3 の導通状態が上記の状態から反転す
る。トランジスタＱ1 、Ｑ3 の導通時のバイアス条件は
全く等しいから、トランジスタＱ3 の導通時のゲート・
ソース間電位差ＶGS 3 は前記のＶGS 1 に等しい。
ベルになると、電流パスＩ0Cが導通状態になり、トラン
ジスタＱ1 とＱ3 の導通状態が上記の状態から反転す
る。トランジスタＱ1 、Ｑ3 の導通時のバイアス条件は
全く等しいから、トランジスタＱ3 の導通時のゲート・
ソース間電位差ＶGS 3 は前記のＶGS 1 に等しい。
【００３９】そこで、ＶGS 1 ＝ＶGS 3 ＝ＶGS 1 3とする
と、結局、相補クロック出力信号Ｑ0T、Ｑ0Cとしては、
遅延設定データ入力信号ＤT が論理ハイレベルを論理ハ
イレベルとし、遅延設定データ入力信号ＤT の論理ハイ
レベルからトランジスタＱ1 、Ｑ3 のゲート・ソース間
電位差ＶGS 1 3だけ降下した電位を論理ローレベルとする
レベルの信号となる。
と、結局、相補クロック出力信号Ｑ0T、Ｑ0Cとしては、
遅延設定データ入力信号ＤT が論理ハイレベルを論理ハ
イレベルとし、遅延設定データ入力信号ＤT の論理ハイ
レベルからトランジスタＱ1 、Ｑ3 のゲート・ソース間
電位差ＶGS 1 3だけ降下した電位を論理ローレベルとする
レベルの信号となる。
【００４０】一方、データ反転入力信号ＤC の論理がハ
イレベル、データ入力信号ＤT の論理レベルがローレベ
ルの状態の場合には、相補クロック入力信号ＣT 、ＣC
に応じて電流パスＩ1TまたはＩ1Cが導通状態となる。こ
の場合は、トランジスタＱ2またはＱ4 が導通状態とな
り、上述した場合と全く同様な理由によって、相補クロ
ック出力信号Ｑ0T、Ｑ0Cとしては、遅延設定データ反転
入力信号ＤC が論理ハイレベルを論理ハイレベルとし、
遅延設定データ反転入力信号ＤC の論理ハイレベルから
トランジスタＱ2 、Ｑ4 のゲート・ソース間電位差ＶGS
2 4だけ降下した電位を論理ローレベルとする出力レベル
の信号となる。なお、ＶGS 2 4＝ＶGS 2 ＝ＶGS 4 であり、
ＶGS 2 はトランジスタＱ2 の導通時のゲート・ソース間
電位差、ＶGS 4 はトランジスタＱ4 の導通時のゲート・
ソース間電位差である。
イレベル、データ入力信号ＤT の論理レベルがローレベ
ルの状態の場合には、相補クロック入力信号ＣT 、ＣC
に応じて電流パスＩ1TまたはＩ1Cが導通状態となる。こ
の場合は、トランジスタＱ2またはＱ4 が導通状態とな
り、上述した場合と全く同様な理由によって、相補クロ
ック出力信号Ｑ0T、Ｑ0Cとしては、遅延設定データ反転
入力信号ＤC が論理ハイレベルを論理ハイレベルとし、
遅延設定データ反転入力信号ＤC の論理ハイレベルから
トランジスタＱ2 、Ｑ4 のゲート・ソース間電位差ＶGS
2 4だけ降下した電位を論理ローレベルとする出力レベル
の信号となる。なお、ＶGS 2 4＝ＶGS 2 ＝ＶGS 4 であり、
ＶGS 2 はトランジスタＱ2 の導通時のゲート・ソース間
電位差、ＶGS 4 はトランジスタＱ4 の導通時のゲート・
ソース間電位差である。
【００４１】ここで、上述した論理ローレベル状態時に
おけるトランジスタＱ1 、Ｑ3 のゲート・ソース間電位
差ＶGS 1 3とトランジスタＱ2 、Ｑ4 のゲート・ソース間
電位差ＶGS 2 4とには、以下の理由によって、ＶGS 1 3＜Ｖ
GS 2 4なる関係が生じる。すなわち、遅延設定データ入力
信号ＤT が論理ハイレベルで電流パスＩ0T、又はＩ0Cが
導通状態の時のトランジスタＱ1 、又はＱ3 のドレイン
電位は、接地電位から「ＩCS 1 ×ＲL 」（但し、ＲL ＝
ＲL1＝ＲL2）だけ降下した電位である。これに対し、遅
延設定データ反転入力端子ＤC が論理ハイレベルで電流
パスＩ1T、又はＩ1Cが導通状態の時のトランジスタＱ
2 、又はＱ4 のドレイン電位は、接地電位から「ＩCS 1
×ＲL 」の電圧に加え、さらにダイオードＤ1 、又はＤ
2 の障壁電位ＶBHだけ降下した電位にある。
おけるトランジスタＱ1 、Ｑ3 のゲート・ソース間電位
差ＶGS 1 3とトランジスタＱ2 、Ｑ4 のゲート・ソース間
電位差ＶGS 2 4とには、以下の理由によって、ＶGS 1 3＜Ｖ
GS 2 4なる関係が生じる。すなわち、遅延設定データ入力
信号ＤT が論理ハイレベルで電流パスＩ0T、又はＩ0Cが
導通状態の時のトランジスタＱ1 、又はＱ3 のドレイン
電位は、接地電位から「ＩCS 1 ×ＲL 」（但し、ＲL ＝
ＲL1＝ＲL2）だけ降下した電位である。これに対し、遅
延設定データ反転入力端子ＤC が論理ハイレベルで電流
パスＩ1T、又はＩ1Cが導通状態の時のトランジスタＱ
2 、又はＱ4 のドレイン電位は、接地電位から「ＩCS 1
×ＲL 」の電圧に加え、さらにダイオードＤ1 、又はＤ
2 の障壁電位ＶBHだけ降下した電位にある。
【００４２】ＦＥＴのドレイン・ソース間電圧ＶDSに対
するドレイン・ソース間電流ＩDSの特性は、図７に示す
ように、一般にはドイレン・ソース間電流ＩDSが定電流
とみなされる領域であってもわずかのドレイン・ソース
間電圧ＶDS依存性（ドレインコンダクタンス）を有す
る。したがって、トランジスタＱ7 で決まる一定の電流
ＩCS 1 を流すためには、ドレイン・ソース間電圧ＶDSに
応じてゲート・ソース間電圧ＶGSを変化させることにな
る。いま、トランジスタＱ1 〜Ｑ4 のゲート電位は相補
データ入力信号ＤT 、ＤC によって規定されているの
で、ドレイン電位が降下すればソース電位も降下するこ
とになる。従って、ＶGS 1 3＜ＶGS 2 4なる関係が生じるの
である。
するドレイン・ソース間電流ＩDSの特性は、図７に示す
ように、一般にはドイレン・ソース間電流ＩDSが定電流
とみなされる領域であってもわずかのドレイン・ソース
間電圧ＶDS依存性（ドレインコンダクタンス）を有す
る。したがって、トランジスタＱ7 で決まる一定の電流
ＩCS 1 を流すためには、ドレイン・ソース間電圧ＶDSに
応じてゲート・ソース間電圧ＶGSを変化させることにな
る。いま、トランジスタＱ1 〜Ｑ4 のゲート電位は相補
データ入力信号ＤT 、ＤC によって規定されているの
で、ドレイン電位が降下すればソース電位も降下するこ
とになる。従って、ＶGS 1 3＜ＶGS 2 4なる関係が生じるの
である。
【００４３】ここで、相補クロック出力信号Ｑ0T、Ｑ0C
のレベルに着目すると、遅延設定データ入力信号ＤT が
論理ハイレベル時の場合に比べて、遅延設定データ反転
入力信号ＤC が論理ハイレベル時の方が、論理ローレベ
ル電位がＶGS 2 4とＶGS 1 3の差分（ΔＶGS）だけ降下する
ことになる。一方、論理ハイレベルは上述のとおり、相
補データ入力信号ＤT 、ＤC に依存せず一定レベルを保
つから、その結果、遅延設定データ反転入力信号ＤC が
論理ハイレベル時の方がΔＶGSだけ大きい論理振幅が得
られることになる。
のレベルに着目すると、遅延設定データ入力信号ＤT が
論理ハイレベル時の場合に比べて、遅延設定データ反転
入力信号ＤC が論理ハイレベル時の方が、論理ローレベ
ル電位がＶGS 2 4とＶGS 1 3の差分（ΔＶGS）だけ降下する
ことになる。一方、論理ハイレベルは上述のとおり、相
補データ入力信号ＤT 、ＤC に依存せず一定レベルを保
つから、その結果、遅延設定データ反転入力信号ＤC が
論理ハイレベル時の方がΔＶGSだけ大きい論理振幅が得
られることになる。
【００４４】具体的な動作例として、トランジスタがＧ
ａＡｓＭＥＳＦＥＴで構成され、ダイオードＤ1 、Ｄ2
の障壁電位ＶBH＝０．６Ｖ、トランスコンダクタンスｇ
ｍ＝５０ｍＳ／５０μｍ、ドレインコンダクタンスｇｄ
＝５ｍＳ／５０μｍ、トランジスタのゲート幅Ｗｇ＝５
０μｍと仮定すると、電流パス対Ｉ0T、Ｉ0Cが導通状態
の時のトランジスタＱ1 、Ｑ3 のドレイン電位よりも電
流パス対Ｉ1T、Ｉ1Cが導通状態のときのトランジスタＱ
2 、Ｑ4 のドレイン電位がＶBH＝０．６Ｖだけ降下して
いる。
ａＡｓＭＥＳＦＥＴで構成され、ダイオードＤ1 、Ｄ2
の障壁電位ＶBH＝０．６Ｖ、トランスコンダクタンスｇ
ｍ＝５０ｍＳ／５０μｍ、ドレインコンダクタンスｇｄ
＝５ｍＳ／５０μｍ、トランジスタのゲート幅Ｗｇ＝５
０μｍと仮定すると、電流パス対Ｉ0T、Ｉ0Cが導通状態
の時のトランジスタＱ1 、Ｑ3 のドレイン電位よりも電
流パス対Ｉ1T、Ｉ1Cが導通状態のときのトランジスタＱ
2 、Ｑ4 のドレイン電位がＶBH＝０．６Ｖだけ降下して
いる。
【００４５】このときのトランジスタＱ2 、Ｑ4 のゲー
ト・ソース間電位差ＶGS 2 4のトランジスタＱ1 、Ｑ3 の
ゲート・ソース間電位差ＶGS 1 3に対する増加分ΔＶGSを
求めてみる。トランジスタＱ1 、Ｑ3 に対するトランジ
スタＱ2 、Ｑ4 のドレイン・ソース間電圧ＶDSの変化分
ΔＶDSは、 ΔＶDS＝−ＶBH＋ΔＶGS （１） で与えられる。
ト・ソース間電位差ＶGS 2 4のトランジスタＱ1 、Ｑ3 の
ゲート・ソース間電位差ＶGS 1 3に対する増加分ΔＶGSを
求めてみる。トランジスタＱ1 、Ｑ3 に対するトランジ
スタＱ2 、Ｑ4 のドレイン・ソース間電圧ＶDSの変化分
ΔＶDSは、 ΔＶDS＝−ＶBH＋ΔＶGS （１） で与えられる。
【００４６】ΔＶDSとΔＶGSによるドレイン・ソース間
電流ＩDSの変動分をΔＩDSとすると、このΔＩDSは、 ΔＩDS＝ｇｄ×ΔＶDS＋ｇｍ×ΔＶGS ＝ｇｄ×（−ＶBH＋ΔＶGS）＋ｇｍ×ΔＶGS （２） で与えられる。
電流ＩDSの変動分をΔＩDSとすると、このΔＩDSは、 ΔＩDS＝ｇｄ×ΔＶDS＋ｇｍ×ΔＶGS ＝ｇｄ×（−ＶBH＋ΔＶGS）＋ｇｍ×ΔＶGS （２） で与えられる。
【００４７】ところが、ＩDSはトランジスタＱ7 によっ
て常に一定値ＩCS 1 に保たれているので、 ΔＩDS＝０ （３） より、式（１）のΔＶGSは次式のようになる。 ΔＶGS＝［ｇｄ／（ｇｄ＋ｇｍ）］×ＶBH＝５５ｍＶ （４） したがって、遅延設定データ反転入力信号ＤC が論理ハ
イレベルの時の方がデータ入力信号ＤT が論理ハイレベ
ルの時に比べて、出力信号Ｑ0T、Ｑ0Cの振幅が５５ｍＶ
だけ大きくなる。
て常に一定値ＩCS 1 に保たれているので、 ΔＩDS＝０ （３） より、式（１）のΔＶGSは次式のようになる。 ΔＶGS＝［ｇｄ／（ｇｄ＋ｇｍ）］×ＶBH＝５５ｍＶ （４） したがって、遅延設定データ反転入力信号ＤC が論理ハ
イレベルの時の方がデータ入力信号ＤT が論理ハイレベ
ルの時に比べて、出力信号Ｑ0T、Ｑ0Cの振幅が５５ｍＶ
だけ大きくなる。
【００４８】論理振幅の増大に伴って、図２に示すよう
に相補クロック出力信号Ｑ0T、Ｑ0Cの反転動作に要する
偏移時間が増大する。言い替えれば、相補クロック入力
信号ＣT 、ＣC が入力されてから相補クロック出力信号
Ｑ0T、Ｑ0Cが応答するまでの時間（伝搬遅延時間）が増
大する。
に相補クロック出力信号Ｑ0T、Ｑ0Cの反転動作に要する
偏移時間が増大する。言い替えれば、相補クロック入力
信号ＣT 、ＣC が入力されてから相補クロック出力信号
Ｑ0T、Ｑ0Cが応答するまでの時間（伝搬遅延時間）が増
大する。
【００４９】ところで、図４に示した本実施例の回路構
成の場合は高速ＧａＡｓ論理回路として一般的なＳＣＦ
Ｌ（Source Coupled FET Logic ）の構成に準じるもの
である。このＳＣＦＬの標準論理振幅を１Ｖと仮定する
と、先の例で示した５５ｍＶの増加分は正規の論理振幅
の５．５％に相当する。
成の場合は高速ＧａＡｓ論理回路として一般的なＳＣＦ
Ｌ（Source Coupled FET Logic ）の構成に準じるもの
である。このＳＣＦＬの標準論理振幅を１Ｖと仮定する
と、先の例で示した５５ｍＶの増加分は正規の論理振幅
の５．５％に相当する。
【００５０】相補クロック出力信号Ｑ0T、Ｑ0Cの電位の
遷移速度は、トランジスタの速度性能と負荷抵抗ＲL1、
ＲL2の抵抗値によって決まり、相補遅延設定データ入力
信号ＤT 、ＤC の論理状態にはほとんど依存せず、一定
であると近似できるから、相補クロック出力信号Ｑ0T、
Ｑ0Cの反転動作に要する遷移時間の５．５％程度の時間
だけ、伝搬遅延時間が増大することになる。
遷移速度は、トランジスタの速度性能と負荷抵抗ＲL1、
ＲL2の抵抗値によって決まり、相補遅延設定データ入力
信号ＤT 、ＤC の論理状態にはほとんど依存せず、一定
であると近似できるから、相補クロック出力信号Ｑ0T、
Ｑ0Cの反転動作に要する遷移時間の５．５％程度の時間
だけ、伝搬遅延時間が増大することになる。
【００５１】相補クロック出力信号Ｑ0T、Ｑ0Cの遷移時
間は接続される配線の寄生容量と次段の回路の入力容量
とに依存するが、本実施例のようなファンアウト数が１
の場合には、通常入出力間の伝搬遅延時間と同程度のオ
ーダーとなる。このことは、本回路構成によって、入出
力間の伝搬遅延時間を数％だけ変更できることを意味す
るものである。
間は接続される配線の寄生容量と次段の回路の入力容量
とに依存するが、本実施例のようなファンアウト数が１
の場合には、通常入出力間の伝搬遅延時間と同程度のオ
ーダーとなる。このことは、本回路構成によって、入出
力間の伝搬遅延時間を数％だけ変更できることを意味す
るものである。
【００５２】一例として、カットオフ周波数１００ＧＨ
ｚ、しきい値電圧０ＶのＧａＡｓＭＥＳＦＥＴで図４の
回路を構成し、ＶSSとして−４．５Ｖを給電した場合、
相補遅延設定データ入力信号ＤT 、ＤC の切り換えによ
って、１ｐｓ以下の微小な電波遅延時間差を発生させる
ことができる。
ｚ、しきい値電圧０ＶのＧａＡｓＭＥＳＦＥＴで図４の
回路を構成し、ＶSSとして−４．５Ｖを給電した場合、
相補遅延設定データ入力信号ＤT 、ＤC の切り換えによ
って、１ｐｓ以下の微小な電波遅延時間差を発生させる
ことができる。
【００５３】さらに、厳密にはトランジスタＱ5 、Ｑ6
のゲート・ドレイン間電位差ＶGD 5 6に注目すると、ゲー
ト電位は相補クロック入力信号ＣT 、ＣC によって規定
されており、一方ドレイン電位は上述した通り、遅延設
定反転データ入力信号ＤC が論理ハイレベルの時の方が
ＶGD 5 6はΔＶGSだけ小さいことになる。トランジスタＱ
5 、Ｑ6 のゲート・ドレイン間容量ＣGDのバイアス依存
性にしたがってその容量ＣGDの変動分に応じた付加的な
遅延時間を得ることができる。この効果は、電源電圧Ｖ
SSの設定によって、その程度を調整できる。
のゲート・ドレイン間電位差ＶGD 5 6に注目すると、ゲー
ト電位は相補クロック入力信号ＣT 、ＣC によって規定
されており、一方ドレイン電位は上述した通り、遅延設
定反転データ入力信号ＤC が論理ハイレベルの時の方が
ＶGD 5 6はΔＶGSだけ小さいことになる。トランジスタＱ
5 、Ｑ6 のゲート・ドレイン間容量ＣGDのバイアス依存
性にしたがってその容量ＣGDの変動分に応じた付加的な
遅延時間を得ることができる。この効果は、電源電圧Ｖ
SSの設定によって、その程度を調整できる。
【００５４】すなわち、トランジスタＱ5 、Ｑ6 のゲー
ト・ドレイン間電位差ＶGD 5 6が常に逆バイアスされるよ
うに相補クロック入力信号ＣT 、ＣC の電位を十分に降
下できるように電源電圧ＶSSを負電圧としその絶対値を
大きく与えておけば、ゲート・ドレイン間容量ＣGDはΔ
ＶGSのバイアス変動が生じても、ほぼ一定の小さい値と
なる。したがって、下段の差動対トランジスタＱ5 、Ｑ
6 のスイッチング速度が相補遅延設定データ入力信号Ｄ
T 、ＤC によって変化することは少ない。
ト・ドレイン間電位差ＶGD 5 6が常に逆バイアスされるよ
うに相補クロック入力信号ＣT 、ＣC の電位を十分に降
下できるように電源電圧ＶSSを負電圧としその絶対値を
大きく与えておけば、ゲート・ドレイン間容量ＣGDはΔ
ＶGSのバイアス変動が生じても、ほぼ一定の小さい値と
なる。したがって、下段の差動対トランジスタＱ5 、Ｑ
6 のスイッチング速度が相補遅延設定データ入力信号Ｄ
T 、ＤC によって変化することは少ない。
【００５５】上記と反対に、電源電圧ＶSSを負電圧でそ
の絶体値を小さくしておくと、ゲート・ドレイン間電位
差ＶGDが順バイアス方向に進むにつれてゲート・ドレイ
ン間容量ＣGDのバイアス依存性が顕著となり、その容量
が大きくなる。この領域ではバイアス変動ΔＶGSがゲー
ト・ドレイン間容量ＣGDの変動を生ぜしめるので、下段
の差動対トランジスタＱ5 、Ｑ6 のスイッチング速度も
相補遅延設定データ入力信号ＤT 、ＤC によって変化す
ることになる。
の絶体値を小さくしておくと、ゲート・ドレイン間電位
差ＶGDが順バイアス方向に進むにつれてゲート・ドレイ
ン間容量ＣGDのバイアス依存性が顕著となり、その容量
が大きくなる。この領域ではバイアス変動ΔＶGSがゲー
ト・ドレイン間容量ＣGDの変動を生ぜしめるので、下段
の差動対トランジスタＱ5 、Ｑ6 のスイッチング速度も
相補遅延設定データ入力信号ＤT 、ＤC によって変化す
ることになる。
【００５６】バイアス変動ΔＶGSが生じる遅延設定デー
タ反転入力信号ＤC が論理ハイレベル時の方がゲート・
ドレイン間容量ＣGDより大きな値をもつので、遅延時間
の増大を生じる。つまり、データ反転入力信号ＤC が論
理ハイレベルの時は、出力振幅の増大による遅延時間増
加分に、さらにこのゲート・ドイレン間容量ＣGDによる
遅延時間増大分も加えることも可能である。
タ反転入力信号ＤC が論理ハイレベル時の方がゲート・
ドレイン間容量ＣGDより大きな値をもつので、遅延時間
の増大を生じる。つまり、データ反転入力信号ＤC が論
理ハイレベルの時は、出力振幅の増大による遅延時間増
加分に、さらにこのゲート・ドイレン間容量ＣGDによる
遅延時間増大分も加えることも可能である。
【００５７】本実施例の可変レベルシフト回路１０は、
上述したように、設定すべき伝搬遅延時間の異なる信号
パス対間では、上段のレベル選択発生回路１１の差動対
トランジスタＱ1 〜Ｑ4 やダイオードＤ1 、Ｄ2 等のみ
が異なる素子で構成され、負荷抵抗ＲL1、ＲL2、スイッ
チング動作を行なう下段の論理差動回路１２の差動対ト
ランジスタＱ5 、Ｑ6 、および動作電流を決める定電流
源回路１３を共通化している。
上述したように、設定すべき伝搬遅延時間の異なる信号
パス対間では、上段のレベル選択発生回路１１の差動対
トランジスタＱ1 〜Ｑ4 やダイオードＤ1 、Ｄ2 等のみ
が異なる素子で構成され、負荷抵抗ＲL1、ＲL2、スイッ
チング動作を行なう下段の論理差動回路１２の差動対ト
ランジスタＱ5 、Ｑ6 、および動作電流を決める定電流
源回路１３を共通化している。
【００５８】したがって、上段のレベル選択発生回路１
１の差動対トランジスタのドレイン電位を決定する共通
部分、すなわち、電流ＩCS 1 による負荷抵抗ＲL1、ＲL2
の電位降下分が電流パスＩ0T、Ｉ1T間、およびＩ0C、Ｉ
1C間で変動しないことから、素子依存によるかなり大き
なバラツキが存在しても、信号パス間の遅延時間の大小
関係は保たれるし、信号パス間の相対的な遅延時間差も
その変動量を小さく抑えることができる。
１の差動対トランジスタのドレイン電位を決定する共通
部分、すなわち、電流ＩCS 1 による負荷抵抗ＲL1、ＲL2
の電位降下分が電流パスＩ0T、Ｉ1T間、およびＩ0C、Ｉ
1C間で変動しないことから、素子依存によるかなり大き
なバラツキが存在しても、信号パス間の遅延時間の大小
関係は保たれるし、信号パス間の相対的な遅延時間差も
その変動量を小さく抑えることができる。
【００５９】ここで、図４の可変レベルシフト回路１０
を図１の可変遅延回路に利用した場合を図１０に示した
従来の可変遅延回路と比較する。図１０の可変遅延回路
の構成では、図１１の単位回路４６を有するため、信号
パス間で全く独立に遅延回路を構成していることから、
ゲート電流、負荷抵抗をはじめとする全ての要素に相対
的な素子特性バラツキが生じる。
を図１の可変遅延回路に利用した場合を図１０に示した
従来の可変遅延回路と比較する。図１０の可変遅延回路
の構成では、図１１の単位回路４６を有するため、信号
パス間で全く独立に遅延回路を構成していることから、
ゲート電流、負荷抵抗をはじめとする全ての要素に相対
的な素子特性バラツキが生じる。
【００６０】したがって、図１０の可変遅延回路では、
論理ゲートの基本遅延時間の１／１０といった微小な遅
延時間差を両信号パスで生じるように設計したとして
も、１０％程度の素子特性バラツキによって、遅延時間
差が大きく変動するのみならず、両信号パス間での遅延
時間の大小関係すら保つことが困難である。
論理ゲートの基本遅延時間の１／１０といった微小な遅
延時間差を両信号パスで生じるように設計したとして
も、１０％程度の素子特性バラツキによって、遅延時間
差が大きく変動するのみならず、両信号パス間での遅延
時間の大小関係すら保つことが困難である。
【００６１】次に、図１におけるバッファ回路２０につ
いて説明する。このバッファ回路２０のトランジスタを
ＧａＡｓＭＥＳＦＥＴで構成する場合、先に述べたＳＣ
ＦＬ型の一般的なバッファ回路を適用できるので、その
構成例を図５に示す。可変レベルシフト回路１０の相補
クロック出力信号Ｃ0T、Ｃ0Cを入力する差動回路がトラ
ンジスタＱ2 1、Ｑ2 2、Ｑ2 3、負荷抵抗ＲL3、ＲL4から構
成され、これにトランジスタＱ2 4、Ｑ2 5、ダイオードＤ
2 1、Ｄ2 2からなるソースホロワ回路、トランジスタ
Ｑ2 6、Ｑ2 7、ダイオードＤ2 3、Ｄ2 4からなるソースホロ
ワ回路が縦続接続されている。
いて説明する。このバッファ回路２０のトランジスタを
ＧａＡｓＭＥＳＦＥＴで構成する場合、先に述べたＳＣ
ＦＬ型の一般的なバッファ回路を適用できるので、その
構成例を図５に示す。可変レベルシフト回路１０の相補
クロック出力信号Ｃ0T、Ｃ0Cを入力する差動回路がトラ
ンジスタＱ2 1、Ｑ2 2、Ｑ2 3、負荷抵抗ＲL3、ＲL4から構
成され、これにトランジスタＱ2 4、Ｑ2 5、ダイオードＤ
2 1、Ｄ2 2からなるソースホロワ回路、トランジスタ
Ｑ2 6、Ｑ2 7、ダイオードＤ2 3、Ｄ2 4からなるソースホロ
ワ回路が縦続接続されている。
【００６２】ここで得られる相補クロック出力信号
Ｑ1T、Ｑ1Cの信号振幅は、相補遅延設定データ入力信号
ＤT 、ＤC によらず、トランジスタＱ2 3で決まる動作電
流と負荷抵抗ＲL3、ＲL4の積で一定の値に正規化され
る。なお、ソースホロワ回路を構成するダイオードＤ2 1
〜Ｄ2 4は、相補クロック出力信号Ｑ1T、Ｑ1Cのレベルを
可変レベルシフト回路１０の相補クロック入力信号
ＣT 、ＣC のレベルと一致させるためのレベルシフタと
して機能すのものである。
Ｑ1T、Ｑ1Cの信号振幅は、相補遅延設定データ入力信号
ＤT 、ＤC によらず、トランジスタＱ2 3で決まる動作電
流と負荷抵抗ＲL3、ＲL4の積で一定の値に正規化され
る。なお、ソースホロワ回路を構成するダイオードＤ2 1
〜Ｄ2 4は、相補クロック出力信号Ｑ1T、Ｑ1Cのレベルを
可変レベルシフト回路１０の相補クロック入力信号
ＣT 、ＣC のレベルと一致させるためのレベルシフタと
して機能すのものである。
【００６３】なお、図４の可変レベルシフト回路１０で
は、出力論理振幅が２通りに設定されるものであった。
これに対して、出力論理振幅を３通り以上に設定可能と
する可変レベルシフト回路の例を図６に示す。
は、出力論理振幅が２通りに設定されるものであった。
これに対して、出力論理振幅を３通り以上に設定可能と
する可変レベルシフト回路の例を図６に示す。
【００６４】この図６では、電流パス対をＩ0TとＩ0C、
Ｉ1TとＩ1C、Ｉ2TとＩ2C、・・・・とし、電流パス対Ｉ
1T、Ｉ1Cにはダイオードが１段（Ｄ1 、Ｄ2 ）、Ｉ2T、
Ｉ2Cにはダイオードが直列２段（Ｄ3 とＤ4 、Ｄ5 とＤ
6 ）接続されている。同様にして、ダイオードが直列３
段以上通過する電流パスも設定可能である。遅延設定デ
ータＤ0 、Ｄ1 、Ｄ2 、・・・はそのうちの１つが論理
ハイレベル、他は論理ローレベルである。この遅延設定
データにより選択した電流パス対によって、出力信号Ｃ
0T、Ｃ0Cのレベルが決定される。図６の可変レベルシフ
ト回路では電流パスの数により、出力論理振幅を３通り
以上に設定できるので、この構成の可変レベルシフト回
路を利用することにより、遅延時間を３通り以上可変で
きる遅延可変回路を構成することが可能となる。
Ｉ1TとＩ1C、Ｉ2TとＩ2C、・・・・とし、電流パス対Ｉ
1T、Ｉ1Cにはダイオードが１段（Ｄ1 、Ｄ2 ）、Ｉ2T、
Ｉ2Cにはダイオードが直列２段（Ｄ3 とＤ4 、Ｄ5 とＤ
6 ）接続されている。同様にして、ダイオードが直列３
段以上通過する電流パスも設定可能である。遅延設定デ
ータＤ0 、Ｄ1 、Ｄ2 、・・・はそのうちの１つが論理
ハイレベル、他は論理ローレベルである。この遅延設定
データにより選択した電流パス対によって、出力信号Ｃ
0T、Ｃ0Cのレベルが決定される。図６の可変レベルシフ
ト回路では電流パスの数により、出力論理振幅を３通り
以上に設定できるので、この構成の可変レベルシフト回
路を利用することにより、遅延時間を３通り以上可変で
きる遅延可変回路を構成することが可能となる。
【００６５】
【発明の効果】本発明によれば、可変レベルシフト回路
の出力信号のレベルに応じ入出力端子間の伝搬遅延時間
が変化し、かつ設定した遅延時間の値に拘らず動作する
素子が共通であるで、設定遅延時間によって別素子を動
作させる従来の回路と異なって、素子バラツキによる遅
延時間のずれが小さいという効果がある。すなわち、小
規模単純な回路構成で且つ素子特性バラツキの影響を受
けずに微小な遅延量を安定に制御する可変遅延回路を実
現できる。
の出力信号のレベルに応じ入出力端子間の伝搬遅延時間
が変化し、かつ設定した遅延時間の値に拘らず動作する
素子が共通であるで、設定遅延時間によって別素子を動
作させる従来の回路と異なって、素子バラツキによる遅
延時間のずれが小さいという効果がある。すなわち、小
規模単純な回路構成で且つ素子特性バラツキの影響を受
けずに微小な遅延量を安定に制御する可変遅延回路を実
現できる。
【図１】 本発明の可変遅延回路の構成を示すブロック
図である。
図である。
【図２】 図１に示した可変遅延回路の動作説明用のタ
イムチゃートである。
イムチゃートである。
【図３】 本発明の可変遅延回路を構成する可変レベル
シフト回路の基本構成のブロック図である。
シフト回路の基本構成のブロック図である。
【図４】 第１の実施例の可変レベルシフト回路の回路
図である。
図である。
【図５】 本発明の可変遅延回路を構成するバッファ回
路の回路図である。
路の回路図である。
【図６】 第２の実施例の可変レベルシフト回路の回路
図である。
図である。
【図７】 本発明の可変遅延回路を構成するトランジス
タの典型的な電流・電圧特性を示す特性図である。
タの典型的な電流・電圧特性を示す特性図である。
【図８】 クロック信号周期よりも長い遅延時間制御を
行なう従来例の可変遅延回路の構成を示すブロック図で
ある。
行なう従来例の可変遅延回路の構成を示すブロック図で
ある。
【図９】 図８に示す可変遅延回路の動作説明用のタイ
ムチャートである。
ムチャートである。
【図１０】 クロック信号周期よりも短い遅延時間制御
を行なう従来例の可変遅延回路の構成を示すブロック図
である。
を行なう従来例の可変遅延回路の構成を示すブロック図
である。
【図１１】 図１０の可変遅延回路を構成する単位回路
のうち遅延時間が短く微小遅延時間制御を行なう場合の
回路図である。
のうち遅延時間が短く微小遅延時間制御を行なう場合の
回路図である。
【図１２】 図１０の可変遅延回路を構成する単位回路
のうち遅延時間が短く微小遅延時間制御を行なう場合の
別の例の回路図である。
のうち遅延時間が短く微小遅延時間制御を行なう場合の
別の例の回路図である。
１０：可変レベルシフト回路、１１：レベル選択発生回
路、１２：差動論理回路、１３：定電流源回路、２０：
バッファ回路、３１：レジスタ、３２：カウンタ、３
３：遅延設定データ入力端子群、３４：ロード端子、３
５：周期クロック端子、３６：カウントクロック端子、
３７：遅延出力端子、４１：遅延回路、４２：遅延パ
ス、４３：基本パス、４４：セレクタ、４５、４６：単
位回路、４７：入力端子、４８、４９：バッファ論理ゲ
ート、５０：出力端子、５１：単位回路、５２：バッフ
ァ論理ゲート、５３：出力端子、５４：可変容量素子、
５５：Ｄ／Ａ変換器、５６：遅延設定データ入力端子
群、５７：入力端子。
路、１２：差動論理回路、１３：定電流源回路、２０：
バッファ回路、３１：レジスタ、３２：カウンタ、３
３：遅延設定データ入力端子群、３４：ロード端子、３
５：周期クロック端子、３６：カウントクロック端子、
３７：遅延出力端子、４１：遅延回路、４２：遅延パ
ス、４３：基本パス、４４：セレクタ、４５、４６：単
位回路、４７：入力端子、４８、４９：バッファ論理ゲ
ート、５０：出力端子、５１：単位回路、５２：バッフ
ァ論理ゲート、５３：出力端子、５４：可変容量素子、
５５：Ｄ／Ａ変換器、５６：遅延設定データ入力端子
群、５７：入力端子。
Claims (3)
- 【請求項１】 信号を入力してから出力するまでの遅延
時間を制御する可変遅延回路において、 遅延設定データ入力信号に応じて出力信号レベルを一定
量変更させる可変レベルシフト回路と、該可変レベルシ
フト回路の出力信号を入力し、該入力した信号に対応し
た論理信号を一定のレベルで出力するバッファ回路とを
具備し、 上記可変レベルシフト回路の出力信号のレベルに応じて
上記可変レベルシフト回路での伝搬遅延時間が変化し入
出力端子間の伝搬遅延時間が変化することを特徴とする
可変遅延回路。 - 【請求項２】 上記可変レベルシフト回路が、上記遅延
設定データ入力信号に応じて複数の出力信号レベルから
いずれかを選択的に発生して出力するレベル選択発生回
路と、遅延させるべき信号の入力に応じて上記レベル選
択発生回路で選択されたレベルの出力信号を出力する差
動論理回路と、定電流源回路とから構成され、 上記レベル選択発生回路、上記差動論理回路、および上
記定電流源回路が、電流パスを共有することを特徴とす
る請求項１に記載の可変遅延回路。 - 【請求項３】 上記レベル選択発生回路が第１、第２の
差動回路で構成され、該第１、第２の差動回路間で対と
なり、上記遅延設定データ入力信号によって１対が選択
される複数の異なる電流パス対が形成され、該複数の電
流パス対のうちの第１の電流パス対が同一特性に設計さ
れた電流スイッチ用トランジスタと同一特性に設計され
た負荷抵抗とが直列接続されたパスの対でなり、第２又
は第３以上の電流パス対が同一特性に設計された別の電
流スイッチ用トランジスタと上記負荷抵抗と段数が異な
るダイオードとが直列接続されたパスの対でなり、 上記差動論理回路が、上記遅延させるべき信号を入力し
且つ上記レベル選択発生回路で選択された電流パス対を
能動負荷とする第３の差動回路からなることを特徴とす
る請求項２に記載の可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6288635A JPH08130450A (ja) | 1994-10-31 | 1994-10-31 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6288635A JPH08130450A (ja) | 1994-10-31 | 1994-10-31 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08130450A true JPH08130450A (ja) | 1996-05-21 |
Family
ID=17732727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6288635A Withdrawn JPH08130450A (ja) | 1994-10-31 | 1994-10-31 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08130450A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010233180A (ja) * | 2009-03-30 | 2010-10-14 | Nippon Telegr & Teleph Corp <Ntt> | 可変遅延回路 |
| JP2014082542A (ja) * | 2012-10-12 | 2014-05-08 | Nippon Telegr & Teleph Corp <Ntt> | ディジタル／アナログ変換器 |
-
1994
- 1994-10-31 JP JP6288635A patent/JPH08130450A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010233180A (ja) * | 2009-03-30 | 2010-10-14 | Nippon Telegr & Teleph Corp <Ntt> | 可変遅延回路 |
| JP2014082542A (ja) * | 2012-10-12 | 2014-05-08 | Nippon Telegr & Teleph Corp <Ntt> | ディジタル／アナログ変換器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |