KR20070042502A - 반도체 장치 및 반도체 장치의 제어 방법 - Google Patents

Abstract

반도체 장치는 데이터를 기억하는 메모리 셀을 포함하여 섹터마다 관리된 메모리 셀 어레이와, 활성화 상태를 결정하는 정보를 기억하는 메모리와, 상기 메모리에 기억된 정보에 따른 활성화 정보를 래치하는 래치 회로와, 활성화 후 소정 커맨드 입력 시에 상기 메모리의 기억 상태에 따른 활성화 정보를 상기 래치 회로에 래치시키는 회로를 포함한다. 활성화 후 소정 커맨드 입력 시에 상기 메모리의 기억 상태에 따른 활성화 정보를 상기 래치 회로에 래치시키기 때문에, 메모리에 기억된 정보의 확실한 읽어내기와, 래치 회로에의 확실한 세트가 가능하게 된다.

메모리, 프로텍트, 래치, 리셋

Description

반도체 장치 및 반도체 장치의 제어 방법{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE CONTROL METHOD}

본 발명은 반도체 장치 및 반도체 장치의 제어 방법에 관한 것이다. 특히, 본 발명은 데이터를 기억하는 메모리 셀을 포함하는 메모리 셀 어레이를 포함하는 반도체 장치 및 반도체 장치의 제어 방법에 관한 것이다.

최근에 기억 소자 등에 있어서는 프로그램의 템퍼링 등을 막기 위하여 프로텍트를 거는 경우가 증가하고 있다. 프로텍트 방법으로서는 내부의 리라이트 여부를 기억하는 불휘발성인 CAM(content addressable memory)를 갖는 방법과 휘발성인 비트(래치)를 갖는 방법을 들 수 있다. 상기 두 방법은 섹터 등의 블록 단위로 프로텍트를 걸 수 있다.

래치를 이용한 프로텍트의 경우, 파워업 시에 모든 프로텍트 정보를 래치 회로에 세트 또는 리세트할 필요가 있다. 사용자에 따라서는 프로텍트된 상태로 래치시키기를 원하는 경우도 있고, 프로텍트된 상태로 래치시키기를 원하지 않는 경우도 있다. 따라서, 회로를 설계하는 경우에는 두 가지 요구를 모두 만족시키기 위하여 CAM 상태에 따라 전환 가능할 것이 요구되고 있다.

여기서, CAM의 정보에 따라 기능을 전환하는 것은 종래부터 일반적으로 행해 지고 있다. 이 래치 회로에의 세트 또는 리세트 동작은 파워업 후 한 번만 실행되어야 할 동작이다. 따라서, 사용자가 특정 블록에 대하여 래치 회로에 프로텍트 정보를 세트한(프로텍트를 건) 후에 모든 블록에서 세트 또는 리세트하는 것은 바람직하지 않다. 그 때문에, 종래의 회로에서는 파워업 시에 전원의 레벨이 소정 조건, 예를 들면 전원 전압이 2V를 초과한 것을 검출하여 활성화되는 신호를 사용하여 CAM의 정보를 읽어내어 래치 회로에 전체 세트 또는 리세트를 하였다.

그러나, 이 방법에서는 전원 전압이 통상 동작 시보다 상당히 낮은 불안정한 상태로 CAM을 읽어내고 래치 회로에의 세트 또는 리세트를 할 필요성이 있다. 이 CAM을 읽어내기 위하여는 셀 트랜지스터의 게이트에 충분한 레벨의 전압을 공급할 필요가 있다. 게이트에 충분한 레벨의 전압을 공급할 수 없으면 정확하게 읽을 수 없게 된다. 또한, 파워업의 속도는 사용자에 따라 달라서 모든 조건에서 확실하게 동작시키기 어렵다는 단점도 있다.

이에, 본 발명은 전술한 종래에 있어서의 과제를 해결하고, 소정의 메모리에 기억된 정보를 확실하게 읽을 수 있고 래치 회로에 확실하게 세트할 수 있는 반도체 장치 및 반도체 장치의 제어 방법을 제공하는 것을 목적으로 한다.

본 발명은 활성화 상태를 결정하는 정보를 기억하는 메모리와, 상기 메모리에 기억된 정보에 따른 활성화 정보를 래치하는 래치 회로와, 활성화 후 소정 커맨드 입력 시에 상기 메모리를 참조하여 상기 활성화 정보를 상기 래치 회로에 래치시키는 활성화 제어 회로를 포함하는 반도체 장치이다. 메모리에 기억된 정보의 확실한 읽어내기와, 래치 회로에의 확실한 세트가 가능하게 된다.

본 발명의 상기 구성에 있어서, 활성화 제어 회로는 상기 커맨드가 최초로 입력되었을 때에 상기 활성화 정보를 상기 래치 회로에 래치시킨다. 커맨드 입력 후의 전원 전압이 안정되었을 때에는 활성화 정보를 래치 회로에 확실하게 래치시킬 수 있다.

본 발명의 상기 구성에 있어서, 상기 활성화 제어 회로는 전원 전압이 소정 전압 이하일 때에 상기 활성화 정보를 상기 래치 회로에 래치시켰을 경우, 상기 커맨드가 다음에 입력되었을 때에 상기 활성화 정보를 상기 래치 회로에 다시 래치시킨다. 메모리에 기억된 정보의 확실한 읽어내기와 래치 회로에의 세트가 가능하게 된다.

본 발명의 상기 구성에 있어서, 상기 활성화 제어 회로는 전원 전압이 소정 전원 전압 이상일 때에 상기 활성화 정보를 상기 래치 회로에 래치시켰을 경우, 상기 커맨드가 다음에 입력되어도 상기 활성화 정보를 상기 래치 회로에 다시 래치시키는 동작을 행하지 않는다. 불필요한 동작을 줄일 수 있다.

본 발명의 상기 구성에 있어서, 상기 활성화 제어 회로는 상기 메모리가 써넣기 상태일 때, 소정 세트 신호를 출력함으로써 상기 활성화 정보를 상기 래치 회로에 세트할 수 있다. 본 발명의 상기 구성에 있어서, 상기 활성화 제어 회로는 상기 메모리가 소거 상태일 때, 소정 리세트 신호를 출력함으로써 상기 래치 회로의 활성화 정보를 리세트할 수 있다.

본 발명의 상기 구성에 있어서, 상기 반도체 장치는 데이터를 기억하는 메모리 셀을 포함하여 섹터마다 관리된 메모리 셀 어레이를 더 포함하는, 상기 래치 회로는 상기 섹터마다 상기 활성화 정보를 래치한다. 또한, 본 발명의 상기 구성에 있어서, 래치 회로는 복수의 섹터에서 1개의 상기 활성화 정보를 래치한다. 복수의 섹터를 하나로 처리할 수 있다. 상기 커맨드로서는 라이트 커맨드가 이용될 수 있다.

본 발명의 상기 구성에 있어서, 상기 메모리에 기억된 활성화 상태를 결정하는 정보는 활성화 시에 상기 각 섹터를 프로텍트 상태로 활성화시킬 것인지 언프로텍트 상태로 활성화시킬 것인지를 나타내는 정보이다. 활성화 시에 각 섹터를 프로텍트 상태로 활성화시킬 것인지 언프로텍트 상태로 활성화시킬 것인지를 결정할 수 있다.

본 발명에 있어서, 상기 메모리로서는 CAM을 사용할 수 있다. CAM를 사용함으로써 데이터의 써넣기나 읽어내기 등 통상의 RAM(Random Access Memory)가 갖는 기억 기능 외에, 외부로부터 입력된 데이터와 일치하는 데이터를 메모리 내에서 검색하여 그 어드레스를 출력할 수 있다.

또한, 본 발명의 상기 구성에 있어서, 상기 래치 회로에 래치된 활성화 정보에 따라서 상기 메모리 셀 어레이 내의 메모리 셀의 데이터를 소거하는 소거 회로를 포함한다.

또한, 본 발명의 상기 구성에 있어서, 상기 래치 회로에 래치된 활성화 정보에 따라 상기 소거 회로에서의 소거 동작을 제어하는 제어 회로를 포함한다.

또한, 본 발명의 상기 구성에 있어서, 상기 반도체 장치는 섹터 보호 정보를 기억하는 메모리 셀을 포함하는 제2 메모리 셀 어레이를 포함하고, 상기 제어 회로는 상기 래치 회로에 래치된 활성화 정보와 상기 제2 메모리 셀 어레이에 기억된 섹터 보호 정보에 따라 상기 메모리 셀 어레이의 소거 여부를 결정한다.

본 발명의 상기 구성에 있어서, 상기 래치 회로는 상기 활성화 정보를 섹터마다 각각 래치하는 복수의 제1 회로와, 상기 복수의 제1 회로에 대하여 공통으로 설치되어 어드레스를 디코딩하는 제2 회로를 포함한다. 트랜지스터 수를 줄일 수 있다. 이에 따라 레이아웃을 축소할 수 있다. 따라서, 칩 면적을 줄일 수 있다.

또한, 본 발명의 상기 구성에 있어서, 상기 래치 회로는 상기 복수의 제1 회로에 대하여 공통으로 설치되어 상기 제1 회로에 래치된 정보를 출력하는 제3 회로를 포함한다. 트랜지스터 수를 줄일 수 있다.

본 발명은 데이터를 기억하는 메모리 셀을 포함하여 섹터마다 관리된 메모리 셀 어레이와, 상기 각 섹터에 대한 정보를 각각 래치하는 복수의 제1 회로 및 상기 복수의 제1 회로에 대하여 공통으로 설치되어 어드레스를 디코딩하는 제2 회로를 포함하는 래치 회로와, 상기 각 제1 회로에 래치된 정보에 따라 상기 각 섹터를 제어하는 제어 회로를 포함하는 반도체 장치이다. 트랜지스터 수를 줄일 수 있다. 이에 따라 레이아웃을 축소할 수 있다. 따라서, 칩 면적을 줄일 수 있다.

본 발명의 상기 구성에 있어서, 상기 래치 회로는 상기 복수의 제1 회로에 대하여 공통으로 설치되어 상기 각 제1 회로에 래치된 정보를 출력하는 제3 회로를 포함한다. 트랜지스터 수를 대폭적으로 줄일 수 있다.

본 발명은 데이터를 기억하는 메모리 셀을 포함하여 섹터마다 관리된 메모리 셀 어레이와, 상기 각 섹터에 대한 정보를 각각 래치하는 복수의 제1 회로 및 상기 복수의 제1 회로에 공통으로 설치되어 상기 각 제1 회로에 래치된 정보를 출력하는 제3 회로를 포함하는 래치 회로와, 상기 각 제1 회로에 래치된 정보에 따라 상기 섹터를 제어하는 제어 회로를 포함하는 반도체 장치이다. 복수의 래치 회로에 대하여 출력 회로를 공통으로 설치하였으므로, 트랜지스터 수를 줄일 수 있다. 이에 따라 레이아웃을 축소할 수 있다. 따라서, 칩 면적을 줄일 수 있다.

본 발명의 상기 구성에 있어서, 상기 제2 회로는 소정 블록 내에 포함되는 섹터에 대응한 상기 각 제1 회로에 대하여 공통으로 설치된다. 컷 다운 때에 용이하게 설계를 할 수 있다.

본 발명의 상기 구성에 있어서, 상기 제3 회로는 소정 블록 내에 포함되는 섹터에 대응한 상기 각 제1 회로에 대하여 공통으로 설치된다. 컷 다운 때에 용이하게 설계를 할 수 있다. 상기 섹터에 대한 정보는 섹터 보호 정보나 소거 정보를 사용한다. 상기 섹터에 대한 정보는 섹터 보호 정보 또는 소거 정보이다.

본 발명은 데이터를 기억하는 메모리 셀을 포함하여 섹터마다 관리된 메모리 셀 어레이와, 상기 각 섹터의 보호 정보를 각각 래치하는 복수의 제1 회로, 상기 복수의 제1 회로에 대하여 공통으로 설치되어 어드레스를 디코딩하는 제2 회로 및 상기 복수의 제1 회로에 대하여 공통으로 설치되어 상기 제1 회로에 래치된 정보를 출력하는 제3 회로를 포함하는 제1 래치 회로와, 상기 각 섹터에 대한 소거 정보를 각각 래치하는 복수의 제4 회로와, 상기 복수의 제4 회로에 대하여 공통으로 설치되어 어드레스를 디코딩하는 제5 회로 및 상기 복수의 제4 회로에 대하여 공통으로 설치되어 상기 제4 회로에 래치된 정보를 출력하는 제6 회로를 포함하는 제2 래치 회로를 포함하는 반도체 장치이다. 트랜지스터 수를 줄일 수 있다. 이에 따라 레이아웃을 축소할 수 있다. 따라서, 칩 면적을 줄일 수 있다.

본 발명의 상기 구성에 있어서, 상기 제어 회로는 상기 래치 회로에 래치된 정보에 따라 상기 메모리 셀 어레이 내의 섹터에 대하여 프로그램 동작 또는 소거 동작을 제어한다. 상기 반도체 장치로서는 반도체 기억 장치를 이용할 수 있다.

본 발명은 활성화 후의 소정 커맨드 입력 시에 활성화 상태를 결정하는 정보를 기억하는 메모리를 참조하는 참조 단계와, 상기 메모리에 기억된 정보에 따라 소정 활성화 정보를 래치 회로에 래치시키는 래치 단계와, 상기 래치 회로에 래치된 활성화 정보에 따라 데이터를 기억하는 메모리 셀을 포함하는 메모리 셀 어레이를 제어하는 제어 단계를 포함하는 반도체 장치의 제어 방법이다. 메모리에 기억된 정보의 확실한 읽어내기와, 래치 회로에의 확실한 세트가 가능하게 된다.

또한, 본 발명은 활성화 후 소정 커맨드 입력 시에 활성화 상태를 결정하는 정보를 기억하는 메모리를 참조하는 참조 단계와, 상기 메모리에 기억된 정보에 따라 소정 활성화 정보를 래치 회로에 래치시키는 단계와, 상기 래치 회로에 래치된 활성화 정보에 따라 데이터를 기억하는 메모리 셀을 포함하는 메모리 셀 어레이를 제어하는 제어 단계를 포함하는 반도체 장치의 제어 방법을 포함한다.

본 발명에 의하면 소정 메모리에 기억된 정보를 확실한 읽어내기와, 래치 회로에의 확실한 세트가 가능한 반도체 장치 및 반도체 장치의 제어 방법을 제공할 수 있다.

도 1은 섹터 프로텍트의 개념도이다.

도 2는 실시예 1에 따른 반도체 장치의 블록도이다.

도 3은 POGEN 회로의 동작 설명도이다.

도 4는 POGEN 회로의 회로도이다.

도 5는 래치 회로를 나타낸 도면이다.

도 6A는 파워업 시에 신호 WEXB가 하이(High)일 경우의 타이밍도이며, 도 6B는 파워업 시에 신호 WEVB가 로(Low)일 경우의 타이밍도이다.

도 7은 종래의 반도체 장치에서의 래치 회로를 나타낸 도면이다.

도 8은 종래의 반도체 장치의 래치 회로에 있어서의 레이아웃을 나타낸 도면이다.

도 9는 실시예 2에 따른 반도체 장치의 소거에 관한 블록도이다.

도 10은 실시예 2에 따른 섹터 래치 회로를 나타낸 도면이다.

도 11은 본 실시예에 따른 DPB 회로를 나타낸 도면이다.

도 12는 타이밍도이다.

도 13은 실시예 2에 따른 반도체 장치의 레이아웃을 나타낸 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.

실시예 1

우선 섹터 프로텍트에 대하여 설명한다. 도 1은 섹터 프로텍트의 개념도이 다. 도 1에 도시하는 바와 같이, 반도체 장치(1)는 메모리 셀 어레이(2)와, WP(PPB: Persistent Protection Bit) 셀 어레이(3)와, DPB(Dynamic Protection Bit) 블록(4)을 포함한다. 반도체 장치(1)는 단독으로 패키지된 플래쉬 메모리 등의 반도체 기억 장치일 수도 있고, 시스템 LSI와 같이 반도체 장치의 일부로서 장착된 것일 수도 있다. 이 반도체 장치(1)는 불휘발성인 WP 셀 어레이(3)와 휘발성인 DPB 블록(4)의 두 개의 비트를 이용하여 프로텍트 정보를 합성한 프로텍트 정보를 사용함으로써 각 섹터를 보호한다.

메모리 셀 어레이(2)는 섹터(S0 내지 S511)마다 분할되어 관리되고 있다. 여기서는 섹터가 512개로 분할된 예를 나타내고 있다. WP 셀 어레이(3)는 각 섹터(S0 내지 S511)에 대응하는 PPB 비트를 유지한다. 이 PPB 비트는 프로텍트 정보가 된다. 이 WP 셀 어레이(3)는 메모리 셀 어레이(2)와 같은 불휘발성인 메모리 셀로 구성되어 있다.

DPB 블록(4)은 각 섹터(S0 내지 S511)에 대응하는 DPB 비트를 유지한다. DPB 블록(4)은 DPB 비트에 의하여 프로텍트 정보를 유지한다. 이 DPB 블록(4)은 논리 회로로 구성되어 있다. 반도체 장치(1)는 WP 셀 어레이(3)의 프로텍트 정보와 DPB 블록(4)의 프로텍트 정보의 OR 연산에 의한 데이터에 따라 대응하는 섹터(S0 내지 S511)의 보호 상태를 결정한다.

다음으로, 실시예 1에 따른 반도체 장치에 대하여 구체적으로 설명한다. 도 2는 실시예 1에 따른 반도체 장치의 블록도이다. 도 1에 도시하는 바와 같이, 반도체 장치(1)는 메모리 셀 어레이(2), DPB 블록(4), 섹터 래치 블록(5), 제어 신호 버퍼(6), 어드레스 버퍼(7), I/O 버퍼(8), 커맨드 디코더(9), 제어 회로(10), 어드레스 시퀀서(11), X/Y 디코더(12), 소거 회로(13), VCCOK 회로(14), POGEN 회로(15) 및 CAM(16)을 포함한다.

DPB 블록(4)은 CAM(16)에 기억된 정보에 따른 활성화 정보를 래치하는 래치 회로를 포함한다. CAM(16)은 불휘발성인 메모리이며, 메모리 셀 어레이(2) 내의 셀과 동일한 유형의 셀, 예를 들면 플래쉬 메모리 셀이다. 래치 회로는 휘발성인 메모리로 구성되어 있다. 이 래치 회로는 각 섹터에 대응하는 DPB 비트로 이루어지는 프로텍트 정보를 유지한다. 래치 회로는 섹터마다 활성화 정보를 래치하도록 할 수도 있고, 복수의 섹터로 1개의 활성화 정보를 래치하도록 하여도 좋다.

섹터 래치 블록(5)은 각 섹터에 대한 소거 플러그를 래치한다. 제어 신호 버퍼(6)는 외부로부터의 라이트 인에이블 신호 WE 및 다른 제어 신호를 유지하여 이들을 제어 회로(10) 및 POGEN 회로(15)에 공급한다. 어드레스 버퍼(7)는 외부로부터의 어드레스를 유지하여 이 어드레스 신호를 커맨드 디코더(9)에 공급한다. I/O 버퍼(8)는 외부로부터의 데이터나 제어 회로(10)로부터의 데이터를 유지한다. 커맨드 디코더(9)는 디코딩 결과를 제어 회로(10)에 공급한다.

제어 회로(1O)는 스테이트 머신으로서 기능하고, 커맨드 디코더로부터의 디코딩 결과에 따라 각부를 제어한다. 제어 회로(10)는 DPB 블록(4) 내의 래치 회로(141)에 래치된 활성화 정보 및 도 1에 도시된 WP 셀 어레이(3)의 프로텍트 정보에 따라 메모리 셀 어레이(2)의 소거 여부를 결정하여 소거 회로(13)에서의 소거 동작을 제어한다. X/Y 디코더(12)는 공급된 X 어드레스 신호를 디코딩하고, 디코딩 결과에 근거하여 메모리 셀 어레이(2)의 지정 X 어드레스의 불휘발성 메모리 셀을 선택한다. 또한, X/Y 디코더(12)는 공급된 Y 어드레스 신호를 디코딩하고, 디코딩 결과에 근거하여 메모리 셀 어레이(2)의 지정 Y 어드레스의 불휘발성 메모리 셀을 선택한다. 또한, 프로그램 또는 소거 동작의 경우에는 지정 Y 어드레스의 비트선이 선택적으로 검증용 센스 증폭기(도시되지 않음)에 접속된다. 또한, 읽어내기 동작의 경우에는 지정 Y 어드레스의 비트선은 리드용 센스 증폭기(도시되지 않음)에 접속된다.

메모리 셀 어레이(2)는 데이터를 기억하는 다수의 메모리 셀, 워드선 및 비트선 등을 포함한다. 이 메모리 셀 어레이(2)는 복수의 섹터(S)마다 관리되고 있다. 데이터 읽어내기 시에는 메모리 셀 어레이(2)의 선택된 메모리 셀로부터의 읽어내기 데이터가 리드용 센스 증폭기에 공급된다. 리드용 센스 증폭기는 읽어내기 데이터가 0인지 1인지를 판정한다. 그 판정 결과는 I/O 버퍼(8)로부터 읽어내기 데이터로서 출력된다.

프로그램 시에는, 제어 회로(10)의 제어 하에서 소정 프로그램 전압을 메모리 셀 어레이(2)에 공급하고, 메모리 셀 어레이(2)의 워드선 및 비트선을 각각의 동작에 따른 적절한 전위로 설정한다. 이에 따라 메모리 셀에 대한 전하 주입 동작을 실행한다. 소거 시에는, 소거 회로(13)는 제어 회로(10)로부터의 소거 신호에 따라 선택된 섹터 내의 모든 메모리 셀에 소거용 전압을 인가하여 소거 스트레스를 메모리 셀 어레이(2)의 메모리 셀에 인가하여 데이터 소거를 실시한다.

VCCOK 회로(14)는 전원 전압 Vcc가 소정 레벨에 이른 것을 검출하면 POGEN 회로(15)에 신호 VCCOK를 공급한다. CAM(16)은 활성화 상태를 결정하는 정보를 기억하는 것이다. CAM(16)에 기억된 활성화 상태를 결정하는 정보에는 어떠한 활성화 상태인가는 특별히 한정되지 않고, 예를 들면 활성화 시에 각 섹터를 프로텍트 상태로 활성화시킬 것인지 언프로텍트 상태로 활성화시킬 것인지를 나타내는 정보가 포함된다.

POGEN 회로(15)는 활성화 후 라이트 커맨드가 최초로 입력되었을 때, CAM(16)의 기억 상태에 따른 활성화 정보를 DPB 블록(4) 내의 래치 회로에 래치시킨다. 이 POGEN 회로(15)에 의하여 신호 SET_LATCHB가 생성된다. POGEN 회로(15)는 VCCOK 회로(14)로부터 신호 VCCOK를 보고 전원 전압 VCC가 소정 전압 이하일 때에 DPB 블록(4) 내의 래치 회로에 활성화 정보를 래치시켰을 경우, 커맨드가 다음에 입력되었을 때에 DPB 블록(4) 내의 래치 회로에 활성화 정보를 다시 래치시킨다. 이에 따라, 메모리에 기억된 정보의 확실한 읽어내기와, 래치 회로에의 확실한 세트가 가능하게 된다.

또한, POGEN 회로(15)는 VCCOK 회로(14)로부터 신호 VCCOK를 보고 전원 전압 VCC가 소정의 전원 전압 이상일 때에 DPB 블록(4) 내의 래치 회로에 활성화 정보를 래치시켰을 경우, 커맨드가 다음에 입력되어도 DPB 블록(4)의 래치 회로에 활성화 정보를 다시 래치시키는 동작을 행하지 않는다. 이에 따라 불필요한 동작을 줄일 수 있다.

다음으로, POGEN 회로의 동작을 설명한다. 도 3은 POGEN 회로의 동작 설명도이다. 도 3에 있어서, 4는 DPB 블록, 15는 POGEN 회로, 16은 CAM을 나타낸다. POGEN 회로(15)는 CAM(16)이 소거 상태일 때, 리세트 신호 ADPB_CLR를 하이(High)로 하고 DPB 블록(4) 내의 래치 회로의 프로텍트 정보를 리세트한다. 한편, POGEN 회로(15)는 CAM(16)이 써넣기 상태일 때, 세트 신호 ADPB_SET를 하이(High)로 하고 DPB 블록(4) 내의 래치 회로에 프로텍트 정보를 세트한다.

다음으로, POGEN 회로(15)에 대하여 설명한다. 도 4는 POGEN 회로(15)의 회로도이다. 도 4에 도시하는 바와 같이, POGEN 회로(15)는 회로(21 내지 27)를 포함한다. 회로(21)는 인버터(31 내지 34)와, 캐패시터(35)와, NAND 회로(36)를 포함한다. 회로(21)는 외부로부터의 라이트 인에이블 신호/WE에 대응하는 내부 신호 WEXB가 인버터(31) 및 NAND 회로(36)에 입력되고 NAND 회로의 출력 WEXB_OSB가 인버터(34)에서 반전되어 신호 WEXB_OS를 출력한다. 이 신호 WEXB_OS는 회로(24)의 NAND 회로(56)에 입력된다.

회로(22)는 인버터(37 내지 40)와, 캐패시터(41)와, NAND 회로(42)를 포함한다. 회로(22)는 신호 VCCOK가 인버터(37) 및 NAND 회로(42)에 입력되고, NAND 회로(42)의 출력 PO_OSB가 인버터(40)에서 반전되어 신호 PO_CS를 출력한다. 이 신호 PO_OS는 회로(23)의 인버터(48) 및 회로(24)의 인버터(57)에 입력된다. 회로(25)는 인버터(43, 44)와 캐패시터(45)를 포함한다. 회로(25)는 신호 WEXB가 인버터(44)에 입력되고 캐패시터(46)에 의하여 지연되어서 인버터(45)로부터 신호 WEXBD가 출력된다. 이 신호 WEXBD는 회로(23)의 NAND 회로(47)에 입력된다.

회로(23)는 파워업 시의 커맨드 입력 제어 회로인 WEXB의 상태를 래치하는 회로이며, NAND 회로(47)와, 인버터(48 내지 54)와, 트랜지스터(52 내지 54)와, 래 치 회로(55)를 포함한다. 전원 레벨이 소정 레벨에 이르렀을 때에 하이(High)로 되는 신호 VCCOK가 로(Low)에서 하이(High)로 되었을 때, 일정 기간만 하이(High)로 되는 신호 PO_OS가 인버터(48)에 입력되면 PMOS 트랜지스터(52)가 온(ON) 된다.

이 때, 신호 WEXB가 로(Low)일 경우, NAND 회로(47)로부터 하이(High)가 출력되고 인버터(49)로부터 로(Low)가 출력되어, PMOS 트랜지스터(53)가 온(ON)이 되고, NMOS 트랜지스터(54)가 오프(OFF)가 되고, 래치 회로(55)에는 하이(High)가 세트되고 WEXB_POST는 로(Low)로 된다. 그 후, WEXB가 최초로 로(Low)에서 하이(High)로 되었을 때, WEXB_OS는 일정 기간만 하이(High)로 되는 신호를 출력하지만, 이 기간에서 WEXBD는 지연에 의하여 로(Low)를 유지하고 있기 때문에 XEXB_POST는 로(Low)이며, WEXBD가 하이(High)로 바뀌면 XEXB_POST는 하이(High)가 된다.

마찬가지로, 신호 WEXB가 하이(High)일 경우, AND 회로(47)로부터 로(Low)가 출력되고 인버터(49)로부터 하이(High)가 출력되고, PMOS 트랜지스터(53)는 오프(OFF)가 되고 NMOS 트랜지스터(54)는 온(ON)이 되어서, 래치 회로(55)에는 로(Low)가 세트되고, WEXB_POST는 하이(High)로 된다. 파워업 동안은 이 WEXB_POST는 하이(High)를 유지한다.

회로(24)는 CAM(16)의 읽어내기 데이터를 DPB 블록(4) 내의 래치 회로(141)에 세트 또는 리세트하는 동작을 제어하는 인에이블 신호(SET_LATCHB)를 출력한다. 회로(24) 내의 래치 회로(65)는 로(Low)의 신호 세트를 래치함으로써 SET_LATCHB를 강제로 하이(High)로 하고, CAM(16)의 읽어내기 데이터를 DPB 블록(4) 내의 래치 회로(141)에 세트하는 동작을 디스에이블로 하는 회로이다.

회로(24)도 회로(23)와 동일한 동작을 한다. 파워업 후 신호 VCCOK가 로(Low)에서 하이(High)로 되었을 때에 신호 PO_OS가 일정 기간만 하이(High)로 되고, 이것이 인버터(57)에 입력되면 PMOS 트랜지스터(62)가 온(ON) 된다. 이 때, WEXB의 High/Low에 상관없이 WEXB_OS가 로(Low)이기 때문에 NAND 회로(56)는 하이(High)를 출력하고, 인버터(58)를 통하여 PMOS 트랜지스터(63)를 온(ON)시키고, 래치 회로(65)에는 하이(High)가 세트된다.

신호 WEXB가 로(Low) 상태로 파워업되었을 경우, WEXB_POST는 로(Low)이므로 최초로 WEXB가 로(Low)에서 하이(High)로 되었을 때에 발생하는 WEXB_OS가 펄스하여도 래치 회로(65)에 로(Low)는 세트되지 않는다. 그러나, 그 후 상기한 바와 같이 WEXBD가 하이(High)로 되면 래치 회로(55)는 로(Low)로 세트되고 WEXB_POST는 하이(High)로 된다. 따라서, 다음으로 커맨드를 입력할 경우에 WEXB 신호가 로(Low)에서 하이(High)로 될 때에 발생하는 WEXB_OS의 펄스에 의하여 래치 회로(65)는 로(Low)로 세트된다. 그 후 파워업 동안은 래치 회로(65)는 로(Low)를 유지한다.

또한, 신호 WEXB가 하이(High) 상태로 파워업되었을 경우는 WEXB_POST는 하이(High)이기 때문에 최초로 WEXB가 로(Low)에서 하이(High)로 되었을 때에 발생하는 WEXB_OS의 펄스에 의하여 래치 회로(65)는 로(Low)로 세트된다. 파워업 동안은 래치 회로(65)는 로(Low)를 유지하고, 그 동안은 인버터(59, 60)를 통해서 NOR 회로(67)의 입력이 하이(High)로 되기 때문에 신호 WEXB는 로(Low)로 되어도 신호 SET_LATCHB는 로(Low)로 되지 않는다.

NOR 회로(67)에 인버터(60)의 출력과 신호 WEXB가 입력된다. 인버터(61)로부터 출력된 신호 SET_LATB는 회로(26)의 NOR 회로(68) 및 회로(27)의 NOR 회로(71)에 입력된다. 회로(26)는 NOR 회로(68)와 인버터(69, 70)를 포함한다. 신호 SET_LATCHB 및 BPBLBCAM이 NOR 회로(68)에 입력되고 인버터(70)로부터 신호 ADPB_CLR가 출력된다. 이 신호 ADPB_CLR가 하이(High)일 때, DPB 블록(4) 내의 래치 회로(141)의 프로텍트 정보가 클리어된다.

회로(27)는 NOR 회로(71)와 인버터(72 내지 74)를 포함한다. 신호 DPBLBCAM이 인버터(72)에서 반전된 신호 및 신호 SET_LATCHB가 NOR 회로(71)에 입력되고, 인버터(74)로부터 신호 ADPB_SET가 출력된다. 이 신호 ADPB_SET가 하이(High)일 때, DPB 블록(4) 내의 래치 회로(141)에 프로텍트 정보가 세트된다. 이 POGEN 회로(15)에 의하면 CAM(16)에 기억된 프로텍트 정보의 확실한 읽어내기와, DPB 블록(4)의 래치에의 세트가 가능하게 된다.

다음으로, DPB 블록 회로(4) 내의 래치 회로에 대하여 설명한다. 도 5는 래치 회로(141)를 나타낸 도면이다. 이 래치 회로(141)는 DPB 블록(4) 내에 섹터의 수만큼 설치된다. 이 래치 회로(141)는 섹터를 리라이트로부터 보호할 것인지 여부에 대한 정보를 유지하는 회로이다.

도 5에 도시하는 바와 같이, 래치 회로(141)는 NMOS 트랜지스터(142 내지 145)와 인버터(146, 147)를 포함한다. 어드레스 시퀀서(11)로부터의 어드레스 선택 신호 ADDRESS에 의하여 트랜지스터(145)의 게이트를 제어함으로써 임의의 래치 회 로(141)가 선택된다. 즉, ADDRESS 신호선은 래치 회로(141)의 수만큼 존재한다. 신호 LOCK 및 UNLOCK은 모든 래치 회로(141)에 공통되는 신호이고, 이에 따라 로크(섹터 프로텍트)/언로크(섹터 언프로텍트)가 설정된다. 신호 ADPB_SET가 하이(High)일 경우, 인버터(146, 147)로 이루어지는 래치에 프로텍트 정보가 세트된다. 신호 ADPB_CLR가 하이(High)일 경우, 인버터(146, 147)로 이루어지는 래치의 프로텍트 정보가 리세트된다.

다음으로, 동작에 대하여 설명한다. 도 6A는 파워업 시에 신호 WEXB가 하이(High)일 경우의 타이밍도이고, 도 6B는 파워업 시에 신호 WEVB가 로(Low)일 경우의 타이밍도이다. 신호 VCCOK는 예를 들어 3V로 동작하는 반도체 장치인 경우, 전원 VCC가 2.4 V 정도가 된 것을 검출하여 하이(High)로 되는 신호이다.

종래에는 전원이 투입된 시점에서 신호 VCCOK를 사용하여 DPB 블록(4)의 래치 회로를 세트/리세트하였다. 3V로 동작하는 반도체 장치의 경우, 전원 VCC가 2.7 내지 3.6V의 범위에서의 동작을 보증한다. 따라서, 2.4 V에서는 사용 범위 외가 된다. 전원 전압 VCC가 낮을 때에 복수의 래치 회로(141)를 한 번에 세트/리세트하면 동작이 불안정하게 된다. 예를 들면 섹터가 512개 있는 메모리 셀 어레이에서는 전원 VCC가 낮을 때에 512개의 래치 회로(141)를 한 번에 세트/리세트할 필요가 있다. 이러한 문제 때문에, 본 실시예에서는 종래와 같은 신호 VCCOK의 레벨로 세트/리세트를 행하지 않는다.

프로텍트 정보를 래치 회로(141)에 세트하는 경우, 사용자는 반도체 기억 장치(1)에 대하여 프로텍트 커맨드를 발행할 필요가 있다. 따라서, 프로텍트 커맨드 가 발행될 때의 최초의 라이트 커맨드에 의하여 DPB 블록(4) 내의 래치 회로(141)를 모두 세트 또는 리세트한다. 또는, 파워업 후 최초로 프로그램 또는 소거 커맨드가 입력될 때에, DPB 블록(4) 내의 래치 회로(141)의 모든 세트 또는 리세트를 행한다. 커맨드를 발행할 때에 전원의 레벨은 통상 동작에 허가된 범위에 있다. 따라서, CAM(16)을 확실하게 읽을 수 있게 되고 래치 회로(141)에 세트할 수 있게 된다.

도 6A에 도시하는 바와 같이, 라이트 인에이블 신호/WE에 대응하는 내부 신호 WEXB가 하이(High)로 활성화될 경우, 전원 VCC가 서서히 활성화되어서 신호 VCCOK는 전원이 소정 레벨에 이르면 활성화된다. 신호 WEXB는 내부의 신호이므로, 전원 VCC와 동일한 기울기로 VCC까지 활성화된다. 최초의 커맨드 입력에 따라 신호 WEXB는 최초로 하이(High)에서 로(Low)로 된다. 신호 CAM_READ는 신호 VCCOK가 로(Low)에서 하이(High)로 또는 신호 WEXB가 하이(High)에서 로(Low)로 되면 일정 기간 동안 하이(High)의 펄스를 출력하여 CAM(16)의 읽어내기를 실시하는 신호이다. POGEN 회로(15)는 2번째의 CAM_READ에 의하여 CAM(16)에 기억되어 있는 활성화 상태를 결정하는 정보를 읽어낸다. 이 때, 신호 SET_LATCHB는 로(Low)이기 때문에, 이에 따라 프로텍트 상태로 활성화시킬 것인지 언프로텍트 상태로 활성화시킬 것인지의 정보를 DPB 래치 회로(141)에 기억시킬 수 있다.

CAM(16)이 써넣기 상태일 때는 신호 DPBLBCAM이 하이(High)로 되고, CAM(16)이 소거 상태일 때는 신호 DPBLBCAM이 로(Low)로 된다. 신호 WEXB가 로(Low)의 기간 동안, 신호 SETLATCHB가 하이(High)에서 로(Low)로 된다. 도 4의 회로(26)에 있 어서, 신호 SET_LATCHB가 로(Low)이고 신호 DPBLBCAM이 로(Low)일 때, NOR 회로(68)는 하이(High)를 출력하고 인버터(70)는 하이(High)의 신호 ADPB_CLR를 출력한다. 이에 따라, DPB 블록(4) 내의 모든 래치 회로(141)의 프로텍트 정보가 리세트된다. 따라서, 언프로텍트 상태로 활성화된다.

한편, 도 4의 회로(27)에 있어서, 신호 SET_LATCHB가 로(Low)이고 신호 DPBLBCAM이 하이(High)일 때, NOR 회로(71)의 출력은 하이(High)로 되고, 인버터(74)는 하이(High)의 신호 ADPB_SET를 출력한다. 이에 따라, DPB 블록(4) 내의 래치 회로(141)에 프로텍트 정보가 세트된다. 따라서, 프로텍트 상태로 활성화된다.

또한, CAM 정보를 래치 회로(141)에 세트 또는 리세트 한 후, 신호 WEXB가 로(Low)에서 하이(High)로 되면 신호 SET가 하이(High)에서 로(Low)로 된다. 이 때, 신호 SET_LATCHB는 하이(High)로 되고 신호 SET는 로(Low)로 된다. 다음으로 신호 WEXB가 하이(High)에서 로(Low)로 될 때에는 신호 SET_LATCHB는 로(Low)로 되지 않는다. 이는 래치 회로(65)가 로(Low)의 신호 SET를 계속적으로 래치하고 있기 때문이다. 따라서, 한 번 래치 회로(141)에 프로텍트 정보를 세트/리세트하면 도 4의 회로(24)의 래치 회로(65)가 반전되고, 다음의 커맨드 발행 시에는 세트/리세트의 신호는 발생하지 않는다.

도 6B에 도시하는 바와 같이, 신호 WEXB가 로(Low)로 활성화될 경우, 전원 VCC가 서서히 활성화되어서 신호 VCCOK는 전원이 소정 레벨에 이르면 활성화된다. 커맨드를 입력하기 위해서는 신호 WEXB가 하이(High)에서 변화될 필요가 있다. 따 라서, 사용자가 드라이버를 작동시켜서 신호 WEXB를 한 번 하이(High)로 한다. POGEN 회로(15)는 신호 VCCOK가 하이(High)로 된 후 신호 CAM_READ가 하이(High)인 기간 동안, 신호 WEXB는 로(Low)이고 신호 SET_LATCHB는 로(Low)이므로, 전원 전압 VCC가 활성화된 불안정한 상태로 CAM(16)을 리드하여 DPB 블록(4)의 래치 회로(141)에 프로텍트 정보를 세트 또는 리세트한다. 따라서, 다음으로 신호 WEXB가 하이(High)에서 로(Low)로 될 때 DPB 블록(4)의 래치 회로(141)에 프로텍트 정보를 다시 세트한다.

구체적으로는 도 4의 회로(26)에 있어서, 신호 SET_LATCHB가 로(Low)이고 신호 DPBLBCAM이 로(Low)일 때, NOR 회로(68)는 하이(High)를 출력하고 인버터(70)는 하이(High)의 신호 ADPB_CLR를 출력한다. 이에 따라, DPB 블록(4) 내의 모든 래치 회로(141)의 프로텍트 정보가 리세트된다. 따라서, 언프로텍트 상태로 활성화된다.

또한, 도 4의 회로(27)에 있어서, 신호 SET_LATCHB가 로(Low)이고 신호 DPBLBCAM이 하이(High)일 때, NOR 회로(71)의 출력은 하이(High)로 되고 인버터(74)는 하이(High)의 신호 ADPB_SET를 출력한다. 이에 따라, DPB 블록(4) 내의 모든 래치 회로(141)에 프로텍트 정보가 세트된다. 따라서, 프로텍트 상태로 활성화된다.

또한, CAM 정보를 래치 회로(141)에 세트 또는 리세트한 후 WEXB가 로(Low)에서 하이(High)로 활성화되면 신호 SET가 하이(High)에서 로(Low)로 된다. 신호 SET_LATCHB가 하이(High)로 될 때, 신호 SET가 로(Low)로 된다. 다음으로 신호 WEXB가 하이(High)에서 로(Low)로 될 때에는 신호 SETLATCHB는 로(Low)로 되지 않 는다. 따라서, 한 번 래치 회로(141)에 프로텍트 정보를 세트/리세트하면 도 4의 회로(24)의 래치 회로(65)가 반전되고 다음의 커맨드 발행 시에는 세트/리세트의 신호는 발생하지 않는다. 또한, 상기 실시예에서는 프로텍트 정보를 예로 하고 있지만, 파워업 시에 CAM(16)의 읽어내기 정보에 따라 디바이스의 각종 동작 모드를 결정하는 경우는 빈번하게 있기 때문에 그러한 경우에도 사용할 수 있다.

실시예 1을 정리하면 다음과 같다. 반도체 장치는, 데이터를 기억하는 메모리 셀을 포함하여 섹터마다 관리된 메모리 셀 어레이(2)와, 활성화 상태를 결정하는 정보를 기억하는 CAM(메모리)(16)과, CAM(16)에 기억된 정보에 따른 활성화 정보를 래치하는 래치 회로(4)와, 활성화 후 소정 커맨드 입력 시에 CAM(16)을 참조하여 활성화 정보를 래치 회로(4)에 래치시키는 POGEN 회로(활성화 제어 회로)(15)를 포함한다. 실시예 1에 의하면 활성화 후의 소정 커맨드 입력 시에 CAM(16)의 기억 상태에 따른 활성화 정보를 DPB 블록(4) 내의 래치 회로(141)에 래치시킴으로써 CAM(16)에 기억된 정보의 확실한 읽기와 래치 회로(141)에의 확실한 세트가 가능하게 된다.

실시예 2

다음으로, 실시예 2에 대하여 설명한다. 도 7은 종래의 반도체 장치에 있어서의 래치 회로를 나타낸 도면이다. 도 7A는 섹터 어레이의 프로텍트 정보를 래치하는 회로(201)를 나타내고, 도 7B는 소거 정보를 래치하는 회로(202)를 나타내고, 도 7C는 신호 변환 회로(203)를 나타낸다. 도 7A에 도시하는 바와 같이, 회로(201)는 섹터 어레이의 프로텍트 정보를 래치하는 회로이며, NMOS 트랜지스터(204 내지 208), PMOS 트랜지스터(209), 인버터(210 내지 212), NAND 회로(213) 및 NOR 회로(214)를 포함한다. 회로(201)는 1섹터에 대하여 1개 존재한다. 512 섹터가 있는 경우, 회로(201)는 512개가 필요하게 된다.

도 7B에 도시하는 바와 같이, 회로(202)는 NMOS 트랜지스터(220 내지 223), PMOS 트랜지스터(224 내지 226), 인버터(227 내지 229), NAND 회로(230, 231) 및 NOR 회로(232, 233)를 포함한다. 회로(202)는 사용자가 소거 커맨드를 입력하였을 때에, 소거를 원하는 섹터에 대한 소거 정보를 래치하는 회로이다. 회로(202)는 1섹터에 대하여 1개 존재한다. 즉, 섹터가 512개의 경우에는 회로(202)는 512개가 필요하게 된다. 섹터의 레이아웃으로서는 도 8에 도시된 예에서는, 세로 방향으로 배치되는 32개의 섹터로 이루어지는 수직 블록이 가로 방향으로 32블록 배열된다. 또한, 가로 방향으로 배치되는 16개의 섹터로 이루어지는 수평(horizontal) 블록이 세로 방향으로 32블록 배치된다.

도 7C에 도시하는 바와 같이, 회로(203)는 NAND 회로(240, 241) 및 인버터(242, 243)를 포함한다. 신호 GSELg는 32 섹터로 이루어지는 16개의 수직 블록 내의 하나를 선택하는 내부 섹터 디코딩 신호이다. 신호 HSELh는 32개의 수평 블록을 선택하는 신호, 즉, 수직 블록 내의 32 섹터 중 하나를 선택하는 내부 섹터 디코딩 신호이다. 신호 GSELDg는 수직 블록을 선택하는 외부 섹터 디코딩 신호이다. 신호 HSELDh는 수평 블록을 선택하는 외부 섹터 디코딩 신호이다.

NAND 회로(240)는 신호 GSELg 및 신호 HSELh를 NAND 처리하고 인버터(242)는 입력된 신호 SELXB를 반전시켜서 신호 SELX를 출력한다. 이 신호 SELX는 각 섹터에 대한의 신호이다. 즉, 섹터의 수만큼 존재하고, 어떠한 섹터를 선택할 경우에는 그 섹터에 대한 신호 SELX가 하이(High)로 된다. 회로(201)의 NMOS 트랜지스터(205), NAND 회로(213)에 입력되고, 회로(202)의 NMOS 트랜지스터(220) 및 NAND 회로(230)에 입력된다. 또한, NAND 회로(240)의 신호 SELXB는 회로(201)의 NOR 회로(214), 회로(202)의 NOR 회로(232)에 입력된다.

또한, NAND 회로(241)는 외부로부터 입력된 신호 GSELDg 및 신호 HSELDh를 NAND 처리하고 인버터(243)는 입력된 신호 SELXDB를 반전시킨 신호 SELXD를 출력한다. 이 신호 SELXD는 회로(202)의 NAND 회로(231)에 입력된다. 신호 SELXDB는 회로(202)의 NOR 회로(233)에 입력된다.

회로(201)에 있어서, 반대 방향으로 병렬로 접속된 인버터(210, 211)로 이루어지는 래치 회로(215)를 포함한다. NMOS 트랜지스터(204)의 게이트는 신호 D_LOCK에 의하여 제어된다. 신호 D_LOCK은 섹터 프로텍트 비트를 세트하기 위한 신호이다. NMOS 트랜지스터(206)의 게이트는 신호 D_UNLOCK에 의하여 제어된다. 신호 D_UNLOCK은 섹터 프로텍트 비트를 클리어하기 위한 신호이다. NMOS 트랜지스터(205)의 게이트는 신호 SELX에 의하여 제어된다. NMOS 트랜지스터(207)의 게이트는 신호 ADPB_CLR에 의하여 제어된다.

신호 ADPB_CLR는 파워업 후에 ADPB_CLR가 하이(High)로 되고, DPB 블록의 래치를 리세트하는 신호이다. 신호 SELX가 하이(High)이고 인버터(212)의 출력이 하이(High)일 경우, NAND 회로(213)의 출력은 로(Low)로 되고 PMOS 트랜지스터(209)는 온(ON) 된다. 아울러, 신호 SELXB가 로(Low)이고 인버터(212)의 출력이 하 이(High)일 때, NOR 회로(214)의 출력은 로(Low)로 되고 NMOS 트랜지스터(208)는 오프(OFF)가 되고 출력 데이터 DPBOUTB로서 하이(High)가 출력된다.

또한, 래치부(215)에 프로텍트 정보를 래치하고 있으면 인버터(212)의 출력은 로(Low)로 되고 NMOS 트랜지스터(208)는 온(ON)이 되고 DPBOUTB는 로(Low)로 된다. 신호 DPBOUTB가 로(Low)일 때에 섹터는 프로텍트된다. 신호 SELX가 로(Low)일 때는 PMOS 트랜지스터(209)와 NMOS 트랜지스터(208)는 오프(OFF)가 된다. DPBOUT의 상태는 신호 SELX가 하이(High)로 되는 다른 섹터의 프로텍트 정보를 래치하는 회로에 의하여 결정된다.

회로(202)에 있어서, 전원 VCC와 접지 GND 간에 PMOS 트랜지스터(224) 및 NMOS 트랜지스터(220 및 221)가 직렬로 접속된다. PMOS 트랜지스터(224)의 게이트는 신호 SLRSTB에 의하여, NMOS 트랜지스터(220)의 게이트는 신호 SLEN에 의하여, NMOS 트랜지스터(221)의 게이트는 신호 SELX에 의하여 각각 제어된다. 신호 SLEN은 섹터 소거 커맨드 입력 시에 소거하는 섹터 정보를 래치하기 위한 신호이다.

PMOS 트랜지스터(224)와 NMOS 트랜지스터(220)의 연결 노드에 반대 방향으로 병렬 연결된 인버터(227 및 228)로 이루어지는 래치 회로(234)가 접속된다. 이 래치 회로(234)는 소거 정보를 래치한다. 신호 SLRSTB는 소거 섹터 래치를 리세트하는 신호이다. 섹터 소거 전에 SLRSTB가 로(Low)로 되고 래치가 리세트된다. 래치 회로(234)의 출력은 인버터(229)를 통하여 반전되어 출력된다. 신호 SELX가 하이(High)이고 인버터(229)의 출력이 하이(High)일 때, NAND 회로(230)의 출력은 로(Low)로 되고 PMOS 트랜지스터(225)는 온(ON) 된다.

또한, 이 때, NOR 회로(232)의 출력은 로(Low)로 되고 NMOS 트랜지스터(222)는 오프(OFF)가 되고 출력 데이터 SLSB(Sector Latch Set Bar)로서 하이(High)가 출력된다. 이와 같이, 내부 어드레스가 소거하는 섹터에 히트되면 SLSB가 로(Low)로 되고 그 섹터를 소거한다. 마찬가지로, 신호 SELXD가 하이(High)이고 인버터(229)의 출력이 하이(High)일 경우, NAND 회로(231)의 출력은 로(Low)로 되고 PMOS 트랜지스터(226)는 온(ON) 된다.

또한, 이 때, NOR 회로(233)의 출력은 로(Low)로 되고 NMOS 트랜지스터는 오프(OFF)가 되고 출력 데이터 SLSDB(Sector Latch Set for Data Polling Bar)로서 하이(High)가 출력된다. SLSDB는 섹터 소거 중에 사용자가 소거하는 섹터를 선택하면 SLSDB가 로(Low)로 되고 출력 비트가 토글(Toggle)된다. 신호 SELX가 로(Low)일 경우는 PMOS 트랜지스터(225, 226) 및 NMOS 트랜지스터(222, 223)는 오프(OFF)가 되고, SELX가 하이(High)로 되는 다른 섹터의 소거 정보를 래치하는 회로에 의하여 SLSB 및 SLSDB가 결정된다.

도 8은 종래의 반도체 장치의 래치 회로에서의 레이아웃을 나타낸 도면이다. 도 8에 있어서, (250)은 칩 전체, (251, 252)는 코어 셀, (252)는 도 7에 도시된 래치 회로를 나타낸다. 도 8에 도시된 예에서는, 래치 회로(253)가 레이아웃 상에서 섹터 어레이 옆에 배치되어 있다. 이 타입은 512M를 256M 등으로 컷 다운시키는 경우에는 필요 없는 섹터 어레이와 함께 제거할 수 있는 이점이 있다. 그러나, 회로가 크기 때문에 레이아웃 면적이 증가하는 문제가 있다. 이는 래치 회로(253)가 분산되어 배치되기 때문에 출력 회로가 커져서 레이아웃이 커지기 때문이다.

그러나, 반도체 장치에는 소거 모드와 섹터 프로텍트 모드의 2종류의 모드가 존재하는 것이 있다. 따라서, 소거 모드와 섹터 프로텍터 모드의 2가지 모드용으로 래치 회로가 각 섹터에 대하여 1개씩 필요하게 된다. 따라서, 예를 들면, 512 섹터로 이루어지는 플래쉬 메모리에서는 래치 회로가 1024개 필요하게 되고 각각에 대하여 출력 회로가 필요하였다. 따라서, 트랜지스터 수가 증가하여 레이아웃이 커지는 문제가 있다.

이에, 실시예 2는 상기 문제점을 감안하여 이루어진 것으로, 효율적으로 컷 다운시킬 수 있고, 레이아웃 면적이 커지지 않는 반도체 장치를 제공하는 것을 목적으로 한다.

도 9는 실시예 2에 따른 반도체 장치의 소거에 관한 블록도이다. 도 9에 도시하는 바와 같이, 반도체 장치(301)는, 메모리 셀 어레이(2), DPB 회로(304), 섹터 래치 회로(305), 제어 신호 버퍼(6), 어드레스 버퍼(7), I/O 버퍼(8), 커맨드 디코더(9), 제어 회로(310), 어드레스 시퀀서(11), X/Y 디코더(12) 및 소거 회로(13)를 포함한다. 상기와 동일 부분에 대하여는 동일 부호를 부여하고, 설명을 생략한다.

메모리 셀 어레이(2)는 데이터를 기억하는 메모리 셀을 포함하여 섹터마다 관리되고 있다. 제어 신호 버퍼(6)는 외부로부터의 제어 신호를 유지하고, 이 제어 신호를 제어 회로(10)에 공급한다. 어드레스 버퍼(7)는 외부로부터의 어드레스 신호를 유지하고, 이 어드레스 신호를 커맨드 디코더(9)에 공급한다. I/O 버퍼(8)는 외부로부터의 데이터나 제어 회로(10)로부터의 데이터를 유지한다. 커맨드 디코 더(9)는 입력을 디코딩하여 디코딩 결과를 제어 회로(10)에 공급한다.

제어 회로(10)는 스테이트 머신으로서 기능하고, DPB 회로(304) 및 섹터 래치 회로(305)에 래치된 프로텍트 정보 및 소거 정보에 따라 각 섹터를 제어한다. 이 제어 회로(10)는 소정 커맨드 입력 시에, 소거하는 섹터 정보를 래치하기 위한 신호 SLEN을 섹터 래치 회로(305)에 공급한다. 또한, 제어 회로(10)는 섹터 프로텍트 비트를 세트하기 위한 신호 D_LOCK 및 섹터 프로텍트 비트를 클리어하기 위한 신호 D_UNLOCK를 DPB 회로(304)에 공급한다.

어드레스 시퀀서(11)는 제어 회로(1O)로부터의 신호에 따라 셀을 선택한다. 어드레스 시퀀서(11)는 32 섹터로 이루어지는 그룹을 선택하는 섹터 어드레스 신호 GSELg 및 32 섹터 중 하나를 선택하는 섹터 어드레스 신호 HSELh를 DPB 회로(304) 및 섹터 래치 회로(305)에 입력한다. 또한, 외부로부터 32 섹터로 이루어지는 그룹을 선택하는 섹터 어드레스 신호 GSELDg 및 32 섹터 중 하나를 선택하는 섹터 어드레스 신호 HSELDh를 섹터 래치 회로(350)에 입력한다.

DPB 회로(304)는 섹터의 리라이트에 대한 프로텍트 정보가 세트된다. 이 DPB 회로(304)는 신호 DPBOUTB를 제어 회로(10)에 출력하고 신호 DPBOUTB가 로(Low)일 때에 섹터는 프로텍트된다. 섹터 래치 회로(305)는 각 섹터에 대한 소거 정보가 세트된다. 섹터 래치 회로(305)는 내부 어드레스가 소거하는 섹터에 히트되면 로(Low)로 되는 신호 SLSB를 제어 회로(10)에 출력한다.

제어 회로(10)는 신호 SLSB가 로(Low)로 되면 소거 신호 ERATRESS를 소거 회로(13)에 공급한다. 소거 회로(13)는 제어 회로(10)로부터의 소거 신호 ERSTRESS에 따라 선택된 섹터 내의 모든 메모리 셀에 소거용 전압을 인가시키고, 소거 스트레스를 메모리 셀에 인가하여 데이터의 소거를 실시한다. 또한, 섹터 래치 회로(305)는 섹터 소거 중에 사용자가 소거하는 섹터를 선택하면 로(Low)로 되는 신호 SLSDB를 제어 회로(10)에 출력한다.

제어 회로(10)는 로(Low)의 신호 SLSDB를 받으면 I/O 버퍼(8)를 통하여 칩 외부에 토글 데이터(H, L의 반복 데이터)를 출력한다. 또한, 도 9에서는 PPB 셀 어레이는 생략하였다. 제어 회로(10)는 PPB 셀 어레이와 DPB 회로(304)의 섹터의 프로텍트 정보를 합성한 프로텍트 정보에 따라 소거 회로(13)를 제어하도록 하여도 좋다.

다음으로, 섹터 래치 회로(305)에 대하여 설명한다. 도 10은 실시예 2에 따른 섹터 래치 회로를 도시한 도면이다. 도 10에 도시하는 바와 같이, 섹터 래치 회로(305)는 디코드 회로(351)와, 각 섹터에 대한 정보를 각각 래치하는 복수의 래치 회로(352(0) 내지 352(31))와, 출력 회로(353, 354)를 포함한다. 섹터 래치 회로(305)에서는 출력 회로(353, 354)를 하나의 수직 블록에서의 복수의 래치 회로(352(0) 내지 352(31))에 대하여 공통으로 설치된다. 이에 따라 트랜지스터 수를 줄일 수 있다. 래치 회로만은 공통화할 수 없기 때문에 래치부(352(0) 내지 352(31))는 32개가 설치된다.

디코드 회로(351)는 복수의 래치 회로(352(0) 내지 352(31))에 대하여 공통으로 설치되어 어드레스를 디코딩하는 것이며, NAND 회로(360)와 인버터(361)를 포함한다. 각 래치 회로(352(0) 내지 352(31))는, PMOS 트랜지스터(370)와, NMOS 트 랜지스터(371 내지 376)와, 인버터(377, 378)를 포함한다.

출력 회로(353)는, 인버터(380 내지 382)와, NOR 회로(383)와, PMOS 트랜지스터(384)와, NMOS 트랜지스터(385)를 포함한다. 출력 회로(354)는 인버터(390 내지 392)와, NOR 회로(393)와, PMOS 트랜지스터(394)와, NMOS 트랜지스터(395)를 포함한다. 출력 회로(353, 354)는 복수의 래치 회로(352(0) 내지 352(31))에 대하여 공통으로 설치되어 각 래치 회로(352(0) 내지 352(31))에 래치된 정보를 출력한다.

섹터 래치 회로(305)에 있어서, 전원 VCC와 그라운드 간에 각각 PMOS 트랜지스터(370) 및 NMOS 트랜지스터(371, 372)가 직렬로 접속된다. PMOS 트랜지스터(370)와 NMOS 트랜지스터(371) 간에는 인버터(377, 378)로 이루어지는 래치부가 접속된다. PMOS 트랜지스터(370)의 게이트는 소거 섹터 래치를 리세트하는 신호 SLRSTB에 의하여 제어된다.

인버터(381)의 출력과 그라운드 간에 NMOS 트랜지스터(373, 374)가 직렬로 접속된다. 또한, 인버터(391)의 출력과 그라운드 간에 NMOS 트랜지스터(375, 376)가 접속된다.

디코드 회로(351)에 있어서, 섹터 소거 커맨드 입력 시에, 소거하는 섹터 정보를 래치하기 위한 신호 SLEN이 입력된다. 또한, 32 섹터로 이루어지는 수직 블록을 선택하는 내부 섹터 디코딩 신호 GSELg가 입력된다. NAND 회로(360)는 입력된 신호 SLEN 및 신호 GSELg를 NAND 처리하고, 또한, 인버터(361)는 입력된 신호를 반전시켜서 신호 SLENqv를 출력한다.

NMOS 트랜지스터(371)의 게이트는 디코드 회로(351)의 출력 SLENqv에 의하여 제어되고, 소거하는 섹터 정보가 래치부에 래치된다. 또한, 섹터 소거 전에 신호 SLRSTB가 로(Low)로 되고 인버터(361)의 출력 SLENqv가 하이(High)로 되고 래치부가 리세트된다.

NMOS 트랜지스터(373 및 375)의 게이트는 인버터(377 및 378)로 이루어지는 래치부의 데이터에 따라 제어된다. NMOS 트랜지스터(372 및 374)의 게이트는 32 섹터 중 하나를 선택하는 내부 섹터 디코딩 신호 HSEL(0) 내지 HSEL(31)에 의하여 제어된다. NMOS 트랜지스터(376)의 게이트는 32 섹터 중 하나를 선택하는 외부 섹터 디코딩 신호 HSELD(0) 내지 HSELD(31)에 의하여 제어된다.

출력 회로(353)에 있어서, 인버터(380)에는 32 섹터로 이루어지는 수직 블록을 선택하는 내부 섹터 디코딩 신호 GSELg가 입력된다. 예를 들면, 하나의 수직 블록 중 0번째의 섹터가 소거 대상인 경우, HSEL(0)은 하이(High)로 되고 Q(0)는 하이(High)로 세트된다. 신호 GSELg가 하이(High)이면 신호 GSELg를 받은 인버터(with weak Pch)(381)에 의하여 하이(High)가 출력되지만, 신호 HSEL(0)이 하이(High)로 되고 Q(0)가 하이(High)로 되기 때문에 신호 SLSBqv는 그라운드에 강하게 풀 다운되어 로(Low)로 된다. 이 회로 동작은 인버터(381)의 PMOS 트랜지스터의 구동 능력을 NMOS 트랜지스터(373, 374)의 구동 능력보다 약하게 함으로써 실현될 수 있다. 신호 SLSBqv가 로(Low)로 되면 NMOS 트랜지스터(385)는 온(ON)이 되고 신호 SLSB는 로(Low)로 된다. 이에 따라 그 섹터를 소거한다. 도 7B에 도시된 종래의 회로에서는 32 섹터 분의 디코딩 신호가 각각의 출력 회로부 (트랜지스터(225, 222))에 대하여 제공되었지만, 출력 회로(353)에서는 32 섹터 분의 래치 회 로(352(0) 내지 352(31))로부터의 공통의 출력선(각각의 트랜지스터(373)의 출력)이 입력되는 구성이 된다.

출력 회로(354)에 있어서, 인버터(390)에는 32 섹터로 이루어지는 수직 블록을 선택하는 외부 섹터 디코딩 신호 GSELDg가 입력된다. 신호 GSELDg가 하이(High)이면 신호 GSELDg를 받은 인버터(with weak Pch)(391)에 의하여 하이(High)가 출력되지만, 소거 중에 사용자가 외부로부터 어떤 수직 블록 내의 0번째의 섹터를 선택하면, 신호 HSELD(0)는 하이(High)로 되고 Q(0)는 하이(High)로 되고 신호 SLSDBqv는 그라운드에 강하게 풀 다운되어 로(Low)로 된다. 신호 SLSDBqv가 로(Low)로 되면 NMOS 트랜지스터(395)는 온(ON)이 되고 신호 SLSDB는 로(Low)로 된다. 이에 따라 출력 비트가 토글된다. 이와 같이, 디코드 회로(351) 및 출력 회로(353, 354)는 소정 수직 블록 내에 포함되는 섹터에 대응한 래치 회로(352(0) 내지 352(31))에 대하여 공통으로 설치된다.

다음으로, DPB 회로(304)에 대하여 설명한다. 도 11은 본 실시예에 따른 DPB 회로(304)를 나타낸 도면이다. 도 11에 도시하는 바와 같이, DPB 회로(304)는 디코드 회로(404)와, 래치 회로(405(0) 내지 405(31))와, 출력 회로(406)를 포함한다. 출력 회로(406)는 하나의 수직 블록에 있어서의 복수의 래치 회로(405(0) 내지 405(31))에 대하여 공통으로 설치된다. 이에 따라 트랜지스터 수를 줄일 수 있다. 래치 회로만은 공통화할 수 없기 때문에 DPB 회로(304)는 32개의 래치 회로(405(0) 내지 405(31))를 포함한다. 이 래치 회로(405(0) 내지 405(31))는 프로텍트 정보를 래치한다.

디코드 회로(404)는 NAND 회로(440, 441)와 인버터(442, 443)를 포함한다. 각 래치 회로(405(0) 내지 405(31))는 NMOS 트랜지스터(420 내지 425)와 인버터(426, 427)를 포함한다. 출력 회로(406)는, 인버터(430 내지 432)와, NOR 회로(433)와, PMOS 트랜지스터(434)와, NMOS 트랜지스터(435)를 포함한다. 출력 회로(406)는 복수의 래치 회로(405(0) 내지 405(31))에 대하여 공통으로 설치되어 각 래치 회로(405(0) 내지 405(31))에 래치된 정보를 출력한다.

NAND 회로(440)에는 32 섹터로 이루어지는 수직 블록을 선택하는 내부 섹터 디코딩 신호 GSELg 및 섹터 프로텍트 비트를 세트하기 위한 신호 D_LOCK가 입력된다. 디코드 회로(404)에 있어서, NAND 회로(440)는 입력된 신호 GSELg 및 신호 D_LOCK를 NAND 처리하여 신호 SELXB를 인버터(442)에 입력한다. 인버터(442)는 신호 SELXB를 반전시켜서 프로텍트 비트를 세트하는 신호 L0CK를 출력한다.

또한, NAND 회로(441)에는 32 섹터로 이루어지는 수직 블록을 선택하는 내부 섹터 디코딩 신호 GSELg 및 섹터 프로텍트 비트를 클리어하기 위한 신호 D_UNLOCK가 입력된다. 또한, NAND 회로(441)는 신호 GSELg 및 신호 D_UNLOCK를 NAND 처리하여 신호 SELXDB를 인버터(443)에 입력한다. 인버터(443)는 신호 SELXDB를 반전시켜서 섹터 프로텍트 비트를 클리어하는 신호 UNLOCK를 출력한다.

출력 회로(406)의 인버터(431)와 인버터(432) 간과 그라운드 간에는 NMOS 트랜지스터(423, 424)가 직렬로 접속된다. NMOS 트랜지스터(420)의 게이트는 프로텍트 비트를 세트하는 신호 LOCK에 의하여 제어된다. NMOS 트랜지스터(422)의 게이트는 섹터 프로텍트 비트를 클리어하는 신호 UNLOCK에 의하여 제어된다. NMOS 트랜지 스터(421, 424)의 게이트는 32 섹터 중 하나를 선택하는 내부 섹터 디코딩 신호 HSEL(0) 내지 HSEL(31)에 의하여 제어된다. NMOS 트랜지스터(423)의 게이트는 인버터(426, 427)로 이루어지는 래치부의 출력에 의하여 제어된다. NMOS 트랜지스터(425)의 게이트는 신호 ADPB_CLR에 의하여 제어된다.

파워업 후에 신호 ADPB_CLR가 하이(High)로 되고 인버터(426, 427)로 이루어지는 래치가 리세트된다. 출력 회로(406)는, 인버터(430 내지 432)와, NOR 회로(433)와, PMOS 트랜지스터(434)와, NMOS 트랜지스터(435)를 포함한다. 출력 회로(406)의 인버터(430)에는 32 섹터로 이루어지는 수직 블록을 선택하는 내부 섹터 디코딩 신호 GSELg가 입력된다.

예를 들면, 어떤 수직 블록 중 O번째의 섹터가 프로텍트된 경우 LK(0)는 하이(High)로 된다. 리라이트 커맨드가 입력되고, 내부 어드레스가 변화하여 신호 GSELg가 하이(High)로 되면 신호 GSELg를 받은 2번째의 인버터(with weak Pch)(431)에 의하여 하이(High)가 출력되지만, 신호 HSEL(0)가 하이(High)로 되어 0번째의 섹터가 선택되면 LK(0)가 하이(High)이기 때문에 NMOS 트랜지스터(423, 424)는 온(ON)이 되고 신호 DPBqv는 그라운드에 강하게 풀 다운되어 로(Low)로 된다. NMOS 트랜지스터(435)가 온(ON)이 되고 신호 DPBOUTB가 로(Low)로 된다. 이것에 의하여 섹터는 프로텍트된다. 또한, 디코드 회로(404) 및 출력 회로(406)는 소정 수직 블록 내에 포함되는 섹터에 대응한 래치 회로(405(0) 내지 405(31))에 대하여 공통으로 설치된다.

다음으로, 실시예 2에 따른 반도체 장치(301)의 동작에 대하여 설명한다. 도 12는 타이밍도이다. 도 9를 함께 참조하여 설명한다. 도 12에 있어서, 신호 GSELg, 신호 SLENqv 및 신호 HSEL(0) 내지 HSEL(31)은 외부 어드레스 입력에 의하는 것과 내부에서 어드레스 시퀀서(11)가 생성하는 어드레스에 의하는 것이 있다. 외부로부터의 커맨드 입력 중은 관계가 없는 신호이므로 파형은 관계가 없는 것으로 한다(Disable).

리라이트에 대한 섹터 보호 정보가 DPB 회로(304)에 미리 세트되어 있다. 이 DPB 회로(304)는 섹터마다 1개씩 설치된다. 복수의 섹터로 1개의 DPB 회로가 설치될 수도 있다. DPB 회로(304)에는, 일예로 섹터(0)와 섹터(2)를 보호하는 플래그(※)가 세트되는 것으로 한다. 제어 회로(10)에 소거 커맨드가 입력된다. 3OH는 섹터 소거를 의미하는 커맨드이다. 이 때, 소거를 원하는 섹터의 어드레스가 순차적으로 입력된다.

외부로부터의 섹터 어드레스(SECn)가 입력되면 /WE가 로(Low)로 됨으로써 어드레스 버퍼(7)에 섹터 어드레스가 래치된다. /WE가 하이(High)로 될 때 발생하는 SLEN 펄스와 그 래치된 어드레스(GSELg, HSEL(N))에 의하여 섹터 래치 회로(305) 내의 래치를 세트한다. 예를 들면, 섹터(S1, S2)의 섹터 어드레스가 입력되면 어드레스 버퍼(7)로부터 섹터 래치 회로(305)의 대응하는 래치에 소거를 나타내는 플래그(※)가 순차적으로 세트된다. 즉, 도 10에 도시된 래치 회로의 노드 Q에 하이(High)가 세트된다. 제어 회로(10)는 섹터 어드레스의 입력이 모두 완료되면 소거 알고리즘에 따라 일련의 소거 동작을 제어한다.

구체적으로는, 제어 회로(1O)는 어드레스 시퀀서(11)가 섹터 S0로부터 섹터 Sn까지의 섹터 어드레스를 순차적으로 생성하고, 그 때마다 생성 어드레스에 대응하는 DPB 회로(304) 및 섹터 래치 회로(305)에 액세스하여(이것을 어드레스 시퀀서에 의한 서치라고 부른다), 소거 여부를 판단 후 실제의 소거를 섹터에 순차적으로 실행한다. 일예로, 우선 어드레스 시퀀서(11)는 섹터 어드레스(A0)를 생성하고 DPB0과 SL0을 서치한다(DPB0은 LK(0)에 대응하고 SL0은 Q(0)에 대응한다).

신호 GSELg가 하이(High)이면 신호 GSELg를 받은 2번째의 인버터(with weak Pch)(381)에 의하여 하이(High)가 출력되지만, 그 동안에 신호 HSEL(1) 내지 HSEL(31)이 변화하여 HSEL(1) 및 HSEL(2)가 선택될 때에는 Q(1) 및 Q(2)가 하이(High)이기 때문에 신호 SLSBqv는 그라운드에 강하게 풀 다운되어 로(Low)로 된다. 또한, 신호 GSELg가 하이(High)이면 신호 GSELg를 받은 2번째의 인버터(with weak Pch)(431)에 의하여 하이(High)가 출력되지만, 그 동안에 신호 HSEL(0) 및 HSEL(2)가 선택될 때에는 LK(0) 및 LK(2)가 하이(High)이기 때문에 신호 DPBqv는 그라운드에 강하게 풀 다운되어 로(Low)로 된다.

그러면, DPB0은 보호 플래그가 있고, SL0은 소거 플래그가 없다는 정보가 각각 DPBOUTB 신호선 및 SLSB 신호선으로부터 제어 회로(10)에 입력된다. 제어 회로(10)는 신호 SLSB가 소거하지 않는(동시에 DPBOUTB가 리라이트 보호 없음) 것을 나타내는 신호를 받아서 섹터(S0)에 대한 소거는 행하지 않는다. 다음으로, 어드레스 시퀀서(11)는 다음의 섹터 어드레스(A1)를 생성하여 DPB1과 SL1을 서치한다. 그러면, DPB1은 보호 플래그가 없고, SL1은 소거 플래그가 있다는 정보가 각각 제어 회로(10)에 입력된다. 제어 회로(10)는 신호 DPBOUTB에 리라이트 보호가 없고 신호 SLSB가 소거를 나타내는 신호를 받아 그 섹터(1)에 대한 소거를 실시한다.

즉, 제어 회로(10)는 신호 ERSTRESS를 소거 회로(13)에 출력하고 소거 회로(13)는 섹터(S1)의 모든 셀에 대하여 소거 스트레스를 인가한다. 또한, 실제로는 소거 스트레스 인가에 앞서(ERSTRESS 신호 발생 전) 사전 써넣기가 대상 섹터의 셀에 대하여 실시되지만, 여기서는 간략하게 하기 위하여 생략하였다.

소거 스트레스 인가 후 제어 회로(1O)는 소거 검증 동작의 결과 소거가 완료된 것을 인식하면, 어드레스 시퀀서(11)는 다음의 섹터 어드레스(A2)를 생성하고, DPB2와 SL2를 서치한다. 그러면, DPB2는 보호 플래그가 있고 SL2는 소거 플래그가 있다는 정보가 각각 제어 회로(10)에 입력된다. 또한, 도 9에서는 검증 회로도 간략화를 위하여 생략되었다.

제어 회로(10)는 신호 DPBOUTB에 리라이트 보호가 있다는 신호를 받고 (신호 SLSB가 소거를 나타내는 경우에도) 그 섹터(S2)에 대한 소거는 실시하지 않는다. 다음으로, 어드레스 시퀀서(11)는 다음의 섹터 어드레스를 생성하여 동일한 동작을 섹터(n)까지 행함으로써 일련의 소거 동작이 완료된다.

여기서, 신호 SLSDB에 대하여 설명한다. 만약 소거 중에 외부로부터 어떤 어드레스를 지정한 읽어내기 동작이 실행되면 그 섹터 어드레스(GSELD, HSELD)가 섹터 래치 회로(305)에 입력되고, 만약 그 어드레스가 소거 중인 섹터이면(섹터 래치 회로(305)의 노드 Q가 하이(High)이고 신호 SLSDB가 Low) 소거 중을 의미하는 신호 SLDB가 로(Low)로 되고 그것을 받은 제어 회로(10)는 I/O 버퍼(8)를 통해서 칩 외부에 토글 데이터를 출력한다. 다만, 이 기능은 사용자가 칩 소거 중인지 아닌지 여부의 상태를 알기 위한 기능의 하나로서 종래부터 존재하였다.

실시예 2에 따르면 DPB 회로(304) 및 섹터 래치 회로(305)에 있어서, 필요 최저한의 래치 부분은 1섹터 단위로 남기고, 출력 부분을 다중화(32 섹터 분)함으로써 트랜지스터 수를 줄일 수 있다. 수직 블록을 선택함으로써 해당 16섹터의 래치 회로의 출력 신호를 풀 업시킨다. 수평 블록을 선택함으로써 16섹터 중 1섹터의 래치 정보를 읽고 상기 풀업시킨 신호를 풀다운시킨다. 이에 따라, 32 섹터 중 1섹터의 정보를 읽을 수 있게 된다. 풀 다운된 섹터는 소거에 있어서는 소거 섹터 정보가 되고 프로텍트에 있어서는 섹터 프로텍트 정보가 된다.

실시예 2를 정리하면 다음과 같다. 반도체 장치(301)는, 데이터를 기억하는 메모리 셀을 포함하여 섹터마다 관리된 메모리 셀 어레이(2)와, 각 섹터에 대한 정보(섹터 보호 정보 또는 프로텍트 정보)를 각각 래치하는 복수의 제1 회로(352)(제1 회로(405)) 및 상기 복수의 제1 회로(352)(제1 회로(405))에 대하여 공통으로 설치되어 어드레스를 디코딩하는 제2 회로(351)(제2 회로(404))를 포함하는 섹터 래치 회로(305)(DPB 회로(304))와, 상기 각 제1 회로(352)(제1 회로(405))에 래치된 정보에 따라 상기 각 섹터를 제어하는 제어 회로(10)를 포함한다. 또한, 반도체 장치(301)에 있어서, 섹터 래치 회로(305)(DPB 회로(304))는 상기 복수의 제1 회로(352)(제1 회로(405))에 대하여 공통으로 설치되어, 상기 각 제1 회로(352)(제1 회로(405))에 래치된 정보를 출력하는 제3 회로(353, 354)(제3 회로(406))를 포함한다.

이와 같이 구성함으로써 다음와 같은 효과를 가진다. 도 13은 실시예 2에 따 른 반도체 장치의 레이아웃을 도시한 도면이다. 도 13에서는 회로 변경 후에 만들어진 레이아웃 구성을 나타낸다. 도 13에 있어서, 501은 칩 전체, 502, 503은 코어 셀, 504는 래치 회로를 나타낸다. 래치 회로(504)에는 상기 DPB 회로(304)와 섹터 래치 회로(305)가 포함된다. 래치 회로(504)가 코어 셀(502, 503) 옆에 배치되어 있기 때문에 컷 다운시킨 경우에 쉽게 설계할 수 있다. 또한, 컷 다운시켰을 경우에 불필요한 섹터 어레이와 함께 래치 회로(504)도 제거할 수 있다. 또한, 회로 자체도 작기 때문에 레이아웃 면적도 줄일 수 있다. 또한, 디코딩을 공통화하고 출력을 다중화하며 회로를 1개소로 함으로써 레이아웃 면적을 줄일 수 있다. 또한, 트랜지스터 수로 비교하여 절반 이하인 약 37%의 크기가 된다.

또한, 실시예 1과 실시예 2를 조합하여, 도 2에 도시된 실시예 1의 DPB 회로(4)를 도 11에 도시된 DPB 회로(304)와 동일하게 구성할 수도 있다. 이 경우, DPB 회로(4)는, 도 11에 도시하는 바와 같이, 활성화 정보를 섹터마다 각각 래치하는 복수의 제1 회로(405)와, 상기 복수의 제1 회로(405)에 대하여 공통으로 설치되어 어드레스를 디코딩하는 제2 회로(404)를 포함한다. DPB 회로(4)는, 복수의 제1 회로(405)에 대하여 공통으로 설치되어 제1 회로(405)에 래치된 정보를 출력하는 제3 회로(406)를 더 포함한다.

이상, 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명은 특정 실시예에 한정되는 것이 아니며, 청구의 범위에 기재된 본 발명의 요지의 범위 내에서 다양한 변형 및 변경이 가능하다.

Claims (27)

1. 활성화 상태를 결정하는 정보를 기억하는 메모리와,

   상기 메모리에 기억된 정보에 따른 활성화 정보를 래치하는 래치 회로와,

   활성화 후 소정 커맨드 입력 시에 상기 메모리를 참조하여 상기 활성화 정보를 상기 래치 회로에 래치시키는 활성화 제어 회로를 포함하는 것을 특징으로 하는 반도체 장치.
2. 제1항에 있어서, 상기 활성화 제어 회로는, 상기 커맨드가 최초로 입력되었을 때에 상기 활성화 정보를 상기 래치 회로에 래치시키는 것을 특징으로 하는 반도체 장치.
3. 제1항 또는 제2항에 있어서, 상기 활성화 제어 회로는, 전원 전압이 소정 전압 이하일 때에 상기 활성화 정보를 상기 래치 회로에 래치시켰을 경우, 상기 커맨드가 다음에 입력되었을 때에 상기 활성화 정보를 상기 래치 회로에 다시 래치시키는 것을 특징으로 하는 반도체 장치.
4. 제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 활성화 제어 회로는 전원 전압이 소정 전원 전압 이상일 때에 상기 활성화 정보를 상기 래치 회로에 래치시켰을 경우, 상기 커맨드가 다음에 입력되어도 상기 활성화 정보를 상기 래치 회 로에 다시 래치시키는 동작을 실행하지 않는 것을 특징으로 하는 반도체 장치.
5. 제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 활성화 제어 회로는 상기 메모리가 써넣기 상태일 때, 소정 세트 신호를 출력함으로써 상기 활성화 정보를 상기 래치 회로에 세트하는 것을 특징으로 하는 반도체 장치.
6. 제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 활성화 제어 회로는 상기 메모리가 소거 상태일 때, 소정 리세트 신호를 출력함으로써 상기 래치 회로의 활성화 정보를 리세트하는 것을 특징으로 하는 반도체 장치.
7. 제1항 내지 제6항 중 어느 하나의 항에 있어서, 상기 반도체 장치는 데이터를 기억하는 메모리 셀을 포함하여 섹터마다 관리된 메모리 셀 어레이를 더 포함하고, 상기 래치 회로는 상기 섹터마다 상기 활성화 정보를 래치하는 것을 특징으로 하는 반도체 장치.
8. 제7항에 있어서, 상기 래치 회로는 복수의 섹터로 1개의 상기 활성화 정보를 래치하는 것을 특징으로 하는 반도체 장치.
9. 제7항 또는 제8항에 있어서, 상기 커맨드는 라이트 커맨드인 것을 특징으로 하는 반도체 장치.
10. 제7항 내지 제9항 중 어느 하나의 항에 있어서, 상기 메모리에 기억된 활성화 상태를 결정하는 정보는 활성화 시에 상기 각 섹터를 프로텍트 상태로 활성화시킬 것인지 언프로텍트 상태로 활성화시킬 것인지를 나타내는 정보인 것을 특징으로 하는 반도체 장치.
11. 제7항 내지 제10항 중 어느 하나의 항에 있어서, 상기 메모리는 불휘발성인 CAM((content addressable memory)인 것을 특징으로 하는 반도체 장치.
12. 제7항 내지 제11항 중 어느 하나의 항에 있어서, 상기 반도체 장치는 상기 래치 회로에 래치된 활성화 정보에 따라 상기 메모리 셀 어레이 내의 메모리 셀의 데이터를 소거하는 소거 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
13. 제12항에 있어서, 상기 반도체 장치는 상기 래치 회로에 래치된 활성화 정보에 따라 상기 소거 회로에서의 소거 동작을 제어하는 제어 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
14. 제7항 내지 제13항 중 어느 하나의 항에 있어서, 상기 반도체 장치는 섹터 보호 정보를 기억하는 메모리 셀을 포함하는 제2 메모리 셀 어레이를 더 포함하고, 상기 제어 회로는, 상기 래치 회로에 래치된 활성화 정보 및 상기 제2 메모리 셀 어레이에 기억된 섹터 보호 정보에 따라 상기 메모리 셀 어레이의 소거 여부를 결정하는 것을 특징으로 하는 반도체 장치.
15. 제7항 내지 제14항 중 어느 하나의 항에 있어서, 상기 래치 회로는 상기 활성화 정보를 섹터마다 각각 래치하는 복수의 제1 회로와, 상기 복수의 제1 회로에 대하여 공통으로 설치되어 어드레스를 디코딩하는 제2 회로를 포함하는 것을 특징으로 하는 반도체 장치.
16. 제15항에 있어서, 상기 래치 회로는 상기 복수의 제1 회로에 대하여 공통으로 설치되어 상기 제1 회로에 래치된 정보를 출력하는 제3 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
17. 데이터를 기억하는 메모리 셀을 포함하여 섹터마다 관리된 메모리 셀 어레이와,

    상기 각 섹터에 대한 정보를 각각 래치하는 복수의 제1 회로 및 상기 복수의 제1 회로에 대하여 공통으로 설치되어 어드레스를 디코딩하는 제2 회로를 포함하는 래치 회로와,

    상기 각 제1 회로에 래치된 정보에 따라 상기 각 섹터를 제어하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 장치.
18. 제17항에 있어서, 상기 래치 회로는, 상기 복수의 제1 회로에 대하여 공통으로 설치되어 상기 각 제1 회로에 래치된 정보를 출력하는 제3 회로를 포함하는 것을 특징으로 하는 반도체 장치.
19. 데이터를 기억하는 메모리 셀을 포함하여 섹터마다 관리된 메모리 셀 어레이와,

    상기 각 섹터에 대한 정보를 각각 래치하는 복수의 제1 회로 및 상기 복수의 제1 회로에 대하여 공통으로 설치되어 상기 각 제1 회로에 래치된 정보를 출력하는 제3 회로를 포함하는 래치 회로와,

    상기 각 제1 회로에 래치된 정보에 따라 상기 섹터를 제어하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 장치.
20. 제17항 또는 제18항에 있어서, 상기 제2 회로는 소정 블록 내에 포함되는 섹터에 대응한 상기 각 제1 회로에 대하여 공통으로 설치되는 것을 특징으로 하는 반도체 장치.
21. 제18항 또는 제19항에 있어서, 상기 제3 회로는 소정 블록 내에 포함되는 섹터에 대응한 상기 각 제1 회로에 대하여 공통으로 설치되는 것을 특징으로 하는 반도체 장치.
22. 제17항 내지 제21항 중 어느 하나의 항에 있어서, 상기 섹터에 대한 정보는 섹터 보호 정보인 것을 특징으로 하는 반도체 장치.
23. 제17항 내지 제21항 중 어느 하나의 항에 있어서, 상기 섹터에 대한 정보는 소거 정보인 것을 특징으로 하는 반도체 장치.
24. 제17항 내지 제23항 중 어느 하나의 항에 있어서, 상기 제어 회로는, 상기 래치 회로에 래치된 정보에 따라 상기 메모리 셀 어레이 내의 섹터에 대하여 프로그램 동작 또는 소거 동작을 제어하는 것을 특징으로 하는 반도체 장치.
25. 데이터를 기억하는 메모리 셀을 포함하여 섹터마다 관리된 메모리 셀 어레이와,

    상기 각 섹터의 보호 정보를 각각 래치하는 복수의 제1 회로, 상기 복수의 제1 회로에 대하여 공통으로 설치되어 어드레스를 디코딩하는 제2 회로 및 상기 복수의 제1 회로에 대하여 공통으로 설치되어 상기 제1 회로에 래치된 정보를 출력하는 제3 회로를 포함하는 제1 래치 회로와,

    상기 각 섹터에 대한 소거 정보를 각각 래치하는 복수의 제4 회로, 상기 복수의 제4 회로에 대하여 공통으로 설치되어 어드레스를 디코딩하는 제5 회로 및 상기 복수의 제4 회로에 대하여 공통으로 설치되어 상기 제4 회로에 래치된 정보를 출력하는 제6 회로를 포함하는 제2 래치 회로를 포함하는 것을 특징으로 하는 반도 체 장치.
26. 제1항 내지 제25항 중 어느 하나의 항에 있어서, 상기 반도체 장치는 반도체 기억 장치인 것을 특징으로 하는 반도체 장치.
27. 활성화 후 소정 커맨드 입력 시에 활성화 상태를 결정하는 정보를 기억하는 메모리를 참조하는 참조 단계와,

    상기 메모리에 기억된 정보에 따라 소정 활성화 정보를 래치 회로에 래치시키는 단계와,

    상기 래치 회로에 래치된 활성화 정보에 따라 데이터를 기억하는 메모리 셀을 포함하는 메모리 셀 어레이를 제어하는 제어 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제어 방법.

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