KR100520596B1 - 소거 단위를 변경하여 제조 가능한 비휘발성 반도체 기억장치 - Google Patents

Abstract

블럭 B000∼B007은 통상의 블럭보다도 작은 기억 용량의 부트 블럭 및 파라미터 블럭이다. 부트 블럭이 불필요한 경우에는, 본딩 옵션 등으로 신호 BOOTE를 L 레벨로 설정한다. 소거 시에 있어서 신호 BLKSEL이 H 레벨인 경우에는, 제어부(2)는 가로 방향으로 배열되는 4 블럭의 동시 선택을 실행한다. 또한, 제어부(2)는 이때 세로 방향의 2 블럭의 동시 선택을 실행한다. 그 결과, 블럭 B000∼B007의 8개의 블럭의 선택이 행하여진다. 부트 블럭 및 파라미터 블럭은 통상 블럭과 마찬가지의 용량을 갖는 하나의 블럭으로서 일괄 소거가 가능해진다.

따라서, 부트 블럭을 포함하는 경우와 포함하지 않는 경우의 플래쉬 메모리를 1 칩으로 동시에 실현하여, 설계, 제조를 간단화할 수 있다.

Description

소거 단위를 변경하여 제조 가능한 비휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE THAT CAN BE FABRICATED WITH ERASURE UNIT MODIFIED}

본 발명은 비휘발성 반도체 기억 장치에 관한 것으로, 보다 특정적으로는, 소거 단위 블럭 구성이 변경 가능한 플래쉬 메모리에 관한 것이다.

플래쉬 메모리는, 기능적으로는 일괄 소거형의 전기적으로 기록 소거가 가능한 비휘발성 반도체 기억 장치이다. 플래쉬 메모리는 그 저비용성 및 전기적 소거 기능을 가지므로 휴대 기기 등에 큰 수요가 있어, 최근 빈번하게 연구 개발이 행하여지고 있다. 플래쉬 메모리는, 예를 들면 플로팅 게이트를 갖고, 임계값 전압을 변화시킬 수 있는 트랜지스터(이하, 메모리 트랜지스터라고 함)를 메모리 셀로서 사용한다.

도 26은 종래의 플래쉬 메모리의 어레이 구성을 나타낸 도면이다.

도 26에서는, 설명을 간단히 하기 위해서, 전체 8M 비트의 메모리 어레이의 경우에 대하여 설명하고 있다. 메모리 어레이(500)는, 각각이 4k 워드(64k 비트)에 상당하는 메모리 셀로 구성되는 블럭 B000∼B007과, 각각이 32k 워드(512k 비트)에 상당하는 메모리 셀로 구성되는 블럭 B008∼B022와, 블럭 B100을 포함한다. 블럭 B000∼B022는 각각이 플래쉬 메모리에서의 소거 동작의 기본 단위로 되는 블럭이다.

플래쉬 메모리에서는 4k 워드의 영역이 필요로 되는 것이 많고, 이 때문에, 메모리 어레이(500)는 통상의 데이터 저장 영역보다도 기억 용량이 적은 블럭 B000∼B007을 포함하고 있다. 이러한 4k 워드의 영역은, 예를 들면 부트 블럭이나 파라미터 블럭이라고 불린다.

부트 블럭은, 전원이 투입된 직후의 시스템 부팅 시에, 플래쉬 메모리가 탑재되는 시스템의 CPU가 리드하는 영역이다. 또한, 파라미터 블럭은, 빈번히 리라이팅할 가능성이 높은 데이터를 가령 기록해 놓은 영역이다. 한편, 32k 워드의 기억 용량의 블럭은 통상의 데이터나 프로그램을 저장하는 영역으로서 사용된다. 플래쉬 메모리에서는, 이와 같이, 용도에 따라 다른 사이즈의 블럭을 구비할 필요가 있다.

또, 블럭 B100은, 어드레스 할당 상으로는 블럭 B000∼B007에 상당하는 영역이며, 미사용으로 되는 영역이다. 미사용이더라도, 메모리 블럭 B100은 메모리 어레이 상의 신호의 연속성을 유지할 필요성으로 인해, 블럭 B008∼B022의 각 구성과 마찬가지의 구성을 갖고 있다.

메모리 블럭의 선택은 블럭의 세로 방향의 위치를 선택하기 위한 블럭 선택 신호 BAVS0, BAVS1, BAVM0∼BAVM3과, 블럭의 가로 방향의 위치를 선택을 하기 위한 블럭 선택 신호 BAH0∼BAH3에 의해서 실행된다. 세로 방향의 블럭 위치와, 가로 방향의 블럭 위치가 모두 활성화되면, 그 교점에 대응하는 블럭의 선택이 행하여진다. 예를 들면, 블럭 B008을 선택하는 경우에는, 선택 신호 BAVM0 및 BAH1이 활성화되고, 나머지 선택 신호는 비활성화된다.

도 27은 메모리 블럭의 선택 신호를 발생하는 종래의 블럭 선택 디코더의 구성을 나타낸 블럭도이다.

도 26, 도 27을 참조하면, 블럭 선택 디코더(502)는 외부로부터 인가되는 어드레스 신호의 어드레스 비트 A12∼A18을 이용하여 블럭 선택 신호 BAVS0, BAVS1, BAVM0∼BAVM3, BAH0∼BAH3을 발생한다. 블럭 선택 디코더(502)는, 어드레스 비트 A15, A16, A17, A18을 받아 선택 신호 BOP를 출력하는 4 입력의 NOR 회로(562)와, 어드레스 비트 A14, A17, A18 및 선택 신호 BOP에 따라 세로 방향 위치의 선택 신호 BAVS0, BAVS1, BAVM0∼BAVM3을 출력하는 세로 방향 블럭 선택 회로(564)와, 어드레스 비트 A12, A13, A15, A16 및 선택 신호 BOP에 따라 가로 방향 위치의 선택 신호 BAH0∼BAH3을 출력하는 가로 방향 블럭 선택 회로(566)를 포함한다.

세로 방향 블럭 선택 회로(564)는 선택 신호 BOP에 따라 활성화되어 어드레스 비트 A14를 디코딩하여 신호 BAVS0, BAVS1을 출력하는 어드레스 디코드부(582)와, 선택 신호 BOP가 비활성화 시에 동작하여, 선택 신호 BOP가 활성화되면 동작을 정지하는 어드레스 디코드부(584)를 포함한다. 어드레스 디코드부(584)는, 활성화 시에는 어드레스 비트 A17, A18을 디코드하여 신호 BAVM0∼BAVM3을 출력한다.

가로 방향 블럭 선택 회로(566)는, 선택 신호 BOP가 활성화되면 어드레스 비트 A12, A13을 선택 어드레스 비트 SA0, SA1로서 출력하고, 선택 신호 BOP가 비활성화 시에는 어드레스 비트 A15, A16을 선택 어드레스 비트 SA0, SAl로서 출력하는 어드레스 선택부(610)와, 선택 어드레스 비트 SA0, SA1을 디코드하여 신호 BAH0∼BAH3을 출력하는 어드레스 디코드부(612)를 포함한다.

도 26에 나타낸 8M 비트의 메모리 어레이의 경우, 1 워드 16 비트 구성을 취하면 32k 워드 블럭을 선택하는 어드레스 비트는 A15, A16, A17, A18이다. 또한, 4k 워드 블럭을 선택하는 어드레스 비트는 A12, A13, A14이다. 여기에 설명하는 종래예에서는, 도 26과 같이 가로 방향으로 4 블럭의 메모리 블럭이 배치되는 구성의 경우를 설명한다.

먼저, NOR 회로(562)에 의해서 4k 워드 영역을 선택하는 신호 BOP의 활성/비활성이 결정된다.

메모리 블럭 B008∼B022에 상당하는 어드레스가 입력되는 경우에는, 신호 BOP는 비활성화되어 어드레스 디코드부(582)가 신호 BAVS0, BAVS1을 비활성화하고, 어드레스 디코드부(584)는 어드레스 비트 A17, A18에 따라 세로 방향의 메모리 블럭의 선택 신호 BAVM0∼BAVM3 중 어느 하나를 활성화시킨다.

이 경우, 어드레스 선택부(610)는 어드레스 비트 A15, A16을 선택 어드레스 비트 SA0, SA1로서 출력하기 때문에, 어드레스 디코드부(612)는 어드레스 비트 A15, A16을 디코드하여 선택 신호 BAH0∼BAH3 중 어느 하나를 활성화한다.

한편, 어드레스 비트 A15∼A18이 모두 L 레벨인 경우에는, 선택 신호 BOP가 활성화된다. 이것은, 도 26의 사용하지 않음이라고 되는 메모리 블럭 B100에 대응하는 어드레스 입력이 있었던 것을 나타내고 있다. 이 경우에는, 메모리 블럭 B100을 선택하는 대신에 메모리 블럭 B000∼B007 중의 대응하는 영역을 선택하고 있다. 구체적으로는, 신호 BOP의 활성화시에는, 어드레스 디코드부(584)는 비활성화되고 신호 BAVM0∼BAVM3은 비활성화된다. 그리고, 어드레스 디코드부(582)에 의해서 어드레스 비트 A14가 디코드되어 신호 BAVS0, BAVS1 중 어느 한쪽이 활성화된다.

또한, 신호 BOP가 활성화 시에는, 어드레스 선택부(610)는 어드레스 비트 A12, A13을 선택 어드레스 비트 SA0, SA1로서 출력하기 때문에, 어드레스 디코드부(612)는 어드레스 비트 A12, A13을 디코드하여, 신호 BAH0∼BAH3 중 어느 하나를 활성화시킨다.

종래는, 블럭 선택 디코더(502)에 의해서 결정되는 블럭 분할 및 어드레스 할당은 항상 고정되어 있었다. 즉, 8M 비트분의 영역은, 항상 4k 워드 블럭이 8 블럭, 32k 워드 블럭이 B008∼BO22의 15 블럭의 합계 23 블럭으로서 취급하고 있었다.

이상 설명한 바와 같이, 도 26의 메모리 어레이(500)는 사용하는 메모리 블럭이 B000∼B022의 23 블럭 존재하기 때문에, 8M 비트의 메모리 어레이 전체를 소거하기 위해서는, 23회의 소거 동작을 칩 외부로부터 지시해야 한다.

또한, 도 26에서는, 4k 워드의 블럭 8 블럭, 즉 블럭 B000∼B007이 어드레스의 최하위측에 할당되어 있다. 이것은 보텀 부트 타입이라고 불린다. 그러나, 사용되는 시스템에 따라서는 4k 워드의 블럭이 어드레스의 최상위측에 할당되는 탑 부트 타입의 플래쉬 메모리가 요구되는 경우도 있다. 종래에서는, 보텀 부트 타입의 메모리를 탑 부트 타입의 메모리로 변경하여 사용하기 때문에, 어드레스 입력 버퍼에서 특정한 어드레스 비트를 반전하는 것이 실행되고 있었다.

도 28은 종래의 어드레스 입력 버퍼(516)의 구성을 나타내는 회로도이다.

도 28을 참조하면, 어드레스 입력 버퍼(516)는 탑 부트 타입의 메모리로 전환하여 사용하는 경우에 활성화되는 신호 TOP에 따라 어드레스 비트 A15, A16, A17의 정전/반전을 각각 전환하는 어드레스 반전 회로(520, 522, 524)를 포함한다.

어드레스 반전 회로(520)는, 외부로부터 인가되는 어드레스 비트 ext.A15를 받아 반전하는 인버터(526)와, 신호 TOP를 받아 반전하는 인버터(528)와, 인버터(526)의 출력과 신호 TOP를 받는 NAND 회로(530)와, 어드레스 비트 ext.A15와 인버터(528)의 출력을 받는 NAND 회로(532)와, NAND 회로(530, 532)의 출력을 받아 어드레스 비트 A15를 출력하는 NAND 회로(534)를 포함한다.

어드레스 반전 회로(522)는, 어드레스 비트 ext.A16이 입력되고 어드레스 비트 A16을 출력하는 점이 다르지만, 내부의 구성은 어드레스 반전 회로(520)와 마찬가지이며 설명은 반복하지 않는다. 어드레스 반전 회로(524)는 어드레스 비트 ext.A17이 입력되어 어드레스 비트 A17을 출력하는 점이 다르지만, 내부의 구성은 어드레스 반전 회로(520)와 마찬가지이며 설명은 반복하지 않는다.

도 29는 종래의 다른 플래쉬 메모리의 어레이 구성을 도시하는 도면이다.

도 29를 참조하면, 블럭 B000∼B015는, 각각이 32k 워드(512k 비트)에 상당하는 메모리 셀로 구성되는 메모리 블럭이다. 메모리 어레이(700)에는, 4k 워드 상당의 메모리 셀로 구성되는 메모리 블럭은 없고, 모두가 32k 워드 상당의 메모리 셀로 구성되는 16 블럭으로 8M 비트 영역이 구성되어 있다. 도 26의 메모리 어레이(500)의 경우는, 8M 비트 영역의 소거에는 23회의 소거 동작이 필요했지만, 메모리 어레이(700)의 경우에서는, 8M 비트 영역의 소거에는 16회의 소거 동작으로 끝난다.

또, 블럭 소거에 관련되는 선행 기술 문헌으로서는 예를 들면, 일본 특허 공개 제 2002-133877 호 공보가 있다.

종래는 블럭 분할 및 각 블럭으로의 어드레스 할당이 항상 고정되어 있었다. 그 결과, 예를 들면 도 26에서 설명한 바와 같이 8M 비트의 플래쉬 메모리의 제품에서는, 4k 워드의 블럭을 갖는 사양의 제품에서는, 4k 워드 블럭이 8 블럭, 32k 워드 블럭이 15 블럭의 합계 23 블럭이 존재한다.

한편, 도 29에서 설명한 바와 같이 4k 워드의 블럭을 가지지 않는 플래쉬 메모리의 제품에서는, 32k 워드 블럭 16 블럭에서 8M 비트를 구성하고 있었다. 즉, 4k 워드의 유무로 완전히 별도의 제품으로서 설계, 제조해야 하였다.

또한, 플래쉬 메모리의 용량의 확대에 따라, 어드레스 할당의 최상위측 또는 최하위측뿐만 아니라, 어드레스 최하위측, 최상위측의 쌍방에 4k 워드 블럭의 부트 블럭을 갖는 칩이 개발되어 있다. 이러한 칩을 듀얼 부트 타입의 칩이라고 부른다. 듀얼 부트 타입의 칩을 2 칩 조합하여 큰 메모리 공간으로서 이용하는 경우에는, 어드레스 공간의 중앙 부분에 4k 워드의 잘게 분리한 블럭이 존재하게 되어, 사용하기에 좋지 않게 된다는 문제점도 있다.

본 발명은, 복수의 소거 블럭으로 분할되어 그 중에 작은 기억 용량의 블럭 예를 들면 부트 블럭을 포함하는 플래쉬 메모리에서, 4k 워드 블럭을 갖는 플래쉬 메모리와 4k 워드 블럭을 가지지 않는 플래쉬 메모리를 1 칩으로 동시에 실현하여, 설계, 제조를 간단화하는 것을 목적으로 한다.

본 발명은, 요약하면, 비휘발성 반도체 기억 장치로서, 일괄 소거의 단위로 되는 제 1 기본 메모리 블럭과, 복수의 제 2 기본 메모리 블럭과, 소거 제어 회로를 구비한다. 제 1 기본 메모리 블럭은, 복수의 메모리 셀이 행렬 형상으로 배치되고, 일괄 소거의 단위로 되는 제 1 기억 용량을 갖는다. 제 1 기억 용량보다 작은 제 2 기억 용량을 갖는 제 1 기본 메모리 블럭의 일부분에서는 일괄 소거의 단위로는 되지 않는다. 복수의 제 2 기본 메모리 블럭은 제 1 기본 메모리 블럭과는 별도로 마련된다. 복수의 제 2 기본 메모리 블럭의 각각에는 복수의 메모리 셀이 행렬 형상으로 배치된다. 복수의 제 2 기본 메모리 블럭의 각각은 제 2 기억 용량을 갖는다. 복수의 제 2 기본 메모리 블럭의 기억 용량의 합계는 제 1 용량과 동일하다. 소거 제어 회로는, 소거 커맨드에 따라 복수의 제 2 기본 메모리 블럭 중 하나를 소거하는 제 1 동작과, 소거 커맨드에 따라 복수의 제 2 기본 메모리 블럭을 일괄해서 소거하는 제 2 동작을 전환 신호에 따라 전환한다.

본 발명의 다른 국면에 따른 비휘발성 반도체 기억 장치는, 일괄 소거의 단위로 되는 제 1 기본 메모리 블럭과, 복수의 제 2 기본 메모리 블럭과, 소거 제어 회로를 구비한다. 제 1 기본 메모리 블럭은, 복수의 메모리 셀이 행렬 형상으로 배치되고, 일괄 소거의 단위로 되는 제 1 기억 용량을 갖는다. 제 1 기억 용량보다 작은 제 2 기억 용량을 갖는 제 1 기본 메모리 블럭의 일부분에서는 일괄 소거의 단위로는 되지 않는다. 복수의 제 2 기본 메모리 블럭은 제 1 기본 메모리 블럭과는 별도로 마련된다. 복수의 제 2 기본 메모리 블럭의 각각에는 복수의 메모리 셀이 행렬 형상으로 배치된다. 복수의 제 2 기본 메모리 블럭의 각각은 제 2 기억 용량을 갖는다. 복수의 제 2 기본 메모리 블럭의 기억 용량의 합계는 제 1 용량과 동일하다. 소거 제어 회로는, 소거 커맨드에 따라 복수의 제 2 기본 메모리 블럭 중의 하나를 소거하는 제 1 동작과, 소거 커맨드에 따라 제 1 기본 메모리 블럭을 소거하는 제 2 동작을 전환 신호에 따라 전환한다.

따라서, 본 발명에 따르면, 전환 신호의 인가 방법을 변경하면 작은 블럭을 각각 소거 단위로 하는 것과 작은 블럭을 통합하여 하나로서 소거 단위로 하는 것의 복수의 종류의 비휘발성 반도체 기억 장치가 실현할 수 있어, 복수 품종의 개발 비용 및 제조 관리 비용을 삭감할 수 있다.

본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은 첨부한 도면과 관련되어 이해되는 본 발명에 관한 다음 상세한 설명으로부터 명백해 질 것이다.

이하에서, 본 발명의 실시예에 대해 도면을 참조하여 상세히 설명한다. 또, 도면 중 동일 부호는 동일 또는 상당 부분을 나타낸다.

(실시예 1)

도 1은 본 발명의 실시예 1의 비휘발성 기억 장치의 구성을 나타내는 개략 블럭도이다.

도 1을 참조하면, 비휘발성 반도체 기억 장치(1)는, 입출력 데이터 버퍼(22)와, 기록, 판독, 소거의 제어를 실행하는 제어부(2)와, 로우·컬럼 디코더(20)와, Y 게이트(24)와, 메모리 어레이(26)를 포함한다.

입출력 데이터 버퍼(22)는, 기록 시에는 칩의 외부로부터 신호 DQ0∼DQ15를 받고, 판독 시에서는 칩의 외부로 신호 DQ0∼DQ15를 출력한다.

제어부(2)는 프로그램 및 검증 회로(4)와, 센스 앰프(6)와, 내부 제어기(8)와, 어드레스 버퍼(16)와, 프리디코더(18)와, 전환 신호 발생 회로(10)를 포함한다. 내부 제어기(8)는 외부로부터 신호 CE, WE, OE, RP, WP 등의 제어 신호를 받아 외부로부터 인가된 지시를 인식하여 어드레스 버퍼(16), 프리디코더(18) 및 프로그램 및 검증 회로(4)의 제어를 실행한다. 또한 내부 제어기(8)는 전원이 칩에 대하여 투입되었을 때에 전환 신호 발생 회로(10)에 출력하는 파워 온 리셋 신호 POR를 일정 기간 활성화한 후에 리세트 해제를 실행한다.

전환 신호 발생 회로(10)는 소정의 설정에 따라 신호 BOOTE를 출력한다. 어드레스 버퍼(16)는 외부로부터 인가되는 어드레스 신호의 어드레스 비트 ext.A0∼ext.A18을 각각 받아 어드레스 비트 A0∼A18을 프리디코더(18)에 출력한다. 프리디코더(18)는 내부 제어기(8)로부터 인가되는 신호 BLKSEL 등의 제어 신호 및 전환 신호 발생 회로(10)로부터 인가되는 신호 BOOTE에 의해서 동작의 전환이 이루어지고, 어드레스 비트 A0∼A18의 디코드의 결과를 변화시킨다. 프리디코더(18)는 디코드 결과를 로우·컬럼 디코더(20)에 출력한다.

메모리 어레이(26)는, 각각이 4k 워드의 기억 용량을 갖는 메모리 블럭 B000∼B007과, 각각이 32k 워드의 기억 용량을 갖는 메모리 블럭 B008∼B022, B100을 포함한다. 단, 메모리 블럭 B100은 통상적으로는 사용되지 않는 영역이지만, 메모리 어레이의 제조 상의 편의를 위해 패턴의 연속성을 유지하기 위해서 메모리 블럭 B008∼B022와 마찬가지의 구성으로 되어 있다.

블럭 B000∼B007은 통상의 블럭보다도 작은 기억 용량의 부트 블럭 및 파라미터 블럭이다. 부트 블럭이 불필요한 경우에는, 본딩 옵션 등으로 신호 BOOTE를 L 레벨로 설정한다. 소거 시에 있어서 신호 BLKSEL이 H 레벨인 경우에는, 제어부(2)는 가로 방향으로 배열되는 4 블럭의 동시 선택을 실행한다. 또한, 제어부(2)는, 이 때, 세로 방향의 2 블럭의 동시 선택을 실행한다. 그 결과 블럭 B000∼B007의 8개의 블럭의 선택이 행하여진다. 부트 블럭 및 파라미터 블럭은 통상 블럭과 동일한 용량을 갖는 하나의 블럭으로서 일괄 소거가 가능해진다.

도 2는 메모리 어레이(26)의 각각의 메모리 블럭에 행렬 형상으로 배치되는 메모리 트랜지스터 MT의 설명을 하기 위한 단면도이다.

도 2를 참조하면, 메모리 트랜지스터 MT는 기판 SUB 상에 형성되는 불순물 영역인 소스 S 및 드레인 D와, 소스 S와 드레인 D 사이의 영역의 상부에 형성되는 플로팅 게이트 F와, 플로팅 게이트 F의 더 상부에 형성되는 제어 게이트 G를 포함한다.

제어 게이트에 인가되는 전압 VG, 소스에 인가되는 전압 VS, 드레인에 인가되는 전압 VD 및 기판부에 부여하는 전압 VWELL을 소정의 조건으로 하는 것에 의해 메모리 트랜지스터 MT의 플로팅 게이트 F에 차지(charge)되는 전하량을 변화시킬 수 있어, 이에 따라 메모리 트랜지스터 MT의 임계값 전압이 변화하기 때문에, 메모리 트랜지스터 MT는 임계값 전압의 값에 의해서 인가된 정보를 기억할 수 있다.

도 3은 도 1에서의 전환 신호 발생 회로(10)의 구성을 나타낸 회로도이다.

도 3을 참조하면, 전환 신호 발생 회로(10)는 신호 #NOBOOT이 인가되는 패드(56)와 노드 N2 사이에 접속되는 저항(32)과, 신호 #BOOT가 인가되는 패드(58)와 노드 N1 사이에 접속되는 저항(34)과, 노드 N1과 전원 전위 VCC가 인가되는 노드 사이에 접속되는 캐패시터(36)와, 노드 N2와 접지 노드 사이에 접속되는 캐패시터(42)와, 노드 N2에 입력이 접속되고 노드 N1에 출력이 접속되는 인버터(38)와, 노드 N1에 입력이 접속되고 노드 N2에 출력이 접속되는 인버터(40)와, 노드 N2에 입력이 접속되는 인버터(44)와, 인버터(44)의 출력을 받아 반전하여 신호 BOOTE를 출력하는 인버터(46)를 포함한다.

도 4는 도 3의 전환 신호 발생 회로에 대한 본딩 옵션을 설명하기 위한 도면이다.

도 5는 신호 #NOBOOT, #BOOT의 설정 상태와 전환을 위한 신호 BOOTE의 관계를 설명하기 위한 도면이다.

도 4, 도 5를 참조하면, 신호 #NOBOOT가 인가되는 패드(56)를 L 레벨에 설정할 때에는, 칩(50) 주위에 존재하는 복수의 리드 중 접지 전위에 인가되고 있는 리드(52)와 패드(56)를 와이어(54)에 의해서 접속한다. 이 경우는 패드(58)는 어느 리드에도 접속되지 않거나, 또는 전원 전위가 인가되는 리드에 다른 와이어에 의해서 접속된다. 이와 같이 설정하면 전환을 위한 신호 BOOTE는 L 레벨로 설정된다.

신호 BOOTE가 L 레벨로 설정되면, 도 1의 메모리 블럭 B000∼B007은 하나의 32k 워드의 기억 용량을 갖는 블럭으로서 1회의 지시로 일괄 소거할 수 있다. 부트 블럭이 필요없는 경우에는, 소거 시간을 짧게 하기 위해서 이와 같이 본딩 옵션이 선택되어, 비휘발성 반도체 기억 장치의 생산이 행하여진다.

한편, 와이어(54)에 의해 접속하지 않고 그 대신에 와이어(55)에 의해서 리드(52)와 패드(58)를 접속한 경우에는 신호 #BOOT이 L 레벨로 설정된다. 그리고, 이 경우에는 패드(56)는 전원 전위가 인가되는 리드에 다른 와이어을 이용하여 접속하더라도 되고 미접속 상태라도 된다. 이와 같이 설정하면 전환을 위한 신호 BOOTE는 H 레벨로 설정된다.

신호 BOOTE가 H 레벨로 설정된 경우에는 부트 블럭이 필요하게 되는 경우에 상당하며, 메모리 블럭 B000∼B007은 각각이 소거 단위의 기본으로서 취급된다.

도 6은 도 1의 프리디코더의 구성을 설명하기 위한 블럭도이다.

도 6을 참조하면, 프리디코더(18)는, 어드레스 비트 A15, A16, A17, A18을 받아 신호 BOP를 출력하는 4 입력의 NOR 회로(62)와, 제어 신호로서 신호 BOOTE, BLKSEL 및 BOP을 받아 어드레스 비트 A14, A17, A18에 따라 세로 방향의 블럭 위치의 선택을 실행하는 신호 BAVS0, BAVS1, BAVM0∼BAVM3을 출력하는 세로 방향 블럭 선택 회로(64)와, 제어 신호로서 신호 BOOTE, BLKSEL 및 BOP을 받아 어드레스 비트 A12, A13, A15, A16에 근거하여 가로 방향의 블럭 위치의 선택을 실행하기 위한 신호 BAH0∼BAH3을 출력하는 가로 방향 블럭 선택 회로(66)와, 어드레스 비트 A6∼A15를 받아 행 선택에 관한 프리디코드 신호 PDROW를 출력하는 프리디코드 회로(68)와, 어드레스 비트 A0∼A5에 근거하여 열 선택에 관한 프리디코드 신호 PDCOL을 출력하는 프리디코드 회로(70)를 포함한다.

신호 BAVS0, BAVS1, BAVM0∼BAVM3 및 신호 BAH0∼BAH3, 프리디코드 신호 PDROW에 근거하여 로우 디코더(72)는 행 선택을 실행한다. 또한, 신호 BAH0∼BAH3 및 프리디코드 신호 PDCOL에 근거하여 컬럼 디코더(74)는 열 선택을 실행한다.

제어 신호로서 인가되는 신호 BOOTE는 도 1의 전환 신호 발생 회로(10)에 의해서 발생되는 신호이며, 4k 워드의 부트 블럭이 필요한 경우에 H 레벨로 설정된다. 또한 신호 BLKSEL은 도 1의 내부 제어기(8)의 출력 신호이며, 복수 블럭의 동시 선택 동작을 제어하는 신호이다.

도 7은 도 6의 세로 방향 블럭 선택 회로의 구성을 설명하기 위한 회로도이다.

도 7을 참조하면, 세로 방향 블럭 선택 회로(64)는, 어드레스 비트 A14에 따라 신호 BAVS0, BAVS1을 출력하는 어드레스 디코드부(82)와, 어드레스 비트 A17, A18에 따라 신호 BAVM0∼BAVM3을 출력하는 어드레스 디코드부(84)를 포함한다.

어드레스 디코드부(82)는, 신호 BLKSEL이 H 레벨이고 또한 신호 BOOTE가 L 레벨인 경우에 H 레벨의 신호를 출력하고, 다른 경우에는 L 레벨의 신호를 출력하는 게이트 회로(86)와, 신호 BOOTE가 H 레벨이고 또한 어드레스 비트 A14가 L 레벨인 경우에 H 레벨의 신호를 출력하고, 다른 경우에는 L 레벨의 신호를 출력하는 게이트 회로(88)와, 신호 BOOTE 및 어드레스 비트 A14를 받는 AND 회로(90)를 포함한다.

어드레스 디코드부(82)는, 게이트 회로(86, 88)의 출력을 받는 OR 회로(92)와, 게이트 회로(86)의 출력과 AND 회로(90)의 출력을 받는 OR 회로(94)와, OR 회로(92)의 출력과 신호 BOP를 받아 신호 BAVS0을 출력하는 AND 회로(96)와, OR 회로(94)의 출력과 신호 BOP를 받아 신호 BAVS1을 출력하는 AND 회로(98)를 더 포함한다.

어드레스 디코드부(84)는, 신호 BOP와 어드레스 비트 A17, A18을 받아 신호 BAVM0을 출력하는 3 입력의 NOR 회로(102)와, 신호 BOP가 L 레벨인 경우에 활성화되어 어드레스 비트 A17이 H 레벨이고 또한 어드레스 비트 A18이 L 레벨인 경우에 신호 BAVM1을 활성화하는 게이트 회로(104)와, 어드레스 비트 A17이 L 레벨이고 또한 어드레스 비트 A18이 H 레벨인 경우에 신호 BAVM2를 활성화하는 게이트 회로(106)와, 어드레스 비트 A17, A18을 받고 신호 BAVM3을 출력하는 AND 회로(108)를 포함한다.

게이트 회로(106) 및 AND 회로(108)에 신호 BOP가 입력되어 있지 않은 것은, 어드레스 비트 A18이 H 레벨인 경우에는 도 6의 NOR 회로(62)에 의해서 BOP가 L 레벨로 설정되므로 입력할 필요가 없기 때문이다.

또, 신호 BOOTE가 H 레벨인 경우, 세로 방향 블럭 선택 회로(64)의 동작은 종래의 세로 방향 블럭 선택 회로와 완전히 동일하다. 신호 BOOTE가 L 레벨이고 또한 신호 BLKSEL이 L 레벨인 경우에 대해서도 세로 방향 블럭 선택 회로(64)의 동작은 종래의 세로 방향 블럭 선택 회로와 완전히 동일하다.

신호 BOOTE가 L 레벨이고 또한 신호 BLKSEL이 H 레벨인 경우에는, 어드레스 비트 A14가 L 레벨인지 H 레벨인지에 관계없이, 신호 BAVS0, BAVS1이 모두 H 레벨로 되어, 세로 방향의 2 블럭의 동시 선택이 행하여진다.

도 8은 도 6에서의 가로 방향 블럭 선택 회로의 구성을 나타낸 회로도이다.

도 8을 참조하면, 가로 방향 블럭 선택 회로(66)는, 신호 BOP에 따라 어드레스 비트 A12, A13을 선택 어드레스 비트 SA0, SA1로서 선택할지 또는 어드레스 비트 A15, A16을 선택 어드레스 비트 SA0, SA1로서 선택할지를 결정하는 어드레스 선택부(110)와, 선택 어드레스 비트 SA0, SA1의 디코드를 실행하는 어드레스 디코드부(112)와, 어드레스 디코드부(112)의 출력을 유효로 할지 여부를 결정하는 출력부(114)를 포함한다.

어드레스 선택부(110)는, 신호 BOP를 받아 반전하는 인버터(116)와, 어드레스 비트 A12와 신호 BOP를 받는 NAND 회로(118)와, 어드레스 비트 A15와 인버터(116)의 출력을 받는 NAND 회로(120)와, NAND 회로(118, 120)의 출력을 받아 선택 어드레스 비트 SA0을 출력하는 NAND 회로(122)를 포함한다.

어드레스 선택부(110)는, 어드레스 비트 A13과 신호 BOP를 받는 NAND 회로(124)와, 어드레스 비트 A16과 인버터(116)의 출력을 받는 NAND 회로(126)와, NAND 회로(124, 126)의 출력을 받아 선택 어드레스 비트 SA1을 출력하는 NAND 회로(128)를 더 포함한다.

어드레스 디코드부(112)는, 선택 어드레스 비트 SA0, SA1이 모두 L 레벨인 경우를 검출하는 디코드 게이트 회로(130)와, 선택 어드레스 비트 SA0이 H 레벨이고 또한 선택 어드레스 비트 SA1이 L 레벨인 경우를 검출하는 디코드 게이트 회로(132)와, 선택 어드레스 비트 SA0이 L 레벨이고 또한 선택 어드레스 비트 SA1이 H 레벨인 것을 검출하는 디코드 게이트 회로(134)와, 선택 어드레스 비트 SA0, SA1이 모두 H 레벨인 것을 검출하는 디코드 게이트 회로(136)를 포함한다.

출력부(114)는, 신호 BLKSEL, BOP이 모두 H 레벨이고 또한 신호 BOOTE가 L 레벨인 것을 검지하는 게이트 회로(138)와, 게이트 회로(138)의 출력과 디코드 게이트 회로(130)의 출력을 받아 신호 BAH0을 출력하는 OR 회로(140)와, 게이트 회로(138)의 출력과 디코드 게이트 회로(132)의 출력을 받아 신호 BAH1을 출력하는 OR 회로(142)와, 게이트 회로(138)의 출력과 디코드 게이트 회로(134)의 출력을 받아 신호 BAH2를 출력하는 OR 회로(144)와, 게이트 회로(138)의 출력과 디코드 게이트 회로(136)의 출력을 받아 신호 BAH3을 출력하는 OR 회로(146)를 포함한다.

신호 BOOTE가 H 레벨인 경우에는, 도 8에 나타낸 가로 방향 블럭 선택 회로(66)의 동작은 종래의 가로 방향 블럭 선택 회로와 완전히 동일하다. 신호 BOOTE가 L 레벨이고 또한 신호 BLKSEL이 L 레벨인 경우에 대해서도 가로 방향 블럭 선택 회로(66)의 동작은 종래의 가로 방향 블럭 선택 회로와 완전히 동일하다.

신호 BOOTE가 L 레벨이고 또한 신호 BLKSEL이 H 레벨인 경우에는 어드레스 비트 A12, A13이 L 레벨인지 H 레벨인지에 관계없이, 신호 BAH0, BAH1, BAH2, BAH3은 모두 H 레벨로 되고, 가로 방향으로 배열되는 4 블럭의 동시 선택이 행하여진다. 이 때, 도 7의 세로 방향 블럭 선택 회로에서는, 어드레스 비트 A14가 L 레벨인지 H 레벨인지에 관계없이, 신호 BAVS0, BAVS1이 함께 H 레벨로 되어, 세로 방향의 2 블럭의 동시 선택이 행하여지기 때문에, 그 결과 블럭 B000∼B007의 8개의 블럭의 선택이 행하여지는 것으로 된다.

도 9는 도 1에서의 내부 제어기의 블럭 소거 시의 동작 흐름을 설명하기 위한 흐름도이다.

도 9를 참조하여, 실시예 1에 따른 발명의 플래쉬 메모리에서 특징적인 블럭 단위의 소거 동작에 대해 설명한다.

소거를 블럭 일괄하여 실시함으로써 플래쉬 메모리는 특징지어진다. 그러나, 소거 동작의 흐름 중, 블럭 전체의 메모리 셀에 대하여 일괄해서 펄스를 전압을 인가하는 것은, 단계 S2에서의 블럭 일괄 기록과, 단계 S4에서 실행되는 블럭 일과 소거 펄스 1의 인가와, 단계 S5에서 실행되는 블럭 일괄 소프트 기록과, 단계 S7에서 실행되는 블럭 일괄 소거 펄스 2의 인가이다. 또, 블럭 일괄 소프트 기록이란, 단계 S2에서 실행된 기록보다도 펄스 인가 시간이 단축되거나 전압을 인가하는 펄스의 전압을 낮게 억제하거나 된 약한 일괄 기록인 것이다.

본 발명에서는, 단계 S2, S4, S5, S7의 4 단계의 실행 시에 있어서 8개의 4k 워드의 블럭 B000∼B007을 도 7에 나타낸 세로 방향 블럭 선택 회로(64) 및 도 8에 나타낸 가로 방향 블럭 선택 회로(66)에 의해서 동시 선택 가능하게 하고 있다. 이들 4개의 단계에서 8개의 4k 워드 블럭을 1개의 메인 블럭(32k 워드 블럭)으로서 취급하는 것이 가능하게 된다.

도 9의 동작 흐름을 순서대로 설명하면, 외부로부터 소거 커맨드와 대응하는 어드레스가 입력되면 단계 S1에서 소거 동작이 개시된다. 단계 S2에서는 소거의 대상으로 되는 블럭에 일괄 기록이 지시된다. 내부 제어기(8)는, 단계 S2를 실행하는 경우에는 신호 BLKSEL을 H 레벨로 설정한다. 이에 따라 복수 블럭의 동시 선택이 행하여지기 때문에 4k 워드가 사용되지 않는 설정으로 되어 있는 경우에는 도 1의 메모리 블럭 B000∼B007이 동시 선택되어 일괄해서 기록 펄스가 인가된다.

이 신호 BLKSEL은 소거 블럭의 메모리 셀에 일괄해서 펄스를 인가하는 단계에서만 H 레벨로 설정된다. 즉 단계 S2의 실행 시의 외에도 단계 S4, S5, S7의 실행 시에 H 레벨로 설정되고, 다른 경우에는 L 레벨로 설정되고 있다.

계속해서 단계 S3으로 진행하여 소거 검증 1이 실행된다. 소거 검증 1은 지정된 메모리 블럭의 메모리 트랜지스터의 임계값 전압이 소정의 소거 상태에 대응하는 임계값 전압으로 되어 있는지 여부를 확인하는 동작이다. 일정한 소거 상태에 도달하고 있지 않은 경우에는, 소거 검증은 장애(fail)로 되어 단계 S4로 진행하여, 블럭 일괄 소거 펄스가 소거 대상 블럭에 인가된다. 단계 S4에서의 소거 펄스의 인가가 종료되면 다시 단계 S3으로 진행하여 소거 검증 1이 실행된다.

단계 S3에 있어서 소거 검증 1이 통과(pass)하면 단계 S5로 진행하여 블럭 일괄 소프트 기록이 실행된다. 그리고 단계 S6으로 진행하여 소거 검증 2가 실행된다. 소거 검증 2가 완료하지 않는 경우에는 단계 S7로 진행하여 블럭 일괄 소거 펄스 2가 선택 블럭에 인가된다. 그리고 단계 S6으로 진행하여 다시 소거 검증 2가 실행된다.

단계 S6에서 소거 검증 2가 통과하면, 단계 S8에서 과거 상태를 검출하는 오버 이레이즈 검증이 행하여진다. 과소거란, 소거 펄스를 인가하는 것에 의해, 메모리 트랜지스터의 임계값 전압이 소정의 범위를 초과하여 변화되어 버리는 것이다.

과소거가 검출되어 오버 이레이즈 검증이 장애나면 단계 S9에서 오버 이레이즈 복구 동작이 행하여진다. 그리고 단계 S10에서 임계값 전압 Vth의 하한값의 검증 즉 검증이 행하여지고, 그 결과가 장애라면 단계 S9로 되돌아간다. 단계 S10에서 검증 결과가 통과하면 단계 S8로 다시 오버 이레이즈 검증이 실행된다. 단계 S8에서 결과가 통과라면 단계 S11로 진행하여 블럭 소거의 동작이 완료된다.

(전환 신호 발생 회로의 변형예)

도 10은 도 3에서 설명한 전환 신호 발생 회로의 제 1 변형예를 설명하기 위한 회로도이다.

도 10을 참조하면, 전환 신호 발생 회로(10A)는, 신호 #BOOT가 인가되는 패드(152)와 노드 N3 사이에 접속되는 저항(156)과, 파워 온 리세트 신호 POR를 받아 반전하는 인버터(154)와, 전원 노드와 노드 N3 사이에 접속되고 게이트에 인버터(154)의 출력을 받는 P 채널 MOS 트랜지스터(158)와, 전원 노드와 노드 N3 사이에 접속되는 캐패시터(160)를 포함한다.

전환 신호 발생 회로(10A)는, 노드 N3에 입력이 접속되고 노드 N4에 출력이 접속되는 인버터(164)와, 전원 노드와 노드 N3 사이에 접속되고 게이트가 노드 N4에 접속되는 P 채널 MOS 트랜지스터(162)와, 노드 N4와 접지 노드 사이에 접속되는 캐패시터(166)와, 노드 N4에 입력이 접속되는 인버터(168)와, 인버터(168)의 출력을 받아 반전하여 신호 BOOTE를 출력하는 인버터(170)를 더 포함한다.

도 11은 도 10에 나타낸 전환 신호 발생 회로의 설정과 출력을 설명하는 도면이다.

도 11을 참조하면, 와이어 본딩 옵션에 의해서 접지 전위가 인가되는 리드에 패드(152)가 접속되는 경우에는 신호 #BOOT은 L 레벨로 설정되고 이에 따라 신호 BOOTE는 H 레벨로 설정된다.

한편, 패드(152)가 전원 전위를 받는 리드에 와이어에 의해 접속되는 경우 또는 개방 상태에 되고 리드와는 접속되지 않은 상태에서는, 신호 BOOTE는 L 레벨로 설정된다. 이와 같이 전환 신호 발생 회로(10)를 변형하더라도 된다.

도 12는 전환 신호 발생 회로의 제 2 변형예를 나타내는 회로도이다.

도 12를 참조하면, 전환 신호 발생 회로(10B)는, 파워 온 리세트 신호 POR을 받아 반전하는 인버터(172)와, 전원 노드와 노드 N5 사이에 접속되고 게이트에 인버터(172)의 출력을 받는 P 채널 MOS 트랜지스터(174)와, 노드 N5와 노드 N6 사이에 접속되고 레이저 광선에 의해 절단 가능한 퓨즈 소자(176)와, 노드 N6과 접지 노드 사이에 접속되고 게이트에 인버터(172)의 출력을 받는 N 채널 MOS 트랜지스터(178)를 포함한다.

전환 신호 발생 회로(10B)는, 노드 N5에 입력이 접속되고 노드 N7에 출력이 접속되는 인버터(182)와, 전원 노드와 노드 N5 사이에 접속되고 게이트가 노드 N7에 접속되는 P 채널 MOS 트랜지스터(174)와, 인버터(172)의 출력을 받아 반전하는 인버터(184)와, 인버터(182)의 출력과 인버터(184)의 출력을 받는 NOR 회로(186)와, NOR 회로(186)의 출력을 받아 반전하는 인버터(188)와, 인버터(188)의 출력을 받아 반전하여 신호 BOOTE를 출력하는 인버터(190)를 더 포함한다.

도 13은 퓨즈 소자의 상태와 전환을 제어하는 신호 BOOTE와의 관계를 설명하기 위한 도면이다.

도 12, 도 13을 참조하면, 퓨즈 소자(176)가 레이저 광선에 의해 커트된 경우에는, 노드 N5는 H 레벨로 유지되고 노드 N7은 L 레벨로 된다. 그리고, 파워 온 리세트가 해제된 후에는 인버터(184)의 출력도 L 레벨로 된다. 그렇게 하면 전환 제어를 위한 신호 BOOTE는 H 레벨로 설정된다.

한편, 퓨즈 소자(176)가 도통 상태에 있는 경우에는, 파워 온 리세트가 해제되면 노드 N5는 L 레벨로 설정되고, 그 결과 노드 N7은 H 레벨로 설정된다. 그렇게 하면 NOR 회로(186)의 출력이 L 레벨로 되기 때문에, 전환을 위한 신호 BOOTE는 L 레벨로 설정되게 된다.

비휘발성 반도체 기억 장치와 같은 반도체 기억 장치는 불량 메모리 셀이 존재하는 경우에 용장 메모리 셀과 치환을 실행하기 위해서 퓨즈 소자를 절단하는 공정을 갖는 경우가 많다. 따라서, 이 절단 공정에서 전환 신호 발생 회로의 퓨즈 소자를 절단하면 특별한 장치를 준비하지 않더라도 전환 신호의 설정을 변경할 수 있다.

도 14는 전환 신호 발생 회로의 제 3 변형예를 나타내는 회로도이다.

도 14를 참조하면, 전환 신호 발생 회로(10C)는, 파워 온 리세트 신호 POR을 받아 반전하는 인버터(192)와, 전원 노드와 노드 N8 사이에 접속되고 게이트에 인버터(192)의 출력을 받는 P 채널 MOS 트랜지스터(196)와, 노드 N8과 통상의 전원 전위보다도 높은 전원 전위 HVCC를 선택적으로 N9에 결합하는 스위치(198)와, 노드 N9와 노드 N10 사이에 접속되는 메모리 트랜지스터(200)와, 노드 N10과 접지 노드 사이에 접속되는 스위치(202)와, 메모리 트랜지스터(200)의 제어 게이트를 제어하기 위한 스위치(194)를 포함한다.

메모리 트랜지스터(200)는 본 발명의 비휘발성 반도체 기억 장치의 메모리 어레이에 포함되고 있는 메모리 트랜지스터와 마찬가지의 구성을 갖고 있다. 따라서, 새로운 공정을 추가하지 않더라도 패턴 설계를 변경함으로써 전환 신호 발생 회로(10C)의 내부에 메모리 트랜지스터(200)를 마련하는 것이 가능하다. 스위치(198, 194, 202)는 소정의 테스트 모드에서 이레이즈 커맨드나 프로그램 커맨드에 따라 노드 N9, 노드 N10 및 메모리 트랜지스터(200)의 제어 게이트를 제어하기 위해서 마련된다. 이 소정의 테스트 모드에서 메모리 트랜지스터(200)의 플로팅 게이트의 유지 내용을 설정한다.

메모리 트랜지스터(200)의 기억 내용이 설정된 후에는, 스위치(194)는 인버터(192)의 출력을 메모리 트랜지스터(200)의 제어 게이트에 인가하며 스위치(198)는 노드 N8과 노드 N9를 접속하고, 스위치(202)는 노드 N10을 접지 노드에 접속한다.

전환 신호 발생 회로(10C)는, 노드 N8에 입력이 접속되고 노드 N10에 출력이 접속되는 인버터(206)와, 전원 노드와 노드 N8 사이에 접속되고 게이트가 노드 N10에 접속되는 P 채널 MOS 트랜지스터(204)와, 인버터(192)의 출력을 받아 반전하는 인버터(208)와, 인버터(206)의 출력과 인버터(208)의 출력을 받는 NOR 회로(210)와, NOR 회로(210)의 출력을 받아 반전하는 인버터(212)와, 인버터(212)의 출력을 받아 반전하여 신호 BOOTE를 출력하는 인버터(214)를 더 포함한다.

도 15는 도 14의 전환 신호 발생 회로의 메모리 트랜지스터에 설정된 임계값 전압과 신호 BOOTE의 관계를 나타낸 도면이다.

도 14, 도 15를 참조하면, 메모리 트랜지스터(200)의 임계값 전압 Vth가 소정의 전압보다 높은 경우에는, 인버터(192)의 출력이 활성화되더라도 메모리 트랜지스터(200)는 비도통 상태로 된다. 따라서, 도 12에서 퓨즈 소자(176)가 커트되어 있는 상태와 마찬가지로 되고 신호 BOOTE는 이에 따라 H 레벨로 설정된다.

한편, 메모리 트랜지스터(200)의 임계값 전압 Vth가 소정의 값보다 낮은 경우에는, 인버터(192)의 출력이 H 레벨로 되면 메모리 트랜지스터(200)는 도통되어 노드 N9가 노드 N10에 접속된다. 따라서, 도 12의 회로에서 퓨즈 소자(176)가 도통되어 있는 경우와 마찬가지로 되어 신호 BOOTE는 L 레벨로 설정된다.

이와 같이, 본 발명에서는 비휘발성 메모리 셀을 제조하는 프로세스 흐름이 적용되어 있기 때문에, 신호 BOOTE를 설정하기 위해서 비휘발성 메모리 셀과 마찬가지의 메모리 트랜지스터를 사용하더라도 제조 공정이 추가되는 일도 없이 적합하게 전환 신호를 발생시킬 수 있다.

(실시예 1의 변형예)

이상의 실시예에서는 도 1의 프리디코더(18)에서 블럭 선택을 복수 동시에 임의의 일정한 펄스 인가시에 선택함으로써 복수 블럭을 1회의 지시로 동시에 소거하는 구성에 대하여 설명했지만, 내부 제어기에서 1회의 외부로부터의 지시에 따라 순차적으로 복수 블럭의 소거를 행하게 하는 것에 따라서도 외부에서 보면 마찬가지의 동작을 실행시킬 수 있다.

도 16은 실시예 1의 변형예에 따른 비휘발성 반도체 기억 장치의 구성을 설명하기 위한 블럭도이다.

도 16을 참조하면, 비휘발성 반도체 기억 장치(221)는, 도 1에서 설명한 비휘발성 반도체 기억 장치(1)의 구성에서 제어부(2) 대신에 제어부(2A)를 포함한다. 제어부(2A)는 도 1의 제어부(2)의 구성에서 내부 제어기(8)와 프리디코더(18)를 각각 대신하여 내부 제어기(8A)와 프리디코더(18A)를 포함한다. 다른 부분의 비휘발성 반도체 기억 장치(221)의 구성은 도 1에 나타낸 비휘발성 반도체 기억 장치(1)와 마찬가지이기 때문에 설명은 반복하지 않는다.

프리디코더(18A)는 도 27에서 설명한 종래의 블럭 선택 동작과 마찬가지의 동작을 실행한다.

도 17은 도 16에서의 내부 제어기의 소거 동작을 설명하기 위한 흐름도이다.

도 17을 참조하면, 내부 제어기(8A)는 외부로부터 제어 신호에 의해 소정 블럭의 소거 지시를 받으면 단계 S21에서 소거 동작을 개시한다.

단계 S22에서는 소거의 대상으로 되는 블럭에 일괄 기록이 지시된다. 계속해서 단계 S23으로 진행하여 소거 검증 1이 실행된다. 소거 검증 1은 지정된 메모리 블럭의 메모리 트랜지스터의 임계값 전압이 소정의 소거 상태에 대응하는 임계값 전압으로 되어 있는지 여부를 확인하는 동작이다. 일정한 소거 상태에 도달하고 있지 않은 경우에는, 소거 검증은 장애로 되어 단계 S24로 진행하고, 블럭 일괄 소거 펄스가 소거 대상 블럭에 인가된다. 단계 S24에서의 소거 펄스의 인가가 종료되면 다시 단계 S23으로 진행하여 소거 검증 1이 실행된다.

단계 S23에서 소거 검증 1을 통과하면, 단계 S25로 진행하여 블럭 일괄 소프트 기록이 실행된다. 그리고 단계 S26로 진행하여 소거 검증 2가 실행된다. 소거 검증 2가 완료되지 않은 경우에는 단계 S27로 진행하여 블럭 일괄 소거 펄스 2가 선택 블럭으로 인가된다. 그리고, 단계 S26으로 진행하여 다시 소거 검증 2가 실행된다.

단계 S26에서 소거 검증 2를 통과하면, 단계 S28에서 과소거 상태를 검출하는 오버 이레이즈 검증이 실행된다.

과소거가 검출되어 오버 이레이즈 검증이 장애이면 단계 S29에서 오버 이레이즈 복구 동작이 행하여진다. 그리고 단계 S30에서 임계값 전압 Vth의 하한값의 증명, 즉 검증이 행하여져, 그 결과가 장애이면 단계 S29로 되돌아간다.

단계 S30에서 검증 결과를 통과하면 단계 S28로 다시 오버 이레이즈 검증이 실행된다. 단계 S28에서 결과가 통과되면 단계 S31로 진행한다.

단계 S31에서는 전환 신호 발생부에 의해 발생되는 신호 BOOTE가 체크된다. 신호 BOOTE가 H 레벨이면 부트 블럭이 필요하다는 것을 의미하기 때문에, 최초로 지정된 블럭만을 소거해서 단계 S34로 진행하여 소거 동작이 종료된다.

한편, 신호 BOOTE가 L 레벨이면 부트 블럭이 불필요하다고 하는 것을 의미하기 때문에, 4k 워드의 블럭 B000∼B007은 일괄 소거의 대상으로 된다. 따라서, 단계 S32로 진행하여, 현재 소거가 완료된 블럭이 일괄 소거의 대상으로 되는 블럭 중 최종 블럭인지 여부가 판단된다.

최종 블럭이 아닌 경우에는 단계 S33으로 진행하여, 다음 블럭에 소거 대상이 변경된다. 예를 들면, 지금 소거한 블럭이 블럭 B000인 경우에는 다음 블럭 B001으로 소거 대상이 변경된다. 그리고 다시 단계 S22로 진행하여 대상으로 된 블럭의 일괄 소거가 실행된다.

단계 S32에서 블럭이 최종 블럭인 것이 검출되는 경우, 즉 블럭 B000으로부터 순서대로 소거가 진행하여 현재 소거가 완료된 블럭이 B007인 경우에는 단계 S34로 진행한다. 또한, 현재 소거하고 있는 블럭이 4k 워드의 블럭이 아닌 경우, 즉 블럭 B008∼B022이었던 경우에는 마찬가지로 단계 S34로 진행하여 소거 동작이 완료된다.

이와 같이 복수의 블럭을 동시에 선택하는 것을 실행하지 않더라도, 1회의 소거 지시에 따라 복수 블럭을 1 블럭씩 소거해 가는 시퀀스를 제어기에 조합하더라도 된다.

(실시예 2)

실시예 1에서는 도 1의 4k 워드의 메모리 블럭 B000∼B007을 개별적으로 소거하는 경우와 일괄해서 소거하는 경우를 소정의 설정에 따라서 전환할 수 있는 비휘발성 메모리에 대하여 설명하였다. 이 경우 메모리 블럭 B100은 메모리 어레이의 연속성을 위해서는 마련할 필요가 있었지만 항상 사용하지 않음이라고 되는 영역이었다. 4k 워드 블럭이 필요로 되지 않는 경우에는, 메모리 블럭 B000∼B007 대신에 종래 사용하지 않음이라고 되어 온 메모리 블럭 B100을 선택하도록 프리디코더를 구성하면 된다.

도 18은 실시예 2에서의 프리디코더(18B)의 구성을 나타낸 블럭도이다.

도 18을 참조하여, 프리디코더(18B)는 도 6에서 설명한 프리디코더(18)의 구성에서, NOR 회로(62) 대신에 BOP 발생 회로(62B)를 포함하고, 세로 방향 블럭 선택 회로(64) 대신에 세로 방향 블럭 선택 회로(64B)를 포함하며, 가로 방향 블럭 선택 회로(66) 대신에 가로 방향 블럭 선택 회로(66B)를 포함한다. 다른 부분의 프리디코더(18B)의 구성은 도 6에서 설명한 프리디코더(18)와 마찬가지이며 설명은 반복하지 않는다.

BOP 발생 회로(62B)는, 어드레스 비트 A15, A16, A17, A18을 받는 4 입력의 NOR 회로(222)와, NOR 회로(222)의 출력과 신호 BOOTE를 받아 신호 BOP를 출력하는 AND 회로(223)를 포함한다.

실시예 1에서는 이 신호 BOP는 사용하지 않음이었던 메모리 블럭 B100에 대응하는 어드레스가 입력된 경우에 그 대신에 블럭 B000∼B007을 선택하는 동작으로 프리디코더의 동작 전환을 실행하기 위한 신호였다. 도 18에 나타낸 구성에서는, 신호 BOOTE가 L 레벨인 경우에는 항상 이 신호 BOP가 L 레벨로 비활성화되어 블럭 B000∼B007은 선택되지 않고, 그 대신에 32k 워드의 블럭 B100이 선택되게 된다. 따라서 외부로부터 인가되는 소거의 지시는 도 30에서 설명한 메모리 어레이(700)와 마찬가지로 16회로 끝나게 된다.

도 19는 도 18에서의 세로 방향 블럭 선택 회로의 구성을 나타내는 회로도이다.

도 19를 참조하면, 세로 방향 블럭 선택 회로(64B)는, 도 7에서 설명한 세로 방향 블럭 선택 회로(64)의 구성에서 어드레스 디코드부(82) 대신에 어드레스 디코드부(82A)를 포함한다. 다른 부분의 세로 방향 블럭 선택 회로(64B)의 구성은 도 7에서 설명한 세로 방향 블럭 선택 회로(64)와 마찬가지이며 설명은 반복하지 않는다.

어드레스 디코드부(82A)는, 신호 BOP가 H 레벨로 활성화되었을 때에 어드레스 비트 A14를 반전하여 신호 BAVS0을 출력하는 게이트 회로(224)와, 신호 BOP와 어드레스 비트 A14를 받아 신호 BAVS1을 출력하는 AND 회로(226)를 포함한다.

신호 BOP가 L 레벨로 비활성화된 경우에는 세로 방향 블럭을 선택하는 신호 BAVS0, BAVS1은 모두 L 레벨로 비활성화되어 메모리 블럭 B000∼B007이 선택되지 않은 상태로 된다. 한편, 신호 BOP가 H 레벨로 활성화되었을 때에는 어드레스 비트 A14에 따라 신호 BAVS0, BAVS1 중 어느 한쪽이 H 레벨로 활성화되어 메모리 블럭 B000∼B007 중 어느 하나가 선택 가능해진다.

도 20은 도 18에서의 가로 방향 블럭 선택 회로의 구성을 나타낸 회로도이다.

도 20을 참조하면, 가로 방향 블럭 선택 회로(66B)는 어드레스 선택부(110)와 어드레스 디코드부(112)를 포함한다. 어드레스 선택부(110) 및 어드레스 디코드부(112)의 구성은 도 8에서 이미 설명하고 있기 때문에 설명은 반복하지 않는다. 또, 가로 방향 블럭 선택 회로(66B)에서는 어드레스 디코드부(112)의 디코드 게이트 회로(130, 132, 134, 136)로부터 각각 신호 BAH0, BAH1, BAH2, BAH3이 출력되는 점이 도 8과 상이하다.

도 18의 신호 BOOTE는 실시예 1과 마찬가지로 4k 워드 영역을 가지는지 갖지 않는지를 결정하는 신호이다. 실시예 2에서도 실시예 1에서 설명한 전환 신호 발생 회로(10, 10A, 10B, 10C)를 이용하여 발생하는 것이 가능하다. 도 18의 BOP 발생 회로(62B)에서 신호 BOP를 신호 BOOTE에 의해서 직접 제어함으로써 신호 BOP가 H 레벨일 때에 메모리 블럭 B000∼B007을 선택하고, 신호 BOP가 L 레벨일 때에 메모리 블럭 B100을 선택하는 것이 가능해진다. 이것에 의해 1 품종에 의해 4k 워드의 메모리 블럭을 가지는 플래쉬 메모리와 4k 워드의 메모리 블럭을 가지지 않는 플래쉬 메모리를 동시에 실현 가능해진다.

이상 설명한 실시예에서는, 4k 워드 영역 8 블럭은 어드레스가 작은 측(보텀측)에만 위치하고 있지만, 이것은 어드레스가 큰 측(탑측)에 위치하고 있더라도 마찬가지의 전환 동작이 가능하다. 또한, 보텀측과 탑측의 양쪽에 4k 워드 영역의 메모리 블럭 8 블럭씩이 위치하고 있더라도 된다.

(응용예)

도 21은 본 발명을 적용하여 어드레스 영역의 보텀측과 탑측의 쌍방에 4k 워드의 메모리 블럭이 배치된 이른바 듀얼 부트 타입의 메모리 어레이를 설명하기 위한 도면이다.

도 21을 참조하면, 메모리 어레이(300)는 보텀 부트에 대응하는 메모리 블럭 B000∼B007과, 메인 블럭에 대응하는 메모리 블럭 B008∼B021과, 탑 부트에 대응하는 메모리 블럭 B022∼B029를 포함한다.

탑 부트와 보텀 부트가 요구되는 것은, 비휘발성 반도체 기억 장치가 사용되는 시스템에 탑재되는 CPU가 어떤 영역을 최초에 액세스할지는 CPU의 타입에 따라 2 종류가 존재하기 때문이다.

사용되는 시스템이 보텀 부트에 대응하는 것이면 메모리 블럭 B000∼B007은 개별적으로 소거 가능한 구성으로 해 두고 실시예 1에서 설명한 바와 같이 메모리 블럭 B022∼B029를 하나의 소거 지시로 일괄해서 소거 가능하게 하거나, 또는 메모리 블럭 B022∼B029의 선택 대신에 메모리 블럭 B200을 선택하도록 전환하면 된다.

사용되는 시스템이 탑 부트에 대응하는 것이면 메모리 블럭 B022∼B029는 개별적으로 소거 가능한 구성으로 해 두고, 실시예 1에서 설명한 바와 같이 메모리 블럭 B000∼B007을 하나의 소거 지시로 일괄해서 소거 가능하게 하거나 또는 메모리 블럭 B000∼B007의 선택 대신에 메모리 블럭 B100을 선택하도록 전환하면 된다.

이와 같이 듀얼 부트가 가능한 메모리 어레이에 본 발명의 블럭 선택 구성을 적용하면 시스템이 보텀 부트인 경우이더라도 탑 부트의 경우이더라도 부트리스 타입(bootless type)이더라도 1 품종의 칩을 생산해 두면 필요에 따라서 와이어 본딩의 변경이나 퓨즈의 절단이나 소정의 비휘발성 메모리 셀의 기억 내용의 변경을 실행하는 것에 의해 여러 구성에 대응하는 것이 가능해진다.

그런데, 이러한 듀얼 부트에 대응하는 비휘발성 메모리를 2 칩 조합하여 이용하는 경우에는, 종래는 어드레스의 중앙 부분에 4k 워드라는 잘게 분리한 블럭이 존재함으로써 사용하는데 나빠진다고 하는 문제점이 있었지만, 본 발명의 비휘발성 메모리를 탑 부트 타입, 보텀 부트 타입, 부트리스(bootless) 타입에 전환하여 조합해서 사용함으로써 2 칩 구성인 경우라도 여러 타입의 비휘발성 메모리가 실현할 수 있다.

도 22는 2 칩을 조합한 경우의 듀얼 부트를 실현하는 구성을 설명하는 도면이다.

도 22를 참조하면, 메모리(302)는 메모리 어레이(304)와 메모리 어레이(306)를 조합하여 실현된다. 메모리 어레이(304)는 도 21에서 설명한 듀얼 부트 제품의 메모리 어레이(300)를 보텀 부트에 대응시켜 실현한 것이며, 메모리 어레이(306)는 메모리 어레이(300)를 탑 부트에 대응시켜 사용한 것이다. 이에 따라, 어드레스의 중앙 부분에 잘게 분리한 4k 워드의 블럭은 사용자가 보면 존재하지 않은 것으로 되어 사용하는데 편리하게 된다.

도 23은 2 칩을 조합한 경우의 보텀 부트를 실현하는 구성을 설명하는 도면이다.

도 23을 참조하면, 메모리(308)는 메모리 어레이(310)와 메모리 어레이(312)를 조합하여 실현된다. 메모리 어레이(310)는 도 21에서 설명한 듀얼 부트 제품의 메모리 어레이(300)를 보텀 부트에 대응시켜 실현한 것이며, 메모리 어레이(312)는 메모리 어레이(300)를 부트리스 타입에 대응시켜 사용한 것이다. 이 경우에도, 어드레스의 중앙 부분이나 탑 부분에는, 잘게 분리한 4k 워드의 블럭은 사용자가 보면 존재하지 않은 것으로 되어 사용하는데 편리하게 된다.

도 24는 2 칩을 조합한 경우의 탑 부트를 실현하는 구성을 설명하는 도면이다.

도 24를 참조하면, 메모리(314)는 메모리 어레이(316)와 메모리 어레이(318)를 조합하여 실현된다. 메모리 어레이(316)는 도 21에서 설명한 듀얼 부트 제품의 메모리 어레이(300)를 부트리스 타입에 대응시켜 실현한 것이고, 메모리 어레이(318)는 메모리 어레이(300)를 탑 부트에 대응시켜 사용한 것이다. 이 경우에도, 어드레스의 중앙 부분이나 보텀 부분에는, 잘게 분리한 4k 워드의 블럭은 사용자가 보면 존재하지 않은 것으로 되어 사용하는데 편리하게 된다.

도 25는 2 칩을 조합한 경우의 부트리스 타입을 실현하는 구성을 설명하는 도면이다.

도 25를 참조하면, 메모리(320)는 메모리 어레이(322)와 메모리 어레이(324)를 조합하여 실현된다. 메모리 어레이(322, 324)는 도 21에서 설명한 듀얼 부트 제품의 메모리 어레이(300)를 부트리스 타입에 대응시켜 실현한 것이다. 이 경우에도, 어드레스의 탑 부분, 중앙 부분, 보텀 부분에는, 잘게 분리한 4k 워드의 블럭은 사용자가 보면 존재하지 않은 것으로 되어 사용하는데 편리하게 된다.

본 발명을 상세히 설명하여 나타내어 왔지만, 이것은 예시만을 위한 것이며, 한정으로 생각하면 안되며, 발명의 정신과 범위는 첨부한 청구의 범위에 의해서만 한정되는 것을 분명히 이해할 것이다.

이상 설명한 바와 같이, 본 발명에 의하면, 복수의 소거 블럭으로 분할되어 그 중에 작은 기억 용량의 블럭 예를 들면 부트 블럭을 포함하는 플래쉬 메모리에서, 4k 워드 블럭을 갖는 플래쉬 메모리와 4k 워드 블럭을 가지지 않는 플래쉬 메모리를 1 칩으로 동시에 실현하여, 설계, 제조를 간단화할 수 있는 비휘발성 반도체 기억 장치를 얻을 수 있다.

도 1은 본 발명의 실시에 1의 비휘발성 기억 장치의 구성을 나타내는 개략 블럭도,

도 2는 메모리 어레이(26) 각각의 메모리 블럭에 행렬 형상으로 배치되는 메모리 트랜지스터 MT를 설명하기 위한 단면도,

도 3은 도 1에서의 전환 신호 발생 회로(10)의 구성을 나타낸 회로도,

도 4는 도 3의 전환 신호 발생 회로에 대한 본딩 옵션을 설명하기 위한 도면,

도 5는 신호 #NOBOOT, #BOOT의 설정 상태와 전환을 위한 신호 BOOTE의 관계를 설명하기 위한 도면,

도 6은 도 1의 프리디코더의 구성을 설명하기 위한 블럭도,

도 7은 도 6의 세로 방향 블럭 선택 회로의 구성을 설명하기 위한 회로도,

도 8은 도 6에서의 가로 방향 블럭 선택 회로의 구성을 나타낸 회로도,

도 9는 도 1에서의 내부 제어기의 블럭 소거 시의 동작 흐름을 설명하기 위한 흐름도,

도 10은 도 3에서 설명한 전환 신호 발생 회로의 제 1 변형예를 설명하기 위한 회로도,

도 11은 도 10에 나타낸 전환 신호 발생 회로의 설정과 출력을 설명하는 도면,

도 12는 전환 신호 발생 회로의 제 2 변형예를 나타내는 회로도,

도 13은 퓨즈 소자의 상태와 전환을 제어하는 신호 BOOTE와의 관계를 설명하기 위한 도면,

도 14는 전환 신호 발생 회로의 제 3 변형예를 나타내는 회로도,

도 15는 도 14의 전환 신호 발생 회로의 메모리 트랜지스터에 설정된 임계값 전압과 신호 BOOTE의 관계를 나타낸 도면,

도 16은 설명하기 위한 실시에 1의 변형예에 따른 비휘발성 반도체 기억 장치의 구성을 설명하기 위한 블럭도,

도 17은 도 16에서의 내부 제어기의 소거 동작을 설명하기 위한 흐름도,

도 18은 실시에 2에서의 프리디코더(18B)의 구성을 나타낸 블럭도,

도 19는 도 18에서의 세로 방향 블럭 선택 회로의 구성을 나타내는 회로도,

도 20은 도 18에서의 가로 방향 블럭 선택 회로의 구성을 나타낸 회로도,

도 21은 본 발명을 적용하여 어드레스 영역의 보텀(bottom)측과 탑(top)측의 쌍방에 4k 워드의 메모리 블럭이 배치된 소위 듀얼 부트 타입의 메모리 어레이를 설명하기 위한 도면,

도 22는 2 칩을 조합한 경우의 듀얼 부트를 실현하는 구성을 설명하는 도면,

도 23은 2 칩을 조합한 경우의 보텀 부트를 실현하는 구성을 설명하는 도면,

도 24는 2 칩을 조합한 경우의 탑 부트를 실현하는 구성을 설명하는 도면,

도 25는 2칩을 조합한 경우의 부트 없음 타입을 실현하는 구성을 설명하는 도면,

도 26은 종래의 플래쉬 메모리의 어레이 구성을 나타낸 도면,

도 27은 메모리 블럭의 선택 신호를 발생하는 종래의 블럭 선택 디코더의 구성을 나타낸 블럭도,

도 28은 종래의 어드레스 입력 버퍼(516)의 구성을 나타내는 회로도,

도 29는 종래의 다른 플래쉬 메모리의 어레이 구성을 도시하는 도면.

도면의 주요 부분에 대한 부호의 설명

1, 221 : 비휘발성 반도체 기억 장치

2. 2A : 제어부 4 : 프로그램 및 검증 회로

6 : 센스 앰프 8, 8A : 내부 제어기

10, 10A~10C : 전환 신호 발생 회로 16 : 어드레스 버퍼

18, 18A, 18B : 프리디코더 20 : 로우·컬럼 디코더

22 : 입출력 데이터 버퍼 24 : Y 게이트

26, 300, 304, 306, 310, 312, 316, 318, 322, 324 : 메모리 어레이

36, 42, 160, 166 : 캐패시터

50 : 칩 52 : 리드

54, 55 : 와이어 56, 58, 152 : 패드

62 : NOR 회로 62B : BOP 발생 회로

64, 64B : 세로 방향 블럭 선택 회로

66, 66B : 가로 방향 블럭 선택 회로 68, 70 : 프리디코드 회로

72 : 로우 디코더 74 : 컬럼 디코더

82, 82A, 84, 112 : 어드레스 디코드부

86, 88, 138, 224 : 게이트 회로

110 : 어드레스 선택부 114 : 출력부

130, 132, 134, 136 : 디코드 게이트 회로

176 : 퓨즈 소자 194, 198, 202 : 스위치

200 : 메모리 트랜지스터 302, 308, 314, 320 : 메모리

Claims (3)

1. 비휘발성 반도체 기억 장치로서,

   복수의 메모리 셀이 행렬 형상으로 배열되고, 일괄 소거의 단위로 되는 제 1 기억 용량을 갖고, 상기 제 1 기억 용량보다 작은 제 2 기억 용량을 갖는 일부분에서는 일괄 소거의 단위로는 되지 않는 제 1 기본 메모리 블럭과,

   상기 제 1 기본 메모리 블럭과는 별도로 마련되고, 각각에 복수의 메모리 셀이 행렬 형상으로 배열되며, 각각이 상기 제 2 기억 용량을 갖고, 기억 용량의 합계가 상기 제 1 용량과 동일한 복수의 제 2 기본 메모리 블럭과,

   소거 커맨드에 따라 상기 복수의 제 2 기본 메모리 블럭 중의 하나를 소거하는 제 1 동작과, 상기 소거 커맨드에 따라 상기 복수의 제 2 기본 메모리 블럭을 일괄해서 소거하는 제 2 동작을 전환 신호에 따라 전환하는 소거 제어 회로

   를 구비하는 비휘발성 반도체 기억 장치.
2. 제 1 항에 있어서,

   상기 복수의 제 2 기본 메모리 블럭 중 적어도 하나는 상기 비휘발성 반도체 기억 장치가 이용되는 시스템의 부팅 시에 판독되는 부트 블럭인 비휘발성 반도체 기억 장치.
3. 비휘발성 반도체 기억 장치로서,

   복수의 메모리 셀이 행렬 형상으로 배열되고, 일괄 소거의 단위로 되는 제 1 기억 용량을 가지며, 상기 제 1 기억 용량보다 작은 제 2 기억 용량을 갖는 일부분에서는 일괄 소거의 단위로는 되지 않는 제 1 기본 메모리 블럭과,

   상기 제 1 기본 메모리 블럭과는 별도로 마련되고, 각각에 복수의 메모리 셀이 행렬 형상으로 배열되며, 각각이 상기 제 2 기억 용량을 갖고, 기억 용량의 합계가 상기 제 1 용량과 동일한 복수의 제 2 기본 메모리 블럭과,

   소거 커맨드에 따라 상기 복수의 제 2 기본 메모리 블럭 중의 하나를 소거하는 제 1 동작과, 상기 소거 커맨드에 따라 상기 제 1 기본 메모리 블럭을 소거하는 제 2 동작을 전환 신호에 따라 전환하는 소거 제어 회로

   를 구비하는 비휘발성 반도체 기억 장치.