CN1518002A - 变更擦除单位而制造的非易失半导体存储装置 - Google Patents

Abstract

存储块B000～B007是存储量比普通存储块小的引导块与参数块。当不需要引导块时，用焊接选择等方法将信号BOOTE设定至L电平。在擦除时信号BLKSEL为H电平时，控制部分(2)进行横向排列的四个存储块的同时选择。并且，此时控制部分(2)进行纵向的两个存储块的同时选择。结果，进行了8个存储块B000～B007的选择。引导块与参数块可作为具有与普通存储块相同容量的一个存储块而成批擦除。因此，能够以一个芯片同时实现含引导块和不含引导块时的闪速存储器，从而可简化芯片的设计与制造。

Description

变更擦除单位而制造的非易失半导体存储装置

技术领域

本发明涉及非易失半导体存储装置，特别涉及可变更擦除单位存储块结构的闪速存储器。

背景技术

在功能上，闪速存储器是成批擦除型的可电写入擦除的非易失半导体存储装置。由于闪速存储器成本低并具有电擦除功能，在便携式电器等中有很大的需求，近年来其研究开发盛行。闪速存储器，例如设有浮动栅的、可改变阈值电压的晶体管(以下称为存储晶体管)被作为存储单元使用。

图26是传统的闪速存储器的阵列结构的示图。

图26中，为了使说明简单，就整体为8M位的存储阵列的情况进行说明。存储阵列500含有：各由相当于4k字(64k位)的存储单元构成的存储块B000～B007，各由相当于32k字(512k位)的存储单元构成的存储块B008～B022，以及存储块B100。存储块B000～B022，各为在闪速存储器中成为擦除操作的基本单位的存储块。

在闪速存储器中，通常需要4k字的区域，因此，存储阵列500含有存储量比通常的数据存储区少的存储块B000～B007。这样的4k字的区域，例如可称为引导块或参数块。

引导块是在接通电源后的系统启动时安装闪速存储器的系统的CPU所读出的区域。而参数块是将频繁重写可能性高的数据暂时写入的区域。另一方面，32k字存储量的存储块，通常作为存储数据或程序的区域使用。在闪速存储器中，必须这样按用途设置不同尺寸的存储块。

另外，存储块B100，是在地址分配上相当于存储块B000～B007的区域，是被设为不使用的区域。即使不使用，出于保持存储阵列上的信号的连续性的需要，存储块B100也具有与存储块B008～B022的各结构同样的结构。

存储块的选择，通过选择存储块的纵向位置的块选择信号BAVSO、BAVS1、BAVM0～BAVM3和选择存储块的横向位置的块选择信号BAH0～BAH3进行。若纵向的存储块位置和横向的存储块位置同时被激活，则位于该交点上的存储块就被选择。例如，选择存储块B008时，选择信号BAVM0与BAH1被激活，剩下的选择信号被去激活。

图27是表示产生存储块的选择信号的传统的块选择解码器结构的方框图。

参照图26、图27，块选择解码器502采用由外部供给的地址信号的地址位A12～A18产生块选择信号BAVS0、BAVS1、BAVM0～BAVM3、BAH0～BAH3。块选择解码器502含有：接受地址位A15、A16、A17、A18并输出选择信号BOP的四输入端NOR电路562，按照地址位A14、A17、A18及选择信号BOP输出纵向位置的选择信号BAVS0、BAVS1、BAVM0～BAVM3的纵向块选择电路564，以及按照地址位A12、A13、A15、A16及选择信号BOP输出横向位置的选择信号BAH0～BAH3的横向块选择电路566。

纵向块选择电路564含有：按照选择信号BOP被激活，对地址位A14进行解码并将信号BAVS0、BAVS1输出的地址解码部分582，以及在选择信号BOP为非激活态时工作，且选择信号BOP被激活时停止工作的地址解码部分584。地址解码部分584，在激活时对地址位A17、A18进行解码并将信号BAVM0～BAVM3输出。

横向块选择电路566含有：选择信号BOP被激活时，以地址位A12、A13为选择地址位SA0、SA1输出，且在选择信号BOP为非激活态时，以地址位A15、A16为选择地址位SA0、SA1输出的地址选择部分610，以及对选择地址位SA0、SA1进行解码并将信号BAH0～BAH3输出的地址解码部分612。

在图26所示的8M位的存储阵列中，采用1字为16位的结构时，选择32k字存储块的地址位为A15、A16、A17、A18。并且，选择4k字存储块的地址位为A12、A13、A14。在这里说明的传统例中，就图26所示的横向布置四个存储块的结构的情况进行说明。

首先，由NOR电路562决定选择4k字区的信号BOP的激活/非激活。

当输入相当于存储块B008～B022的地址时，信号BOP被去激活，且地址解码部分582将信号BAVS0、BAVS1去激活，地址解码部分584按照地址位A17、A18激活纵向存储块的选择信号BAVM0～BAVM3中的任意一个。

这时，由于地址选择部分610以地址位A15、A16为选择地址位SA0、SA1输出，地址解码部分612对地址位A15、A16进行解码，激活选择信号BAH0～BAH3中的任意一个。

另一方面，当地址位A15～A18全部为L电平时，选择信号BOP被激活。这表示有与图26中设为不使用的存储块B100相对应的地址输入。这时，选择存储块B000～B007中的对应区域而不选择存储块B100。具体地说，当信号BOP处于激活态时，地址解码部分584被去激活，且信号BAVM0～BAVM3被去激活。然后通过地址解码部分582地址位A14被解码，信号BAVS0、BAVS1中的任一方被激活。

并且，当信号BOP处于激活态时，地址选择部分6 10以地址位A12、A13为选择地址位SA0、SA1输出，因此，地址解码部分612将地址位A12、A13解码，并使信号BAH0～BAH3中的任意一个激活。

一直以来，由块选择解码器502所决定的存储块分割与地址分配通常被固定。就是说，8M位大小的区域通常分为8个4k字存储块和15个32k字存储块B008～B022共23个存储块加以使用。

如以上说明，由于图26的存储阵列500中有23个使用的存储块B000～B022，为了擦除整个8M位的存储阵列，必须由芯片外部指示23次的擦除操作。

并且，图26中，8个4k字的存储块即存储块B000～B007被分配到地址的最下位侧。这称为底部引导型。但是，依据被使用的系统，有时需要4k字的存储块分配在地址的最上位侧的顶部引导型的闪速存储器。在传统技术中，为了将底部引导型的存储器变更为顶部引导型的存储器使用，在地址输入缓冲器中，进行特定的地址位反相的操作。

图28是表示传统的地址输入缓冲器516结构的电路图。

参照图28，地址输入缓冲器516中有：按照被切换到顶部引导型的存储器而使用时被激活的信号TOP，将地址位A15、A16、A17的正相/反相分别切换的地址反相电路520、522、524。

地址反相电路520中设有：接受由外部供给的地址位ext.A15并加以反相的倒相器526，接受信号TOP并加以反相的倒相器528，接受倒相器526的输出和信号TOP的NAND电路530，接受地址位ext.A15和倒相器528的输出的NAND电路532，以及接受NAND电路530、532的输出并将地址位A15输出的NAND电路534。

地址反相电路522的不同之处在于：输入地址位ext.A16并输出地址位A16，但其内部结构与地址反相电路520相同，不再重复说明。地址反相电路524的不同之处在于：输入地址位ext.A17并输出地址位A17，但其内部结构与地址反相电路520相同，不再重复说明。

图29是另一种传统闪速存储器的阵列结构的示图。

参照图29，存储块B000～B015是各由相当于32k字(512k位)的存储单元构成的存储块。在存储阵列700中，没有相当于4k字的存储单元构成的存储块，全部是由相当于32k字的存储单元构成的16个存储块构成8M位区。在图26的存储阵列500中，对擦除8M位区需要23次的擦除操作，但在存储阵列700中，对擦除8M位区由16次擦除操作完成。

另外，关于存储块擦除的先有技术文献，例如有日本专利申请特开2002-133877号公报。

在传统技术中，存储块分割与对各存储块的地址分配常时固定。结果，例如，如图26中说明的那样，在8M位的闪速存储器的产品中有4k字的存储块的规格的产品中，存在8个4k字存储块和15个32k字存储块共23个存储块。

另一方面，如图29中说明的那样，在不设有4k字的存储块的闪速存储器的产品中，由16个32k字存储块构成8M位。就是说，需根据是否有4k字，设计并制造完全不同的产品。

并且，随着闪速存储器的容量的扩大，开发了不仅仅在地址分配的最上位侧或最下位侧，而是在地址最下位侧和最上位侧均有4k字存储块的引导块的芯片。这样的芯片称为双引导型芯片。在组合两片双引导型芯片作为较大的存储空间使用时，在地址空间的中央部分有4k字的细小的存储块，存在使用上不便的问题。

发明内容

本发明的目的在于：在分割为多个擦除存储块，且其中存储量较小的存储块例如设有引导块的闪速存储器中，用一个芯片同时实现有4k字存储块的闪速存储器和没有4k字存储块的闪速存储器，并简化其设计与制造。

概括言之，本发明是一种非易失半导体存储装置，其中设有：成为成批擦除的单位的第一基本存储块，多个第二基本存储块，以及擦除控制电路。第一基本存储块，其中多个存储单元矩阵状排列，具有构成成批擦除的单位的第一存储量。在具有小于第一存储量的第二存储量的第一基本存储块的一部分上，不构成成批擦除的单位。多个第二基本存储块，与第一基本存储块分开另外设置。在多个第二基本存储块的各存储块中，多个存储单元矩阵状排列。多个第二基本存储块各自具有第二存储量。多个第二基本存储块的存储量的总和与第一容量相同。擦除控制电路按照切换信号切换第一操作与第二操作，也就是按照擦除指令擦除多个第二基本存储块中的一个存储块的第一操作和按照擦除指令成批地擦除多个第二基本存储块的第二操作。

本发明另一形态的非易失半导体存储装置中设有：成为成批擦除单位的第一基本存储块，多个第二基本存储块，以及擦除控制电路。第一基本存储块，其中多个存储单元矩阵状排列，具有构成成批擦除单位的第一存储量。在具有小于第一存储量的第二存储量的第一基本存储块的一部分上，不构成成批擦除的单位。多个第二基本存储块，与第一基本存储块分开另外设置。在多个第二基本存储块的各存储块中，多个存储单元矩阵状排列。多个第二基本存储块各自具有第二存储量。多个第二基本存储块的存储量的总和与第一容量相同。擦除控制电路按照切换信号切换第一操作与第二操作，也就是按照擦除指令擦除多个第二基本存储块中的一个存储块的第一操作和按照擦除指令擦除第一基本存储块的第二操作。

因此，依据本发明，通过变更切换信号的供给方法就能实现多种非易失半导体存储装置，如将存储块作为各自擦除单位的和集中较小的存储块作为一个擦除单位的非易失半导体存储装置，从而能够减少多品种的开发费用与制造管理费用。

对于本发明的上述以及其它的目的、特征、形态及优点，以下借助附图理解的关于本发明的详细说明将给出清晰阐述。

附图说明

图1是表示本发明实施例1的非易失存储装置的结构的简略框图。

图2是用以说明存储阵列26的各存储块上矩阵状排列的存储晶体管MT的剖视图。

图3是表示图1中的切换信号发生电路10的结构的电路图。

图4是说明对图3的切换信号发生电路的焊接选择方案的示图。

图5是说明信号#NOBOOT、#BOOT的设定状态和切换用的信号BOOTE之间的关系的示图。

图6是用以说明图1的前置解码器的结构的方框图。

图7是用以说明图6中的纵向块选择电路的结构的电路图。

图8是表示图6中的横向块选择电路的结构的电路图。

图9是用以说明图1中的内部控制器的存储块擦除时的操作流程的流程图。

图10是用以说明图3中说明的切换信号发生电路的第一变形例的电路图。

图11是说明图10所示的切换信号发生电路的设定和输出的示图。

图12是表示切换信号发生电路的第二变形例的电路图。

图13是用以说明熔丝元件的状态和控制切换的信号BOOTE之间的关系的示图。

图14是表示切换信号发生电路的第三变形例的电路图。

图15是在图14的切换信号发生电路的存储晶体管上设定的阈值电压和信号BOOTE之间的关系的示图。

图16是用以说明实施例1的变形例的非易失半导体存储装置结构的方框图。

图17是用以说明图16中的内部控制器的擦除操作的流程图。

图18是表示实施例2的前置解码器18B的结构的方框图。

图19是表示图18中的纵向块选择电路的结构的电路图。

图20是表示图18中的横向块选择电路的结构的电路图。

图21是用以说明适用本发明的、在地址区的底部和顶部两侧均设置4k字存储块的双引导型存储阵列的示图。

图22是说明实现组合两芯片时的双引导的结构的示图。

图23是说明实现组合两芯片时的底部引导的结构的示图。

图24是说明实现组合两芯片时的顶部引导的结构的示图。

图25是说明实现组合两芯片时的无引导型的结构的示图。

图26是传统的闪速存储器的阵列结构的示图。

图27是表示产生存储块的选择信号的传统的块选择解码器结构的方框图。

图28是表示传统的地址输入缓冲器516的结构的电路图。

图29是另一种传统闪速存储器的阵列结构的示图。

具体实施方式

以下，参照附图对本发明的实施例进行详细说明。另外，图中同一符号表示相同或相当的部分。

实施例1

图1是表示本发明实施例1的非易失存储装置结构的简略框图。

参照图1，非易失半导体存储装置1包括：输入输出数据缓冲器22，进行写入、读出、擦除的控制的控制部分2，行/列解码器20，Y门24，以及存储阵列26。

输入输出数据缓冲器22，在写入时从芯片的外部接受信号DQ0～DQ15，在读出时向芯片的外部输出信号DQ0～DQ15。

控制部分2包括：程序设计&校验电路4，读出放大器6，内部控制器8，地址缓冲器16，前置解码器18，以及切换信号发生电路10。内部控制器8，接受来自外部的信号CE、WE、OE、RP、WP等控制信号，辨认由外部供给的指示并对地址缓冲器16、前置解码器18及程序设计&校验电路4进行控制。并且内部控制器8，在将电源接入芯片时向切换信号发生电路10输出的通电复位信号POR激活一定时间后进行复位解除。

切换信号发生电路10按照预定的设定输出信号BOOTE。地址缓冲器16，分别接受由外部供给的地址信号的地址位ext.A0～ext.A18，向前置解码器18输出地址位A0～A18。前置解码器18，根据由内部控制器8供给的信号BLKSEL等控制信号和由切换信号发生电路10供给的信号BOOTE进行操作的切换，并改变地址位A0～A18的解码结果。前置解码器18向行/列解码器20输出解码结果。

存储阵列26含有：各自具有4k字的存储量的存储块B000～B007和各自具有32k字的存储量的存储块B008～B022、B100。但是，存储块B100是通常不被使用的区域，但为了存储阵列的制造上的方便以及保持图案的连续性，设为与存储块B008～B022同样的结构。

存储块B000～B007是存储量比普通的存储块小的引导块与参数块。不需要引导块时，通过焊接选择等将信号BOOTE设为L电平。在擦除时信号BLKSEL为H电平时，控制部分2进行横向排列的四个存储块的同时选择。并且，此时控制部分2进行纵向的两个存储块的同时选择。结果进行8个存储块B000～B007等的选择。引导块与参数块可作为具有与普通存储块同样容量的一个存储块成批擦除。

图2是说明存储阵列26的各存储块上矩阵状排列的存储晶体管MT的剖视图。

参照图2，存储晶体管MT包括：在衬底SUB上形成的杂质区即源极S与漏极D，在源极S和漏极D之间的区域的上部形成的浮动栅F，以及浮动栅F的上部形成的控制栅极G。

可通过使供给控制栅极的电压VG、供给源极的电压VS、供给漏极的电压VD以及供给衬底部分的电压VWELL满足预定的条件来改变向存储晶体管MT的浮动栅F充电的电荷量，从而，存储晶体管MT的阈值电压变化，因此，存储晶体管MT能够存储由阈值电压的值提供的信息。

图3是表示图1中的切换信号发生电路10的结构的电路图。

参照图3，切换信号发生电路10包括：在被供给信号#NOBOOT的焊盘56和节点N2之间连接的电阻32，在被供给信号#BOOT的焊盘58和节点N1之间连接的电阻34，在节点N1和供给电源电位VCC的节点之间连接的电容36，在节点N2和接地节点之间连接的电容42，在节点N2上连接输入端且在节点N1上连接输出端的倒相器38，在节点N1上连接输入端且在节点N2上连接输出端的倒相器40，在节点N2上连接输入端的倒相器44，以及接受倒相器44的输出而反相并输出信号BOOTE的倒相器46。

图4是用以说明对图3的切换信号发生电路的焊接选择的示图。

图5是用以说明信号#NOBOOT、#BOOT的设定状态和切换用的信号BOOTE之间的关系的示图。

参照图4、图5，将供给信号#NOBOOT的焊盘56设定至L电平时，用导线54将在芯片50周围的多个引线中被供给接地电位的引线52和焊盘56相连。这时，焊盘58不与任何引线连接，或者用另一导线与被供给电源电位的引线连接。如此设定时，用以切换的信号BOOTE被设定为L电平。

信号BOOTE设定为L电平时，图1的存储块B000～B007作为一个具有32k字存储量的存储块，能用一次指示成批擦除。在不需要引导块的场合，为了缩短擦除时间，就这样选择焊接，进行非易失半导体存储装置的生产。

另一方面，不是用导线54进行连接，而是用导线55将引线52和焊盘58连接时，信号#BOOT被设定为L电平。在这种场合焊盘56可采用其它导线与供给电源电位的引线连接，也可为未连接状态。这样设定时，用以切换的信号BOOTE被设定为H电平。

当信号BOOTE设定为H电平时，相当于需要引导块的场合，存储块B000～B007各自作为基本的擦除单位使用。

图6是用以说明图1的前置解码器的结构的方框图。

参照图6，前置解码器18包括：接受地址位A15、A16、A17、A18并输出信号BOP的四输入端NOR电路62，作为控制信号接受信号BOOTE、BLKSEL及BOP并将按照地址位A14、A17、A18进行纵向的存储块位置的选择的信号BAVS0、BAVS1、BAVM0～BAVM3输出的纵向块选择电路64，作为控制信号接受信号BOOTE、BLKSEL及BOP并将用以根据地址位A12、A13、A15、A16进行横向的存储块位置的选择的信号BAH0～BAH3输出的横向块选择电路66，接受地址位A6～A15并输出与行选择相关的前置解码信号PDROW的前置解码电路68，以及基于地址位A0～A5输出与列选择相关的前置解码信号PDCOL的前置解码电路70。

基于信号BAVS0、BAVS1、BAVM0～BAVM3与信号BAH0～BAH3、前置解码信号PDROW，行解码器72进行行选择。并且基于信号BAH0～BAH3与前置解码信号PDCOL，列解码器74进行列选择。

作为控制信号供给的信号BOOTE是由图1的切换信号发生电路10产生的信号，在需要4k字引导块时设定至H电平。并且信号BLKSEL是图1的内部控制器8的输出信号，是控制多个存储块的同时选择操作的信号。

图7是用以说明图6的纵向块选择电路的结构的电路图。

参照图7，纵向块选择电路64包括：按照地址位A14输出信号BAVS0、BAVS1的地址解码部分82和按照地址位A17、A18输出信号BAVM0～BAVM3的地址解码部分84。

地址解码部分82包括：在信号BLKSEL为H电平，且信号BOOTE为L电平时，输出H电平的信号而在其它情况下输出L电平的信号的门电路86，在信号BOOTE为H电平，且地址位A14为L电平时，输出H电平的信号而在其它情况下输出L电平的信号的门电路88，以及接受信号BOOTE与地址位A14的AND电路90。

地址解码部分82还包括：接受门电路86、88的输出的OR电路92，接受门电路86的输出和AND电路90的输出的OR电路94，接受OR电路92的输出和信号BOP并输出信号BAVS0的AND电路96，以及接受OR电路94的输出和信号BOP并输出信号BAVS1的AND电路98。

地址解码部分84包括：接受信号BOP和地址位A17、A18并输出信号BAVM0的三输入端的NOR电路102，在信号BOP为L电平时被激活地址位A17为H电平且地址位A18为L电平时将信号BAVM1激活的门电路104，在地址位A17为L电平且地址位A18为H电平时将信号BAVM2激活的门电路106，以及接受地址位A17、A18并输出信号BAVM3的AND电路108。

之所以不向门电路106与AND电路108输入信号BOP，是因为地址位A18为H电平时，图6的NOR电路62将BOP设定至L电平，无需输入。

另外，当信号BOOTE为H电平时，纵向块选择电路64的操作与传统的纵向块选择电路完全相同。在信号BOOTE为L电平且信号BLKSEL为L电平时，纵向块选择电路64的操作也与传统的纵向块选择电路完全相同。

在信号BOOTE为L电平且信号BLKSEL为H电平时，不管地址位A14处于L电平还是H电平，信号BAVS0、BAVS1同时成为H电平，进行纵向的两存储块的同时选择。

图8是表示图6中的横向块选择电路的结构的电路图。

参照图8，横向块选择电路66包括：按照信号BOP决定将地址位A12、A13作为选择地址位SA0、SA1选择还是将地址位A15、A16作为选择地址位SA0、SA1选择的地址选择部分110，进行选择地址位SA0、SA1的解码的地址解码部分112，以及决定地址解码部分112的输出是否有效的输出部分114。

地址选择部分110包括：接受信号BOP并加以反相的倒相器116，接受地址位A12和信号BOP的NAND电路118，接受地址位A15和倒相器116的输出的NAND电路120，以及接受NAND电路118、120的输出并将选择地址位SA0输出的NAND电路122。

地址选择部分110还包括：接受地址位A13和信号BOP的NAND电路124，接受地址位A16和倒相器116的输出的NAND电路126，接受NAND电路124、126的输出并将选择地址位SA1输出的NAND电路128。

地址解码部分112包括：检出选择地址位SA0、SA1均为L电平的情况的解码门电路130，检出选择地址位SA0为H电平且选择地址位SA1为L电平的情况的解码门电路132，检出选择地址位SA0为L电平且选择地址位SA1为H电平的情况的解码门电路134，以及检出选择地址位SA0、SA1同时为H电平的情况的解码门电路136。

输出部分114包括：探测信号BLKSEL、BOP同时为H电平且信号BOOTE为L电平的情况的门电路138，接受门电路138的输出和解码门电路130的输出并将信号BAH0输出的OR电路140，接受门电路138的输出和解码门电路132的输出并将信号BAH1输出的OR电路142，接受门电路138的输出和解码门电路134的输出并将信号BAH2输出的OR电路144，以及接受门电路138的输出和解码门电路136的输出并将信号BAH3输出的OR电路146。

当信号BOOTE为H电平时，图8所示的横向块选择电路66的操作与传统的横向块选择电路完全相同。当信号BOOTE为L电平且信号BLKSEL为L电平时，横向块选择电路66的操作也与传统的横向块选择电路完全相同。

在信号BOOTE为L电平且信号BLKSEL为H电平时，不管地址位A12、A13是L电平还是H电平，信号BAH0、BAH1、BAH2、BAH3同时成为H电平，进行横向排列的四存储块的同时选择。此时，在图7的纵向块选择电路中，不管地址位A14是L电平还是H电平，信号BAVS0、BAVS1同时成为H电平，进行纵向的两存储块的同时选择，因此，结果多存储块B000～B007等8个存储块被选择。

图9是用以说明图1中的内部控制器的存储块擦除时的操作流程的流程图。

参照图9，就本发明实施例1的闪速存储器中对作为本发明特征的存储块单位的擦除操作进行说明。

以成批方式进行存储块擦除是闪速存储器的特征。但是，在擦除操作过程中，对于整个存储块的存储单元成批地施加脉冲，是指步骤S2中的存储块成批写入，在步骤S4中进行的存储块成批擦除脉冲1的施加，在步骤S5中进行的存储块成批软写入，以及在步骤S7中进行的存储块成批擦除脉冲2的施加。另外，所谓存储块成批软写入，是指比在步骤S2中进行的写入脉冲施加时间更短或将施加的脉冲电压抑制得较低的较弱的成批写入。

本发明中，执行步骤S2、S4、S5、S7等四步骤时，能够将8个4k字的存储块B000～B007用图7所示的纵向块选择电路64与图8所示的横向块选择电路66来同时选择。在这四个步骤中，可将8个4k字存储块作为1个主存储块(32k字存储块)进行处理。

按顺序说明图9的操作流程时，从外部输入擦除指令和对应的地址时，在步骤S1中开始擦除操作。在步骤S2中指示：对成为擦除对象的存储块的成批写入。内部控制器8在执行步骤S2时，将信号BLKSEL设定至H电平。从而进行多个存储块的同时选择，因此，在设定为不使用4k字的场合，图1的存储块B000～B007同时被选择并被成批地施加写入脉冲。

这种信号BLKSEL仅在擦除存储块的存储单元上成批地供给脉冲的步骤中才被设定为H电平。就是说，执行步骤S2外的其它步骤S4、S5、S7时，设定为H电平，其它场合设定为L电平。

接着进入步骤S3执行擦除校验1。擦除校验1是确认指定的存储块的存储晶体管的阈值电压是否成为对应于预定的擦除状态的阈值电压的操作。在未达到一定的擦除状态时，擦除校验失败(Fail)进入步骤S4，存储块成批擦除脉冲施加在擦除对象存储块上。步骤S4中的擦除脉冲的施加结束时，再次进入步骤S3执行擦除校验1。

在步骤S3中，擦除校验1为通过(Pass)时进入步骤S5，并进行存储块成批软写入。然后进入步骤S6执行擦除校验2。当擦除校验2未完成时，进入步骤S7向选择存储块供给存储块成批擦除脉冲2。然后进入步骤S6，再次执行擦除校验2。

如在步骤S6中擦除校验2为通过，则在步骤S8中执行检测过擦除状态的过擦除校验。所谓过擦除是指：由于擦除脉冲的施加，存储晶体管的阈值电压超过预定范围的变化。

当检测出过擦除，且过擦除校验失败时，在步骤S9中进行过擦除恢复操作。然后在步骤S10中进行阈值电压Vth的下限值的检验即校验，若该结果为失败时，返回步骤S9。如果步骤S10中校验结果为通过时，在步骤S8中再次进行过擦除校验。在步骤S8中，若该结果为通过时，进入步骤S11存储块擦除的操作结束。

切换信号发生电路的变形例

图10是用以说明图3中说明的切换信号发生电路的第一变形例的电路图。

参照图10，切换信号发生电路10A包括：在被供给信号#BOOT的焊盘152和节点N3之间连接的电阻156，接受通电复位信号POR并进行反相的倒相器154，在电源节点和节点N3之间连接且其栅极接受倒相器154的输出的P型沟道MOS晶体管158，以及在电源节点和节点N3之间连接的电容160。

切换信号发生电路10A还包括：输入端连接在节点N3且输出端连接在节点N4的倒相器164，在电源节点和节点N3之间连接且其栅极与节点N4连接的P型沟道MOS晶体管162，在节点N4和接地节点之间连接的电容166，输入端连接在节点N4的倒相器168，以及接受倒相器168的输出并加以反相然后输出信号BOOTE的倒相器170。

图11是说明图10所示的切换信号发生电路的设定和输出的示图。

参照图11，通过导线焊接选择在被供给接地电位的引线上连接焊盘152时，信号#BOOT设定为L电平，相应地信号BOOTE设定为H电平。

另一方面，用导线将焊盘152连接到接受电源电位的引线时，或处于开路不与引线连接的状态下，信号BOOTE设定为L电平。也可如此对切换信号发生电路10进行更改。

图12是表示切换信号发生电路的第二变形例的电路图。

参照图12，切换信号发生电路10B包括：接受通电复位信号POR并加以反相的倒相器172，在电源节点和节点N5之间连接的、其栅极接受倒相器172的输出的P型沟道MOS晶体管174，在节点N5和节点N6之间连接的、可由激光光束切断的熔丝元件176，以及在节点N6和接地节点之间连接的、其栅极接受倒相器172的输出的N型沟道MOS晶体管178。

切换信号发生电路10B还包括：输入端连接在节点N5且输出端连接在节点N7的倒相器182，在电源节点和节点N5之间连接的、其栅极与节点N7连接的P型沟道MOS晶体管174，接受倒相器172的输出并加以反相的倒相器184，接受倒相器182的输出和倒相器184的输出的NOR电路186，接受NOR电路186的输出并加以反相的倒相器188，以及接受倒相器188的输出并反相然后输出信号BOOTE的倒相器190。

图13是用以说明熔丝元件的状态和控制切换的信号BOOTE之间的关系的示图。

参照图12、图13，熔丝元件176被激光束切断时，节点N5保持H电平而节点N7成为L电平。然后，在通电复位被解除后，倒相器184的输出也成为L电平。这样用以切换控制的信号BOOTE被设定为H电平。

另一方面，在熔丝元件176处于导通状态时，若通电复位被解除，则节点N5设定为L电平，其结果节点N7设定为H电平。这样NOR电路186的输出成为L电平，因此，用以切换的信号BOOTE设定为L电平。

非易失半导体存储装置这样的半导体存储装置中存在不良存储单元时，为与冗余存储单元进行置换往往设有切断熔丝元件的工序。因此，在这种切断工序中，若切断切换信号发生电路的熔丝元件，则无需使用特别的装置也能改变切换信号的设定。

图14是表示切换信号发生电路的第三变形例的电路图。

参照图14，切换信号发生电路10C包括：接受通电复位信号POR并加以反相的倒相器192，在电源节点和节点N8之间连接的、其栅极接受倒相器192的输出的P型沟道MOS晶体管196，将节点N8和比普通电源电位高的电源电位HVCC有选择地与节点N9连接的开关198，在节点N9和节点N10之间连接的存储晶体管200，在节点N10和接地节点之间连接的开关202，以及用以控制存储晶体管200的控制栅极的开关194。

存储晶体管200，具有与本发明的非易失半导体存储装置的存储阵列所包含的存储晶体管相同的结构。因此，无需增加新的工序，可通过变更设计图案来将存储晶体管200设在切换信号发生电路10C的内部。开关198、194、202，为在预定的测试模式中按照擦除指令或程序指令，控制节点N9、节点N10及存储晶体管200的控制栅极而设置。在这种预定的测试模式中，设定存储晶体管200的浮动栅的保持内容。

在设定存储晶体管200的存储内容之后，开关194将倒相器192的输出供给存储晶体管200的控制栅极，且开关198连接节点N8和节点N9，开关202将节点N10连接到接地节点。

切换信号发生电路10C还包括：输入端连接在节点N8且输出端连接在节点N10的倒相器206，在电源节点和节点N8之间连接的、其栅极与节点N10连接的P型沟道MOS晶体管204，接受倒相器192的输出并加以反相的倒相器208，接受倒相器206的输出和倒相器208的输出的NOR电路210，接受NOR电路210的输出并加以反相的倒相器212，以及接受倒相器212的输出并反相然后输出信号BOOTE的倒相器214。

图15是在图14的切换信号发生电路的存储晶体管上设定的阈值电压和信号BOOTE之间的关系的示图。

参照图14、图15，当存储晶体管200的阈值电压Vth高于预定电压时，即使倒相器192的输出被激活，存储晶体管200也成为非导通状态。因此，成为与图12中熔丝元件176被切断时的状态同样的状态，且与此相应地信号BOOTE被设定为H电平。

另一方面，当存储晶体管200的阈值电压Vth低于预定的值时，若倒相器192的输出成为H电平，则存储晶体管200导通，节点N9与节点N10连接。因此，成为与图12的电路中熔丝元件176导通时同样的状态，信号BOOTE被设定为L电平。

这样，由于本发明中采用了制造非易失存储单元的工艺流程，即使为设定信号BOOTE，而使用与非易失存储单元同样的存储晶体管也不用增加制造工序，能够很好地发生切换信号。

实施例1的变形例

在以上的实施例中，就通过在施加多个同时存在的固定脉冲时在图1的前置解码器18中的存储块选择用一次指示同时擦除多个存储块的结构进行了说明，但在内部控制器中，按照一次来自外部的指示依次进行多个存储块的擦除，能够进行从外部看时同样的操作。

图16是用以说明实施例1的变形例的非易失半导体存储装置的结构的方框图。

参照图16，非易失半导体存储装置221，由控制部分2A代替图1中说明的非易失半导体存储装置1的结构中的控制部分2。控制部分2A设有内部控制器8A和前置解码器18A，分别代替图1的控制部分2的结构中的内部控制器8和前置解码器18。其它部分的非易失半导体存储装置221的结构与图1所示的非易失半导体存储装置1相同，因此不重复说明。

前置解码器18A进行与图27中说明的传统的存储块选择操作同样的操作。

图17是用以说明图16中的内部控制器的擦除操作的流程图。

参照图17，内部控制器8A从外部通过控制信号来接受预定存储块的擦除指示时，在步骤S21中开始擦除操作。

在步骤S22中，指示向成为擦除对象的存储块成批写入。接着，进入步骤S23执行擦除校验1。擦除校验1是确认指定的存储块的存储晶体管的阈值电压是否成为对应于预定的擦除状态的阈值电压的操作。在未达到一定的擦除状态时，擦除校验失败且进入步骤S24，存储块成批擦除脉冲施加在擦除对象存储块上。若步骤S24中的擦除脉冲的施加结束，再次进入步骤S23执行擦除校验1。

在步骤S23中擦除校验1为通过时，进入步骤S25执行存储块成批软写入。然后进入步骤S26执行擦除校验2。在未完成擦除校验2的场合，进入步骤S27，向选择存储块供给存储块成批擦除脉冲2。然后进入步骤S26再次执行擦除校验2。

在步骤S26中擦除校验2为通过时，在步骤S28中进行检测过擦除状态的过擦除校验。

检测出过擦除，即过擦除校验为失败时，在步骤S29中进行过擦除恢复操作。然后，在步骤S30中进行阈值电压Vth的下限值的检验即校验，若该结果为失败则返回步骤S29。

在步骤S30中若校验结果为通过，则在步骤S28中再次进行过擦除校验。在步骤S28中若结果为通过则进入步骤S31。

在步骤S31中，检验由切换信号发生部分产生的信号BOOTE。若信号BOOTE为H电平，则意味着需要引导块，因此，只擦除最初指定的存储块并进入步骤S34结束擦除操作。

另一方面，若信号BOOTE为L电平，则意味着不需要引导块，因此，4k字的存储块B000～B007成为成批擦除的对象。因此，进入步骤S32，且判断此时擦除结束的存储块是否是成为成批擦除的对象的存储块中的最终存储块。

当不是最终存储块时进入步骤S33，擦除对象变更为下一存储块。例如刚擦除的存储块为存储块B000时，擦除对象变更为下一个存储块B001。然后再次进入步骤S22执行成为对象的存储块的成批擦除。

在步骤S32中若检测出存储块为最终存储块时，即从存储块B000依次进行擦除且此时结束擦除的存储块为B007时，进入步骤S34。并且若此时擦除的存储块不是4k字的存储块而是存储块B008～B022时，也同样进入步骤S34结束擦除操作。

这样即使不进行多个存储块的同时选择，也可以在控制器中装入按照一次擦除指示对多个存储块进行逐块的擦除的时序。

实施例2

实施例1中，就能够用预定的设定对个别地擦除图1的4k字的存储块B000～B007的场合和成批地擦除的场合进行切换的非易失存储器作了说明。这时为了存储阵列的连续性而需设置存储块B100，但它是常时不被使用的区域。无需4k字存储块的场合，可构成前置解码器，以取代存储块B000～B007而选择传统上不使用的存储块B100。

图18是表示实施例2中的前置解码器18B的结构的方框图。

参照图18，前置解码器18B在图6中说明的前置解码器18的结构中，以BOP发生电路62B取代了NOR电路62，以纵向块选择电路64B取代了纵向块选择电路64，以横向块选择电路66B取代了横向块选择电路66。其它部分的前置解码器18B的结构与图6中说明的前置解码器18相同，因此不重复说明。

BOP发生电路62B包括：接受地址位A15、A16、A17、A18的四输入端NOR电路222，以及接受NOR电路222的输出和信号BOOTE并输出信号BOP的AND电路223。

在实施例1中，这种信号BOP是在对应于不使用的存储块B100的地址输入时，将前置解码器的操作切换为选择存储块B000～B007的操作的信号。在图18所示的结构中，信号BOOTE为L电平时，信号BOP常时被去激活至L电平，存储块B000～B007不会被选中，而代之以选择32k字的存储块B100。因此，由外部给与的擦除指示与图30中说明的存储阵列700一样用16次来完成。

图19是表示图18中的纵向块选择电路的结构的电路图。

参照图19，纵向块选择电路64B含有地址解码部分82A，代替图7中说明的纵向块选择电路64的结构中的地址解码部分82。其它部分的纵向块选择电路64B的结构与图7中说明的纵向块选择电路64相同，因此不重复说明。

地址解码部分82A含有：在信号BOP被激活为H电平时将地址位A14反相并输出信号BAVS0的门电路224，以及接受信号BOP和地址位A14并输出信号BAVS1的AND电路226。

在信号BOP被去激活至L电平时，选择纵向存储块的信号BAVS0、BAVS1同时被去激活至L电平，存储块B000～B007成为未被选择的状态。另一方面，在信号BOP被激活至H电平时，按照地址位A14，信号BAVS0、BAVS1中任意一方被激活至H电平，可选择存储块B000～B007中的任意一块。

图20是表示图18中的横向块选择电路的结构的电路图。

参照图20，横向块选择电路66B含有地址选择部分110和地址解码部分112。由于地址选择部分110与地址解码部分112的结构已在图8中进行了说明，故不重复说明。另外，与图8不同的是在横向块选择电路66B中，由地址解码部分112的解码门电路130、132、134、136分别输出信号BAH0、BAH1、BAH2、BAH3。

图18的信号BOOTE是决定是否具有与实施例1相同的4k字区的信号。在实施例2中，也可以采用如实施例1中说明的切换信号发生电路10、10A、10B、10C产生该信号。在图18的BOP发生电路62B中，通过由信号BOOTE直接控制信号BOP，可在信号BOP为H电平时选择存储块B000～B007，且在信号BOP为L电平时选择存储块B100。由此，能够以一种存储器同时实现具有4k字存储块的闪速存储器和不具有4k字存储块的闪速存储器。

在以上说明的实施例中，8个4k字区只在地址小的一侧(底部侧)，但它们在地址大的一侧(顶部侧)时也能进行样同的切换操作。并且，也可以在底部和顶部两侧均设置8个4k字区的存储块。

应用例

图21是用以说明采用本发明的在地址区的底部和顶部两侧均设置4k字存储块的所谓双引导型存储阵列的示图。

参照图21，存储阵列300包括：对应于底部引导的存储块B000～B007，对应于主存储块的存储块B008～B021，以及对应于顶部引导的存储块B022～B029。

之所以要求顶部引导和底部引导，是因为在使用非易失半导体存储装置的系统所装的CPU在最初存取哪个区域因CPU类型的不同而存在两种方式。

若使用的系统对应于底部引导时，存储块B000～B007设为可个别地擦除的结构，且可以如实施例1中说明的以一个擦除指示成批擦除存储块B022～B029的结构，或者可以进行切换，以选择存储块B200来代替存储块B022～B029的选择。

若使用的系统对应于顶部引导时，存储块B022～B029设为可个别地擦除的结构，可以如实施例1中说明的那样，以一个擦除指示成批擦除存储块B000～B007的结构，或者可以进行切换，以选择存储块B100来代替存储块B000～B007的选择。

如在可双引导的存储阵列上采用本发明的存储块选择结构，则无论系统为底部引导的场合或顶部引导的场合或无引导型均预先生产一种芯片，以可根据需要由引线接合的变更或熔丝的切断或进行预定的非易失存储单元的存储内容的变更来对应各种各样的结构。

组合两片这样的对应于双引导的非易失存储器使用的场合，传统技术中，由于在地址的中央部分存在所谓4k字的细小的存储块，存在使用不便的问题，但将本发明的非易失存储器切换为顶部引导型、底部引导型、无引导型来组合使用，从而即使在两芯片结构的场合也能实现各种类型的非易失存储器。

图22是说明实现组合两芯片时的双引导的结构的示图。

参照图22，存储器302通过组合存储阵列304和存储阵列306而实现。存储阵列304通过使图21中说明的双引导型的存储阵列300对应底引导来实现，而存储阵列306通过使存储阵列300对应顶部引导而供使用。因此，在用户看来，在地址的中央部分上的细小的4k字的存储块是不存在的，从而使用起来很方便。

图23是说明组合两芯片时的实现底部引导的结构的示图。

参照图23，存储器308通过组合存储阵列310和存储阵列312来实现。存储阵列310通过使图21中说明的双引导型的存储阵列300对应底部引导来实现，而存储阵列312通过使存储阵列300对应无引导型来使用。这种场合，在用户看来，在地址的中央部分或顶部上，细小的4k字的存储块是不存在的，从而使用起来很方便。

图24是说明组合两芯片时的实现顶部引导的结构的示图。

参照图24，存储器314通过组合存储阵列316和存储阵列318来实现。存储阵列316通过使图21中说明的双引导型的存储阵列300对应无引导型来实现，而存储阵列318通过使存储阵列300对应顶部引导来使用。这种场合，在用户看来，在地址的中央部分或底部，细小的4k字的存储块是不存在的，从而使用起来很方便。

图25是说明组合两芯片时的实现无引导型的结构的示图。

参照图25，存储器320通过组合存储阵列322和存储阵列324来实现。存储阵列322、324通过使图21中说明的双引导型的存储阵列300对应无引导型来实现。这种场合，在用户看来，在地址的顶部、中央部分、底部上，细小的4k字的存储块是不存在的，从而使用起来很方便。

以上对本发明作了详细说明，但这仅为例示，并不限制本发明，应当明白本发明的精神和范围由所附的权利要求书加以规定。

Claims (15)

1.一种非易失半导体存储装置，其中设有：

多个存储单元矩阵状排列而成的第一基本存储块，它具有成为成批擦除的单位的第一存储量，在具有小于所述第一存储量的第二存储量的一部分上不构成成批擦除的单位；

与所述第一基本存储块分开另外设置的、各自有多个存储单元矩阵状排列而成的多个第二基本存储块，它们各自具有所述第二存储量，存储量的总和与所述第一存储量相同；以及

擦除控制电路，它按照切换信号切换按照擦除指令擦除所述多个第二基本存储块中的一个存储块的第一操作和按照所述擦除指令成批地擦除所述第二基本存储块的第二操作。

2.如权利要求1所述的非易失半导体存储装置，其特征在于：

所述多个第二基本存储块中的至少一个存储块是在使用所述非易失半导体存储装置的系统的启动时读出的引导块。

3.如权利要求1所述的非易失半导体存储装置，其特征在于：

所述多个第二基本存储块中的至少一个存储块是用以将重写可能性比写入所述第一基本存储块的数据高的数据写入的存储块。

4.如权利要求1所述的非易失半导体存储装置，其特征在于：

还设有供给预定的固定电位的引线，以及用以相对于所述擦除控制电路切换所述切换信号的极性的焊盘；

所述擦除控制电路含有接合所述引线和所述焊盘时，将所述切换信号设定于第一极性的切换信号发生电路。

5.如权利要求1所述的非易失半导体存储装置，其特征在于：

所述擦除控制电路含有输出所述切换信号的切换信号发生电路；

所述切换信号发生电路含有，用以按照存储内容决定所述切换信号的非易失存储元件。

6.如权利要求5所述的非易失半导体存储装置，其特征在于：

所述非易失存储元件是按照有无连接来决定所述切换信号的熔丝元件。

7.如权利要求5所述的非易失半导体存储装置，其特征在于：

所述非易失存储元件具有与所述第一、第二基本存储块所包含的非易失存储单元相同的结构。

8.如权利要求1所述的非易失半导体存储装置，其特征在于：

所述擦除控制电路，在进行所述第二操作的场合，在成批地对多个非易失存储单元供给脉冲时，集中选择所述多个第二基本存储块。

9.如权利要求1所述的非易失半导体存储装置，其特征在于：

所述擦除控制电路，在进行所述第二操作的场合，依次选择所述多个第二基本存储块，在已选择的基本存储块的擦除结束后，开始下一基本存储块的擦除操作。

10.如权利要求1所述的非易失半导体存储装置，其特征在于：

所述多个第二基本存储块和所述第一基本存储块被分配在预定的地址区；

所述多个第二基本存储块在所述预定的地址区中，配置在最上位侧。

11.如权利要求1所述的非易失半导体存储装置，其特征在于：

所述多个第二基本存储块和所述第一基本存储块被分配在预定的地址区；

所述多个第二基本存储块在所述预定的地址区中，配置在最下位侧。

12.如权利要求1所述的非易失半导体存储装置，其特征在于：

还包括各自具有比所述第一基本存储块更小的存储量的、构成成批擦除单位的多个第三基本存储块；

所述多个第三基本存储块、所述多个第二基本存储块和所述第一基本存储块被分配在预定的地址区，

所述多个第二基本存储块和所述多个第三基本存储块中的任意一方，配置在所述预定的地址区中的最上位侧，而另一方配置在所述预定的地址区中的最下位侧。

13.一种非易失半导体存储装置，其中设有：

多个存储单元矩阵状排列而成的第一基本存储块，它具有构成成批擦除单位的第一存储量，在含有小于所述第一存储量的第二存储量的一部分上不构成成批擦除的单位；

与所述第一基本存储块分开另外设置的、各自有多个存储单元矩阵状排列而成的多个第二基本存储块，它们各自具有所述第二存储量，存储量的总和与所述第一存储量相同；以及

擦除控制电路，它按照切换信号切换按照擦除指令擦除所述多个第二基本存储块中的一个存储块的第一操作和按照所述擦除指令擦除所述第一基本存储块的第二操作的。

14.如权利要求13所述的非易失半导体存储装置，其特征在于：

还包括供给预定的固定电位的引线，以及用以相对于所述擦除控制电路切换所述切换信号的极性的焊盘；

所述擦除控制电路含有接合所述引线和所述焊盘时，将所述切换信号设定于第一极性的切换信号发生电路。

15.如权利要求13所述的非易失半导体存储装置，其特征在于：

所述擦除控制电路含有输出所述切换信号的切换信号发生电路；

所述切换信号发生电路含有，用以按照存储内容决定所述切换信号的非易失存储元件。

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