CN1518086A - 使用非易失性铁电体存储器的测试模式控制装置 - Google Patents

使用非易失性铁电体存储器的测试模式控制装置 Download PDF

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Abstract

使用非易失性铁电体存储器的测试模式控制装置，在没有特别处理的软件系统中，通过改变为存储单元测试而调节的基准电压和计时，能够对存储单元阵列特性进行精确测试。在实施例中，通过使用非易失性铁电体存储器，对测试模式和数据引线分配进行了编程，并且根据所编制的编码，在软件系统中，调节地址、控制信号和数据引线分配。结果，不需要特别处理，就可精确地测试单元阵列的特性。

Description

使用非易失性铁电体存储器的测试模式控制装置
技术领域
本发明涉及一种使用非易失性铁电体存储器的测试模式控制装置，并且尤其涉及一种用于根据指令信号改变为存储单元测试而调节的基准电压和计时的技术。
背景技术
通常，作为下一代存储器件的铁电体随机存取存储器(在下文中，称为‘FRAM’)已经引起了对应多的注意，因为它具有与动态随机存取存储器DRAM一样快的数据处理速度，并且即使在切断电源后仍保存数据。
具有与DRAM类似结构的FRAM包括由铁电体材料制成的电容器，以便它利用铁电体材料的高剩余极化特性，其中即使在去除电场后数据也不被删除。
上述FRAM的技术内容已经在由本发明的发明人提出的韩国专利申请2002-85533中公开了。因此，这里不再对FRAM的基本结构和操作进行描述。
为了测试在各种区域中常规非易失性铁电体存储器的特性，需要特殊的测试模式设置方法。那就是，为了仅仅测试单元阵列的特性，就从芯片的外部手动调节感测基准电压的电平。另外，为了定量地分析单元阵列的特性，就将感测基准电压设置为具有预定电平。
为了设置常规非易失性铁电体存储器的感测基准电压电平，通过使用附加表征码(mask)来估算芯片的特性。然后，反馈估算结果，并且改变对应层的表征码，从而具体化该芯片。
但是，为了设置测试模式需要附加表征码和晶片加工，这会导致成本和时间的损失。
同时，为了在非易失性铁电体存储器的测试中具体化各种插件类型，就需要有各种类型的焊点(pad)排列结构。同样，为了在设置存储器的测试模式时，改变焊点的排列结构，需要附加的物理表征码和晶片加工。
在这种插件情况下，需要为插件类型设置单独的表征码，这样会导致成本和时间的损失。从而，降低产量。
发明内容
因此，本发明的目的是根据未经任何处理的指令信号，通过改变为存储单元测试而调节的基准电压和计时，准确地测试存储单元阵列的特性。
在一个实施例中，使用非易失性铁电体存储器的测试模式控制装置包括第一基准电压控制器、基准寄存器单元、通路控制装置和第二基准电压控制器。第一基准电压控制器响应基准输入信号，输出具有预定电压电平的基准电压控制信号。基准寄存器单元编制编码，从而在非易失性铁电体存储器中控制基准电压，并且根据所编制的编码输出含有有关测试模式或正常操作模式的信息的寄存器控制信号。通路控制装置响应寄存器控制信号，在测试模式中选择性地输出外部输入的外部控制信号，并且在正常操作模式中选择性地输出基准电压控制信号。第二基准电压控制器响应通路控制装置的输出信号，控制与单元阵列块相同的情况下基准电压的电压电平。
在另一个实施例中，使用非易失性铁电体存储器的测试模式控制装置包括第一计时控制器、计时控制寄存器单元、通路控制装置和第二计时控制器。第一计时控制器控制地址变迁检测信号的计时。计时控制寄存器单元编制编码，从而在非易失性铁电体存储器中控制单元阵列块驱动控制信号的计时，并且根据所编制的编码输出含有有关测试模式或正常操作模式的信息的寄存器控制信号。通路控制装置响应寄存器控制信号，在测试模式中选择性地输出外部输入的外部控制信号，并且在正常操作模式中选择性地输出来自于第一计时控制器的输出信号。第二计时控制器响应来自于通路控制装置的输出信号，控制单元阵列块驱动控制信号的计时。
在另一个实施例中，使用非易失性铁电体存储器的测试模式控制装置包括多个焊点，多个缓冲器、焊点寄存器单元和通路控制装置。该多个焊点接收控制信号和地址。多个缓冲器缓冲从多个焊点输入的控制信号和地址。焊点寄存器单元编制编码，用于在非易失性铁电体存储器中，输入到焊点的控制信号和地址的分配，并且根据所编制的编码，改变多个焊点和多个缓冲器之间的连接路径。通路控制装置响应寄存器控制信号，控制多个焊点和多个缓冲器之间的连接。
附图说明
图1是说明依照本发明一个实施例，使用非易失性铁电体存储器的测试模式控制装置的方框图。
图2是说明图1中单元阵列块的图。
图3是说明图2中MBL上拉控制器的电路图。
图4是说明图2中MBL加载控制器的电路图。
图5是说明图2中列选择控制器的电路图。
图6是说明图2中子单元阵列的电路图。
图7是说明图1中基准电压控制器的电路图。
图8是说明图1中第二基准电压控制器的电路图。
图9是说明图1中基准电压控制器操作的时序图。
图10是说明图1中计时控制器的电路图。
图11是说明依照本发明另一个实施例，使用非易失性铁电体存储器的测试模式控制装置的方框图。
图12是说明依照本发明一个实施例的基准寄存器单元、计时控制寄存器单元和焊点寄存器单元的图。
图13是说明图12中程序指令处理器的图。
图14是说明图13中触发器的电路图。
图15是说明在基准寄存器单元中的程序指令处理器操作的时序图。
图16是说明在计时控制寄存器单元中的程序指令处理器操作的时序图。
图17是说明在焊点寄存器单元中的程序指令处理器操作的时序图。
图18是说明图12中程序寄存器控制器的电路图。
图19是说明图12中程序寄存器阵列的电路图。
图20是说明依照本发明一个实施例，加电模式中操作的时序图。
图21是说明依照本发明一个实施例，程序模式中操作的时序图。
具体实施方式
将参照附图详细描述本发明。
图1是表示依照本发明一个实施例，使用非易失性铁电体存储器的测试模式控制装置的方框图。
在一个实施例中，测试模式控制装置包括多个单元阵列块10、数据总线单元20、基准电压控制器80、计时控制器140、普通读出放大器(common senseamplifier)阵列单元150、开关控制器160和数据输入/输出缓冲器单元170。
基准电压控制器80包括第一基准电压控制器30、第一通路控制器40、第二基准电压控制器50、基准寄存器单元60和第二通路控制器70。
多个单元阵列块10共享连接到普通读出放大器阵列单元150上的数据总线单元20。将普通读出放大器阵列单元150连接到与数据输入/输出缓冲器单元170相连的开关控制器160上。
基准寄存器单元60输出寄存器控制信号RE_m和REB_m，以响应允许写入信号WEB、芯片启动信号CEB、允许输出信号OEB和复位信号RESET。
第一基准电压控制器30响应内部产生的基准输入信号REF_EQ，控制基准电压，并且将基准电压输出到第一通路控制器40中。第一通路控制器40响应基准控制信号RE_m，输出基准电压控制信号REFSN到第二基准电压控制器50中。第二通路控制器70响应基准控制信号REB_m，将从焊点(pad)输入的外部控制信号EXT_PAD输出到第二基准电压控制器50中。
第二基准电压控制器50用具有与单元阵列块10相同条件的电压来控制基准电压控制信号REFSN，并且输出基准电压REF(n)，从而控制普通读出放大器阵列单元150。
第一通路控制器40与第二通路控制器70反相。当第一通路控制器40激活时，第二通路控制器70不活动。相反，当第二通路控制器70激活时，第一通路控制器40不活动。
计时控制器140包括第一计时控制器90、第三通路控制器100、第二计时控制器110、计时控制寄存器单元120和第四通路控制器130。
计时控制寄存器单元120输出寄存器控制信号RE_n和REB_n，以响应允许写入信号WEB、芯片启动信号CEB、允许输出信号OEB和复位信号RESET。
第一计时控制器90响应内部产生的地址变迁检测信号ATD，控制操作计时，并且将计时控制信号输出到第三通路控制器100中。第三通路控制器100响应基准控制信号RE_n，将计时控制信号T_IN输出到第二计时控制器110中。第四通路控制器130响应基准控制信号REB_n，将从焊点输入的外部控制信号EXT_PAD输出到第二计时控制器110中。
第二计时控制器110响应地址变迁检测信号ATD，控制操作计时，并且选择来自于第三通路控制器100或第四通路控制器130的输出信号。然后，第二计时控制器110输出计时控制信号T_OUT到普通读出放大器阵列单元150中。
第三通路控制器100与第四通路控制器130反相。当第三通路控制器100激活时，第四通路控制器130不活动。相反，当第四通路控制器130激活时，第三通路控制器100不活动。
图2是说明图1中单元阵列块10的图。
单元阵列块10包括MBL(主位线)上拉控制器11、MBL加载控制器12、多个子单元阵列13和列选择控制器14。
图3是说明图2中MBL上拉控制器11的电路图。
MBL上拉控制器11包括用于在预充电模式中上拉主位线MBL的PMOS晶体管P1。PMOS晶体管P1具有连接到主位线MBL上的漏极、连接到电源电压VPP(VCC)终端上的源极和用于接收主位线上拉控制信号MBLPUC的栅极。
图4是说明图2中MBL加载控制器12的电路图。
MBL加载控制器12包括PMOS晶体管P2，用于当检测到存储单元的数据时，给主位线MBL提供电流。PMOS晶体管P2具有连接到主位线MBL上的漏极、连接到电源电压VPP(VCC)终端上的源极和用于接收主位线加载控制信号MBLC的栅极。
图5是说明图2中列选择控制器14的电路图。
列选择控制单元14包括连接在主位线MBL和数据总线单元20之间的NMOS晶体管N1和PMOS晶体管P3。NMOS晶体管N1具有用于接收列选择信号CSN的栅极。PMOS晶体管P3具有用于接收列选择信号CSP的栅极。列选择信号CSN与列选择信号CSP反相。
图6是说明图2中子单元阵列13的电路图。
子单元阵列13的每一个主位线MBL选择性地与多个子位线SBL中的一个子位线SBL相连。当子位线选择信号SBSW1激活时，接通NMOS晶体管N6，从而激活一个子位线SBL。一个子位线SBL连接到多个单元C上。
当子位线下拉信号SBPD激活时，接通NMOS晶体管N4，从而下拉子位线SBL以使其达到地电平。子位线上拉信号SBPU用于控制供应给子位线SBL的功率。换句话说，在低压状态中，将高于电源电压VCC的电压提供给子位线SBL。
依靠NMOS晶体管N5的开关作用，子位线选择信号SBSW2控制子位线上拉信号SBPU端和子位线SBL之间的连接。
连接在NMOS晶体管N2和主线位MBL之间的NMOS晶体管N3具有连接到子位线SBL上的栅极。连接在地电压终端和NMOS晶体管N3之间的NMOS晶体管N2具有用于接收主位线下拉信号MBPD的栅极，由此调节主位线MBL的感测电压。
图7是说明图1中的基准电压控制器80中的第一基准电压控制器30、第一通路控制器40和第二通路控制器70的电路图。
第一基准电压控制器30包括NMOS晶体管N7和非易失性铁电体电容器FC1。
连接于地电压VSS终端和对应于子位线SBL的节点D之间的NMOS晶体管N7具有用于接收基准输入信号REF_EQ的栅极。当基准输入信号REF_EQ激活时，NMOS晶体管N7初始化对应于图6中所示子位线SBL的节点D以使其达到地电平。
非易失性铁电体电容器FC1连接在极板(plate)基准电压控制信号REF_PL端和节点D之间。非易失性铁电体电容器FC1对应于图6中所示的单元C的单元电容器，并且其响应极板基准电压控制信号REF_PL，将具有储存在电容器中的线性电荷的电压输出到节点D中。
第一通路控制器40包括NMOS晶体管N8。连接在节点D与第二基准电压控制器50之间的NMOS晶体管N8具有用于接收寄存器控制信号RE_m的栅极。
第二通路控制器70包括NMOS晶体管N9。连接在外部控制信号EXT PAD终端与第二基准电压控制器50之间的NMOS晶体管N9具有用于接收寄存器控制信号REB_m的栅极。
与寄存器控制信号REB_m反相的寄存器控制信号RE_m激活第一通路控制器40和第二通路控制器70之一。
当第一通路控制器40激活时，从第一基准电压控制器30产生的信号成为基准电压控制信号REFSN。另一方面，当第二通路控制器70激活时，外部控制信号EXT_PAD成为基准电压控制信号REFSN。
基准寄存器单元60在存储单元阵列测试期间激活第二通路控制器70，并且当外部控制信号EXT_PAD的电压电平改变时，测试存储单元阵列的数据特性。另一方面，基准寄存器单元60在普通操作期间激活第一通路控制器40，并且使用第一基准电压控制器30内部产生的输出电压来驱动芯片。
图8是说明图1中的基准电压控制器80中的第二基准电压控制器50的电路图。
第二基准电压控制器50包括对应于图3至6中所示单元阵列块10的组件的装置。
基准电压控制信号REFSN的输入节点对应于子位线SBL。节点E对应于主位线MBL。
连接在节点E与NMOS晶体管N11之间的NMOS晶体管N10具有用于接收基准电压控制信号REFSN的栅极。NMOS晶体管N10对应于图6所示的子单元阵列13中的NMOS晶体管N3。
连接在电源电压终端与节点E之间的PMOS晶体管P4具有用于接收接地电压的栅极，从而使PMOS晶体管P4保持在接通状态。PMOS晶体管P4对应于图4所示的MBL加载控制器12中的PMOS晶体管P2。
连接在NMOS晶体管N10与地电压终端之间的NMOS晶体管N11具有用于接收电源电压的栅极，从而使NMOS晶体管N11保持在接通状态。NMOS晶体管N11对应于图6所示的子单元阵列13中的NMOS晶体管N2。
NMOS晶体管N12和PMOS晶体管P5连接在节点E与输出终端之间。NMOS晶体管N12具有用于接收电源电压的栅极，而PMOS晶体管P5具有用于接收地电压的栅极。这里，NMOS晶体管N12和PMOS晶体管P5对应于图5所示的列选择控制器14中的NMOS晶体管N1和PMOS晶体管P3。
电容器CAP1对应于数据总线单元20的RC延迟元件。连接在电源电压终端与输出终端之间的PMOS晶体管P6具有用于接收主位线上拉控制信号MBLPUC的栅极。PMOS晶体管P6对应于图3所示的MBL上拉控制器11中的PMOS晶体管P1。
将从前面描述的第二基准电压控制器50输出的基准电压REF(n)和从数据总线单元20输出的信号输入到普通读出放大器阵列单元150中。
第二基准电压控制器50在与单元阵列块10相同的情况下，进行测试，从而准确、迅速地估算芯片的特性。
图9是说明图1中基准电压控制器80操作的时序图。
在时间间隔t1中，当有效时间间隔开始时，输入地址。在时间间隔t1期间，使极板基准电压控制信号REF_PL无效，而达到低电平。
在时间间隔t2中，如果使基准输入信号REF_EQ无效，而达到低电平，则基准电荷就充入到非易失性铁电体电容器FC1中，从而产生n个基准电压REF(n)。
当将第一通路控制器40激活时，第一基准电压控制器30的输出电压成为基准电压控制信号REFSN的电压电平。一个基准电压控制信号REFSN的电压电平由非易失性铁电体电容器FC1的大小确定。依靠基准电压控制信号REFSN的电压电平确定基准电压REF(n)的电平。
当在单元阵列块10的测试中，基准电压电平发生改变时，激活第二通路控制器70。结果，外部控制信号EXT_PAD的电压电平成为基准电压控制信号REFSN的电压电平。
产生多个外部控制信号EXT_PAD的电压电平，并且产生多个基准电压控制信号REFSN的电压电平。结果，确定了基准电压REF(n)的电压电平。
图10是说明图1中计时控制器140的电路图。
第一计时控制器90包括用于延迟地址变迁检测信号ATD的反相器IV1和IV2，以及延迟电容器CAP2。
第三通路控制器100包括NMOS晶体管N13。连接于第一计时控制器90和第二计时控制器100之间的NMOS晶体管N13具有用于接收寄存器控制信号RE_n的栅极。
第四通路控制器130包括NMOS晶体管N14。连接于外部控制信号EXT_PAD终端和第二计时控制器110之间的NMOS晶体管N14，具有用于接收寄存器控制信号REB_n的栅极。
寄存器控制信号RE_n与寄存器控制信号REB_n反相。这些寄存器控制信号RE_n和REB_n激活第三通路控制器100和第四通路控制器130两者之一。
当第三通路控制器100激活时，从第一计时控制器90产生的信号成为计时控制信号T_IN。当第四通路控制器130激活时，外部控制信号EXT_PAD成为计时控制信号T_IN。
第二计时控制器110包括OR门电路OR1。OR门电路OR1选择来自于第三通路控制器100和第四通路控制器130的输出信号中的一个信号，并且将计时控制信号T_OUT(n)输出到普通读出放大器阵列单元150中。
计时控制寄存器单元120在存储单元阵列测试期间激活第四通路控制器130，并且当外部控制信号EXT_PAD的电压电平发生改变时，直接测试存储单元阵列的数据特性。另一方面，在普通操作期间，计时控制寄存器单元120激活第三通路控制器100，并且使用来自于第一计时控制器90的输出信号来驱动芯片。
图11是说明依照本发明另一个实施例，使用非易失性铁电体存储器的测试模式控制装置的方框图。
在另一个实施例中，测试模式控制装置包括控制焊点180、地址焊点191，第五到第八通路控制器182～185、控制缓冲器186、地址缓冲器187和焊点寄存器单元190。
焊点寄存器单元190响应允许写入信号WEB、芯片启动信号CEB、允许输出信号OEB和复位信号RESET，输出寄存器控制信号RE_o和REB_o。
第五通路控制器182包括NMOS晶体管N15。连接于控制焊点180和控制缓冲器186之间的NMOS晶体管N15具有用于接收寄存器控制信号RE_o的栅极。第六通路控制器183包括NMOS晶体管N16。连接于地址焊点181和控制缓冲器186之间的NMOS晶体管N16具有用于接收寄存器控制信号REB_o的栅极。
第七通路控制器184包括NMOS晶体管N17。连接于控制焊点180和地址缓冲器187之间的NMOS晶体管N17具有用于接收寄存器控制信号REB_o的栅极。第八通路控制器185包括NMOS晶体管N18。连接于地址焊点181和地址缓冲器187之间的NMOS晶体管N18具有用于接收寄存器控制信号RE_o的栅极。
这里，选择性地激活第五通路控制器182和第六通路控制器183之一，并且选择性地激活第七通路控制器184和第八通路控制器185之一。
当第五通路控制器182和第八通路控制器185被激活时，将控制焊点180分配到控制缓冲器186，并且将地址焊点181分配到地址缓冲器187。
另一方面，当第六通路控制器183和第七通路控制器184被激活时，将控制焊点180分配到地址缓冲器187，并且将地址焊点181分配到控制缓冲器186。
测试模式控制装置用于在多个控制焊点180和多个地址焊点181中不同地改变焊点的引线(pin)功能。
例如，当使用者打算改变控制焊点180和地址焊点181的引线分配时，将控制焊点180分配到地址缓冲器187，并且将地址焊点181分配到控制缓冲器186。原来的控制焊点180成为地址焊点181，而原来的地址焊点181成为控制焊点180。
另外，测试模式控制装置于如在测试模式中一样，用程序指令信号来重新配置一般芯片中的焊点。
图12是说明图1和11中的基准寄存器单元60、计时控制寄存器单元120和焊点寄存器单元190的图。
由于基准寄存器单元60具有与计时控制寄存器单元120和焊点寄存器单元190相同的结构，所以，下面描述基准寄存器单元60。
基准寄存器单元60包括程序指令处理器200、程序寄存器控制器210、复位电路单元220和程序寄存器阵列230。
程序指令处理器200响应允许写入信号WEB、芯片启动信号CEB、允许输出信号OEB和复位信号RESET，将程序指令编码，并且输出指令信号CMD。
程序寄存器控制单元210逻辑组合指令信号CMD、加电检测信号PUP和输入数据DQ_n，并且输出写入控制信号ENW和单元极板信号CPL。
程序寄存器阵列230响应允许上拉信号ENP、允许下拉信号ENN、写入控制信号ENW和单元极板信号CPL，输出基准控制信号RE_m和REB_m。
复位电路单元220将由于在加电模式中初始化寄存器的复位信号RESET输出到程序寄存器控制器210中。
如果从程序指令处理器200输出指令信号CMD，则程序寄存器控制器210改变或设置程序寄存器阵列230的配置数据。
复位电路单元220在加电模式中输出复位信号RESET，从而激活程序寄存器控制器210。从程序寄存器控制器210输出的控制信号初始化程序寄存器阵列230的非易失性数据。
图13是说明图12中程序指令处理器200的图。
程序指令处理器200包括逻辑单元201、触发器单元202和过触发(overtoggle)检测单元203。
逻辑单元201包括NOR门电路NOR1、AND门电路AD1和AD2、以及反相器IV3。NOR门电路NOR1对允许写入信号WEB和芯片启动信号CEB执行NOR操作。AND门电路AD1对来自于NOR门电路NOR1的输出信号和允许输出信号OEB执行AND操作。AND门电路AD2对来自于NOR门电路NOR1的输出信号、通过反相器IV3反转的复位信号RESET和来自于过触发检测单元203的输出信号执行AND操作。
触发器单元202包括输入节点d和输出节点q相串连的多个触发器FF。将来自于NOR门电路NOR1的输出信号输入到输入节点d处，并且从输出节点q处输出指令信号CMD。每个触发器FF都包括用于接收来自于AND门电路AD1的激励同步信号的节点cp，和用于接收来自于AND门电路AD2的复位信号的复位节点R。
当芯片启动信号CEB和允许写入信号WEB都处于低电平时，将允许输出信号OEB输入到触发器FF的节点cp处。如果芯片启动信号CEB和允许写入信号WEB之一处于高电平，触发器FF的复位节点R就接收低位信号(1owsignal)从而被复位。触发器FF在一个时间间隔内被复位，在所述时间间隔内，在加电模式中复位信号RESET处于高电平。
过触发检测单元203包括用于对指令信号CMD和允许输出信号OEB执行NAND操作的NAND门电路ND1。当允许输出信号OEB超过n次触发而导致过触发时，过触发检测单元203复位触发器单元202。在程序指令处理器200中，触发的数目设置为不同。
图14是说明图13中触发器FF的电路图。
触发器FF包括传输门电路T1～T4、NAND门电路ND2和ND3、以及反相器IV4～IV9。反相器IV4反转来自于节点cp的输出信号，从而输出控制信号A。反相器IV5反转来自于反相器IV4的输出信号，从而输出控制信号B。
根据控制信号A和B的状态，传输门电路T1选择性地输出来自于反相器IV6的输出信号。NAND门电路ND2对来自于反相器IV7的输出信号和来自于复位节点R的输出信号执行NAND操作，并且输出NAND操作结果到传输门电路T2中。传输门电路T2根据控制信号A和B的状态，选择性地输出来自于NAND门电路ND2的输出信号。
根据控制信号A和B的状态，传输门电路T3选择性地输出来自于反相器IV7的输出信号。NAND门电路ND3对来自于传输门电路T3和复位节点R的输出信号执行NAND操作。反相器IV8反转来自于NAND门电路ND3的输出信号，并且输出所反转的信号到传输门电路T4中。
根据控制信号A和B的状态，传输门电路T4选择性地输出来自于反相器IV8的输出信号。反相器IV9反转来自于NAND门电路ND3的输出信号，并且输出所反转的信号到输出节点q中。
无论何时通过节点cp输入的控制信号触发一次，从输入节点d输入的数据都向右移动。当将低电平信号输入到复位节点R时，从输出节点q处输出低电平信号，从而复位触发器FF。
图15是说明在图1所示的基准寄存器单元60中，程序指令处理器200操作的时序图。
在指令处理时间间隔内，芯片启动信号CEB和允许写入信号WEB保持在低电平。当允许输出信号OEB触发m次时，指令信号CMD保持在无效状态。
当可编程激活时间间隔开始时，如果允许输出信号OEB触发m次，则使能指令信号CMD，而达到高电平。当调节允许输出信号OEB的触发次数时，调节触发器FF的数目。当允许输出信号OEB在可编程激活时间间隔内触发超过m次时，将再次使指令信号CMD无效。
图16是说明在图1所示计时控制寄存器单元120中的程序指令处理器200操作的时序图。
在指令处理时间间隔内，芯片启动信号CEB和允许写入信号WEB保持在低电平。当允许输出信号OEB触发n次时，则指令信号CMD保持在无效状态。
继而，当可编程激活时间间隔开始时，允许输出信号OEB触发n次，使能指令信号CMD，而达到高电平。当调节允许输出信号OEB的触发次数时，调节串连触发器FF的数目。然而，当允许输出信号OEB在可编程激活时间间隔内触发超过n次时，将再次使指令信号CMD无效。
图17是说明在图11所示焊点寄存器单元190中的程序指令处理器200操作的时序图。
在指令处理时间间隔内，芯片启动信号CEB和允许写入信号WEB保持在低电平。当允许输出信号OEB触发o次时，指令信号CMD保持在无效状态。
当可编程激活时间间隔开始时，如果允许输出信号OEB触发o次，则使能指令信号CMD，而达到高电平。当调节允许输出信号OEB的触发次数时，调节串连触发器FF的数目。在可编程激活时间间隔内，当允许输出信号OEB触发超过o次时，将再次使指令信号CMD无效。
图18是说明图12中程序寄存器控制器210的电路图。
程序寄存器控制器210包括AND门电路AD4、反相器IV10～IV17、以及NOR门电路NOR2和NOR3。
AND门电路AD4对第n个指令信号CMD和输入数据DQ_n执行AND操作。反相器IV10～IV12反转并延迟来自于AND门电路AD4的输出信号。NOR门电路NOR2对来自于AND门电路AD4和反相器IV12的输出信号执行NOR操作。反相器IV13和IV14延迟来自于NOR门电路NOR2的输出信号，并且输出写入控制信号ENW。
NOR门电路NOR3对来自于NOR门电路NOR2的输出信号和加电检测信号PUP执行NOR操作。反相器IV5～IV7反转并且延迟来自于NOR门电路NOR3的输出信号，并且输出单元极板信号CPL。加电检测信号PUP是控制信号，以在初始复位操作中读取储存在寄存器中的数据，并复位寄存器。
如果在第n个指令信号CMD被激活达到高电平后，通过使用输入焊点来触发数据DQ_n，则产生写入控制信号ENW和单元极板信号CPL，它们具有用于延迟单元211延迟时间的脉冲宽度。
图19是说明图12中程序寄存器阵列230的电路图。
程序寄存器阵列230包括上拉驱动器(PMOS晶体管P7)、第一驱动单元231、允许写入控制器232、铁电体电容器单元233、第二驱动单元234和下拉驱动器(NMOS晶体管N23)。
连接于电源电压VCC终端和第一驱动单元231之间的PMOS晶体管P7具有用于接收允许上拉信号ENP的栅极。
第一驱动单元231包括带有锁存器结构的PMOS晶体管P8和P9。PMOS晶体管P8具有连接到PMOS晶体管9漏极上的栅极，而PMOS晶体管P9具有连接到PMOS晶体管8漏极上的栅极。
允许写入控制器232包括NMOS晶体管N19和N20。连接于复位信号RESET输入终端和节点CN1之间的NMOS晶体管N19具有用于接收写入控制信号ENW的栅极。连接于设置信号SET输入终端和节点CN2之间的NMOS晶体管N20具有用于接收写入控制信号ENW的栅极。
铁电体电容器单元233包括铁电体电容器FC2～FC5。铁电体电容器FC2的一端连接到节点CN1上，另一端用于接收单元极板信号CPL。铁电体电容器FC3的一端连接到节点CN2上，另一端用于接收单元极板信号CPL。
铁电体电容器FC4连接在节点CN1与地电压终端之间，而铁电体电容器FC5连接在节点CN2与地电压终端之间。这里，依靠单元的两终端的加载电平控制，可以选择性地添加铁电体电容器FC4和FC5。
第二驱动单元234包括具有锁存器结构的NMOS晶体管N21和N22。NMOS晶体管N21具有连接到NMOS晶体管N22漏极上的栅极，而NMOS晶体管N22具有连接到NMOS晶体管N21漏极上的栅极。
连接于第二驱动单元234和地电压VSS终端之间的NMOS晶体管N23具有用于接收允许下拉信号ENN的栅极。程序寄存器阵列230输出控制信号RE_m和REB_m。
图20是说明依照本发明实施例，在加电模式中，对存储在程序单元中的数据进行读取操作的时序图。
在加电模式后，如果在时间间隔T1内，电源达到稳定电源电压VCC电平，就使复位信号RESET无效，并且激活加电检测信号PUP。
其后，随着加电检测信号PUP激活，单元极板信号CPL变换到高电平。通过铁电体电容器FC4和FC5的电容负载，存储在程序寄存器阵列230中铁电体电容器FC2和FC3内的电荷就在节点CN1和CN2之间产生电压差。
如果在节点CN1和CN2中产生足够的电压差的时间间隔T2开始，则使能允许下拉信号ENN，而达到高电平，使允许上拉信号ENP无效，而达到低电平。结果，两个节点的数据都被放大。
其后，如果时间间隔T3开始并且完成了数据的放大，则加电检测信号PUP和单元极板信号CPL再次变换到低电平。结果，这里恢复了铁电体电容器FC2或FC3的高数据，写入控制信号ENW保持在低电平，以避免外部数据被重写。
图21是说明依照本发明实施例，在程序模式中，在激活第n个指令信号CMD达到高电平后，在程序寄存器中设置新数据的操作的时序图。
如果在使能第n个指令信号CMD，而达到高电平后经过了预定时间，则输入设置信号SET和复位信号RESET。然后，当使从数据输入/输出焊点施加的输入数据DQ_n无效而从高电平达到低电平时，程序循环开始。结果，用于在寄存器中写入新数据的写入控制信号ENW和单元极板信号CPL变换到高电平。
允许下拉信号ENN保持在高电平，而允许上拉信号ENP保持在低电平。如果将具有高电平的第n个指令信号CMD输入到程序寄存器控制器210中，则防止来自于程序指令处理器200的信号的输入。结果，当不再输入控制指令时，可以执行程序操作。
本发明的前述实施例说明了一个例子，其中在存储单元测试期间对提供给普通读出放大器阵列单元150的基准电压和计时进行控制，并且改变在输入焊点中数据引线的功能。然而，本发明不限于已公开的特定形式。相反地，其可以用于控制字线、极板线或锁存器的测试模式的变化中。
因此，在依照本发明实施例的测试模式控制装置中，通过使用利用指令信号的可编程的方法，可以减少由于在存储器测试中附加表征码所引起的附加的花费，从而允许在短时间内对芯片特性进行精确估算。

Claims (20)

1.使用非易失性铁电体存储器的测试模式控制装置，包括：
第一基准电压控制器，用于响应基准输入信号，输出具有预定电压电平的基准电压控制信号；
基准寄存器单元，用于编制编码，从而在非易失性铁电体存储器中控制基准电压，并且用于根据所编制的编码输出包括有关测试模式或普通操作模式的信息的寄存器控制信号；
通路控制装置，用于在测试模式中，响应寄存器控制信号，选择性地输出外部输入的外部控制信号，并且用于在普通操作模式中，选择性地输出基准电压控制信号；以及
第二基准电压控制器，用于响应通路控制装置的输出信号，在与单元阵列块相同的情况下，控制基准电压的电压电平。
2.根据权利要求1装置，其中第一基准电压控制器包括：
第一驱动器，用于在基准输入信号的激活过程中，初始化第一节点，该第一节点对应于单元阵列块的子位线；以及
非易失性铁电体电容器，连接于极板基准电压控制信号输入终端和第一节点之间。
3.根据权利要求1的装置，其中通路控制装置包括：
第一通路控制器，用于响应在普通操作模式中激活的第一寄存器控制信号，输出来自于第一基准电压控制器的输出信号；以及
第二通路控制器，用于响应在测试模式中激活的第二寄存器控制信号，输出外部控制信号。
4.根据权利要求1的装置，其中基准寄存器单元包括：
程序指令处理器，用于响应允许写入信号、芯片启动信号、允许输出信号和复位信号，输出指令信号从而对程序指令进行编码；
程序寄存器控制器，用于对输入数据、加电检测信号和指令信号执行逻辑运算，并且输出写入控制信号和单元极板信号；
程序寄存器阵列，包括非易失性铁电体存储器装置，用于响应允许上拉信号、允许下拉信号、写入控制信号和单元极板信号，输出所编制的编码；以及
复位电路单元，用于在加电模式中，输出复位信号到程序寄存器控制器中。
5.根据权利要求4的装置，其中程序指令处理器包括：
逻辑单元，用于对允许写入信号、芯片启动信号、允许输出信号和复位信号执行逻辑运算；
触发器单元，用于按顺序触发对应于来自逻辑单元的输出信号的允许输出信号的触发器，并且输出指令信号；以及
过触发检测单元，用于检测允许输出信号的过触发。
6.根据权利要求5的装置，其中逻辑单元包括：
第一NOR门电路，用于对允许写入信号和芯片启动信号执行NOR操作；
第一AND门电路，用于对来自于第一NOR门电路的输出信号和允许输出信号执行AND操作；以及
第二AND门电路，用于对来自于第一NOR门电路的输出信号、反转的复位信号和来自于过触发检测单元的输出信号执行AND操作。
7.根据权利要求5的装置，其中触发器单元包括数据输入节点和输出节点相串联的多个触发器，从而输出来自于最后的触发器输出终端的指令信号，并且响应从逻辑单元施加的激励同步信号，触发允许输出信号。
8.根据权利要求4的装置，其中程序寄存器控制器包括：
第三AND门电路，用于对指令信号和输出数据执行AND操作；
第一延迟单元，用于不反转而延迟来自于第三AND门电路的输出信号；
第二NOR门电路，用于对来自于第三AND门电路的输出信号和来自于第一延迟单元的输出信号执行NOR操作；
第二延迟单元，用于延迟来自于第二NOR门电路的输出信号，并且输出写入控制信号；
第三NOR门电路，用于对来自于第二NOR门电路的输出信号和加电检测信号执行NOR操作；以及
第三延迟单元，用于反转并延迟来自于第三NOR门电路的输出信号，并且输出单元极板信号。
9.根据权利要求4的装置，其中程序寄存器阵列包括：
上拉驱动器，用于当允许上拉信号激活时上拉电源电压；
第一驱动单元，交叉耦合于程序寄存器的两端，用于驱动从上拉驱动器施加的电压；
允许写入控制器，用于响应写入控制信号，将复位信号和设置信号输出到程序寄存器的两端；
铁电体电容器单元，用于响应单元极板信号，在程序寄存器的两端产生电压差；
下拉驱动器，用于当允许下拉信号激活时下拉地电压；以及
第二驱动单元，交叉耦合于程序寄存器的两端，用于驱动从下拉驱动器施加的电压。
10.根据权利要求1的装置，其中第二基准电压控制器包括：
第三驱动单元，用于当激活从通路控制装置施加的输出信号时，输出地电压到对应于单元阵列块的主位线的第二节点处；
第二驱动器，用于输出电源电压到对应于单元阵列块主位线加载控制器的第二节点处；
第四驱动单元，用于选择性地输出对应于单元阵列块列选择控制器的第二节点的电压；
对应于第二节点延迟部件的电容器；以及
第三驱动器，用于响应对应于单元阵列块主位线上拉控制器的主位线上拉控制信号，输出电源电压到第二节点。
11.使用非易失性铁电体存储器的测试模式控制装置，包括：
第一计时控制器，用于控制地址变迁检测信号的计时；
计时控制寄存器单元，用于编制编码，从而在非易失性铁电体存储器中控制单元阵列块驱动控制信号的计时，并且根据所编制的编码输出包括有关测试模式或普通操作模式的信息的寄存器控制信号；
通路控制装置，用于响应寄存器控制信号，在测试模式中选择性地输出外部输入的外部控制信号，并且在普通操作模式中，选择性地输出来自于第一计时控制器的输出信号；以及
第二计时控制器，用于响应来自于通路控制装置的输出信号，控制单元阵列块驱动控制信号的计时。
12.根据权利要求11的装置，其中第一计时控制器包括：
反相器链，用于将地址变迁检测信号延迟预定时间；以及
连接到反相器链的每个节点上的电容器。
13.根据权利要求11的装置，其中通路控制装置包括：
第三通路控制器，用于响应在普通操作模式中激活的第一寄存器控制信号，输出来自于第一计时控制器的输出信号；以及
第四通路控制器，用于响应在测试模式中激活的第二寄存器控制信号，输出外部控制信号。
14.根据权利要求11的装置，其中计时控制寄存器单元包括：
程序指令处理器，用于响应允许写入信号、芯片启动信号、允许输出信号和复位信号，输出指令信号，从而对程序指令进行编码；
程序寄存器控制器，用于对输入数据、加电检测信号和指令信号执行逻辑运算，并且输出写入控制信号和单元极板信号；
程序寄存器阵列，包括非易失性铁电体存储器装置，用于响应允许上拉信号、允许下拉信号、写入控制信号和单元极板信号，输出所编制的编码；以及
复位电路单元，用于在加电模式中输出复位信号到程序寄存器控制器中。
15.根据权利要求11的装置，其中第二计时控制器包括OR门电路，用于对地址变迁检测信号和来自于通路控制装置的输出信号执行OR操作，并且用于输出单元阵列块驱动控制信号。
16.使用非易失性铁电体存储器的测试模式控制装置，包括：
多个焊点，用于接收控制信号和地址；
多个缓冲器，用于缓冲从多个焊点输入的控制信号和地址；
焊点寄存器单元，用于编制编码，所述编码用于在非易失性铁电体存储器中输入到焊点的控制信号和地址的分配，并且根据该所编制的编码，改变多个焊点和多个缓冲器之间的连接路径；以及
通路控制装置，用于响应寄存器控制信号，控制多个焊点和多个缓冲器之间的连接。
17.根据权利要求16的装置，其中通路控制单元包括：
第一通路控制器，用于在第一寄存器控制信号的激活中，将控制焊点连接到控制缓冲器，并将地址焊点连接到地址缓冲器；以及
第二通路控制器，用于在与第一寄存器控制信号反相的第二寄存器控制信号的激活中，将控制焊点连接到地址缓冲器，并将地址焊点连接到控制缓冲器。
18.根据权利要求17的装置，其中第一通路控制器包括；
连接于控制焊点和控制缓冲器之间的第一开关装置，由第一寄存器控制信号使其被开关；以及
连接于地址焊点和地址缓冲器之间的第二开关装置，由第一寄存器控制信号使其被开关。
19.根据权利要求17的装置，其中第二通路控制器包括：
连接于地址焊点和控制缓冲器之间的第三开关装置，由第二寄存器控制信号使其被开关；以及
连接于控制焊点和地址缓冲器之间的第四开关装置，由第二寄存器控制信号使其被开关。
20.根据权利要求16的装置，其中焊点寄存器单元包括：
程序指令处理器，用于响应允许写入信号、芯片启动信号、允许输出信号和复位信号，输出指令信号，从而对程序指令进行编码；
程序寄存器控制器，用于对输入数据、加电检测信号和指令信号执行逻辑运算，并且输出写入控制信号和单元极板信号；
程序寄存器阵列，包括非易失性铁电体存储器装置，用于响应允许上拉信号、允许下拉信号、写入控制信号和单元极板信号，输出所编制的编码；以及
复位电路单元，用于在加电模式中，输出复位信号到程序寄存器控制器中。
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