TWI678626B - 半導體儲存裝置、其動作方法及分析系統 - Google Patents

半導體儲存裝置、其動作方法及分析系統 Download PDF

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Abstract

本發明提供一種半導體儲存裝置、其動作方法及分析系統，能夠對特定動作時的缺陷進行分析。本發明的半導體晶片基於供應至外部端子的電壓，判定是否為通電模式，在是通電模式的情況下執行通電序列，然後，判定是否設定了執行中斷序列，若已設定，則執行中斷序列。在中斷序列中，執行所選擇的動作，使正在執行的動作以所選擇的時序停止，並在停止狀態下，對半導體晶片的缺陷進行分析。

Description

半導體儲存裝置、其動作方法及分析系統
本發明涉及一種快閃記憶體（flash memory）等半導體儲存裝置，特別涉及對於半導體儲存裝置的缺陷的分析。
半導體裝置有時會因其製造工序的不良狀況而在佈線或電路等中存在缺陷。通過對此種缺陷進行分析，並在產品出貨前確定產生了異常的批次，能夠提高生產性。例如，日本專利特開2010-135030號公報的半導體記憶體的不良品分析方法能夠通過測試電路來對儲存陣列的缺陷位址進行判定，對缺陷位址進行分析而判定缺陷模式（mode），並將判定出的缺陷模式輸出至外部。
一些如微光顯微鏡（Emission Microscope，EMMI）或光束誘導電阻變化（Optical Beam Induced Resistance Change，OBIRCH）之類的分析裝置包括拍攝整個半導體晶片的相機，通過對所拍攝的圖像資料進行分析來檢測半導體晶片上的異常的漏電流的產生位置，並使圖像資料上檢測出異常電流的位置發光。
這類的分析裝置包括Vcc電源用的端子、晶片選擇用的外部端子及GND用的端子，使這些端子分別電連接於半導體晶片的對應的外部端子，由此，使半導體晶片成為待機（standby）狀態，對此時的漏電流進行檢測。
但是，近來，要求對半導體記憶體的特定動作時的異常的漏電流進行檢測。例如檢測快閃記憶體在讀取動作時對全域位元線進行了預充電時的位元線間的短路、在編程動作時施加編程脈衝時的字元線間的短路、在刪除動作時刪除電壓向阱的洩漏等。
然而，由於現有的分析裝置不包括用以將命令輸出至半導體晶片的端子（即不具有對半導體晶片進行控制的介面），所以無法對半導體記憶體的特定動作時的異常的漏電流進行檢測。
本發明是解決如上所述的現有問題的發明，目的在於提供能夠對特定動作時的缺陷進行分析的半導體儲存裝置、半導體儲存裝置的動作方法及缺陷分析系統。
本發明的動作方法是包含用以對與儲存陣列相關的動作進行控制的控制器的半導體儲存裝置的動作方法，基於供應至外部端子的信號，所述控制器判定半導體儲存裝置是否處於特定的模式，在判定為是特定的模式的情況下，所述控制器在與儲存陣列相關的動作的執行過程中，執行使所述動作停止的中斷序列。
本發明的半導體儲存裝置包括：儲存陣列；控制器，用以對與儲存陣列相關的動作進行控制；以及外部端子，所述控制器包括：判定部件，基於供應至外部端子的信號，判定半導體儲存裝置是否處於特定的模式；以及執行部件，在由所述判定部件判定為是特定的模式的情況下，在與儲存陣列相關的動作的執行過程中，執行使所述動作停止的中斷序列。
本發明的分析系統包括所述結構的半導體儲存裝置以及連接於所述半導體儲存裝置的分析裝置，所述分析裝置將電源電壓供應至所述半導體儲存裝置，對所述半導體儲存裝置中的流動有異常電流的部位進行分析。在一實施方式中，所述分析裝置包括使流動有異常電流的部位視覺化的部件。
根據本發明，因為在是特定的模式時，執行中斷序列，所以能夠容易地進行半導體儲存裝置的所期望的動作時的分析。特別是在分析裝置與半導體儲存裝置（半導體晶片）之間不包括記憶體控制用的介面的情況下，可基於供應至外部端子的信號來對特定的模式進行判定。
以下，參照附圖來詳細地對本發明的實施形態進行說明。在本發明中，例示了NAND型的快閃記憶體作為半導體儲存裝置，但本發明並不限於此，本發明也適用於其他半導體記憶體。
圖1A、圖1B是表示本發明實施例的分析系統的整體結構的圖。如圖1A、圖1B所示，本實施例的分析系統100包括對缺陷或故障等進行分析的分析裝置200以及成為分析物件的半導體晶片300。分析裝置200包括Vcc電源用的端子202、GND用的端子204及晶片選擇用的端子206，以與半導體晶片300電連接。晶片選擇用的端子206為可選的，在半導體晶片300不包括晶片選擇端子的情況下，不連接端子206。半導體晶片300在從分析裝置200接入Vcc電源後，檢測Vcc電壓，執行通電序列，並成為待機狀態。
圖1B表示分析裝置200的一個結構例。分析裝置200包括：拍攝相機210，對處於待機狀態的半導體晶片300的整個平面進行拍攝；漏電流檢測部220，對拍攝相機210所拍攝的圖像資料進行分析，檢測半導體晶片上的漏電流；異常位置確定部230，對漏電流檢測部220所檢測出的漏電流與閾值進行比較，確定異常地流動有漏電流的位置；以及異常位置顯示部240，在將拍攝相機210所拍攝的圖像資料顯示於顯示器時，使異常位置確定部230所確定的位置發光。例如，若使半導體晶片300的焊盤周邊發光，則預想此焊盤附近的佈線出現異常。再者，分析裝置200也能夠具備如下功能，即，根據使用者輸入，對漏電流的檢測電位準、判定漏電流是否異常的閾值、拍攝相機的倍率等進行調整。
圖2表示快閃記憶體（半導體晶片）300的內部結構。如圖2所示，快閃記憶體300包括：儲存陣列310，呈矩陣狀地排列有多個儲存單元；輸入輸出緩衝器320，連接於外部輸入輸出端子I/O；位址暫存器（address register）330，從輸入輸出緩衝器320獲取位址資料；控制器340，從輸入輸出緩衝器320獲取命令資料（command data）等，對各部分進行控制；字元線選擇電路350，從位址暫存器330獲取列位址資訊Ax，對列位址資訊Ax進行解碼，並基於解碼結果進行區塊的選擇及字元線的選擇等；頁面緩衝器/感測電路360，保存從字元線選擇電路350所選擇的頁面中讀取的資料，或將應編程的輸入資料保存於所選擇的頁面；行選擇電路370，從位址暫存器330獲取行位址資訊Ay，對行位址資訊Ay進行解碼，並基於所述解碼結果來選擇頁面緩衝器/感測電路360內的行位址的資料；內部電壓產生電路380，產生資料讀取、編程及刪除等所需的各種電壓（寫入電壓Vpgm、通過電壓Vpass、讀取電壓Vread、刪除電壓Vers等）；以及電壓檢測部390，對在電源接入時由外部端子供應的電源電壓Vcc進行監視，並檢測通電電壓電位準。
儲存陣列310在行方向上包括m個區塊BLK（0）、區塊BLK（1）、…、區塊BLK（m-1）。在一個區塊中形成有多個NAND串單元，此NAND串單元是串聯地連接多個儲存單元而成。另外，儲存陣列310中包含熔絲單元，此熔絲單元儲存與用於快閃記憶體的動作的電壓的設定或使用者選項（option）的設定等相關的設定資訊。熔絲單元是使用者無法存取的區域。
圖3表示NAND串單元NU。NAND串單元NU包含串聯連接的多個儲存單元MCi（i＝0、1、…、31）、連接於儲存單元MC31的汲極側的選擇電晶體TD、及連接於儲存單元MC0的源極側的選擇電晶體TS，選擇電晶體TD的汲極連接於對應的一條位元線GBL，選擇電晶體TS的源極連接於共用的源極線SL。
儲存單元典型地包括金屬氧化物半導體（Metal Oxide Semiconductor，MOS）構造，此MOS構造包含形成在P阱內的N型的擴散區域即源極/汲極、形成在源極/汲極間的通道上的隧道氧化膜、形成在隧道氧化膜上的浮動閘極（電荷積聚層）、及隔著介電膜而形成在浮動閘極上的控制閘極。儲存單元可以是儲存1位元（二進位資料）的單層單元（Single Level Cell，SLC）類型，也可以是儲存多位元的多層單元（Multi Level Cell，MLC）類型。
儲存單元MCi的控制閘極連接於字元線WLi，選擇電晶體TD、TS的閘極連接於選擇閘極線SGD、SGS。字元線選擇電路350基於列位址資訊Ax，經由選擇閘極線SGS、SGD來選擇性地驅動選擇電晶體TD、TS，且選擇性地驅動字元線WL0～WL31。
在讀取動作中，對位元線施加正電壓，對選擇字元線施加一電壓（例如0 V），對非選擇字元線施加通過電壓Vpass（例如4.5 V），對選擇閘極線SGD、SGS施加正電壓（例如4.5 V），將選擇電晶體TD、TS接通，並對共用源極線施加0 V。在編程（寫入）動作中，對選擇字元線施加高電壓的編程電壓Vpgm（15 V～25 V），對非選擇字元線施加中間電位（例如10 V），使選擇電晶體TD接通，使選擇電晶體TS斷開，並將與“0”或“1”的資料對應的電位供應至位元線GBL。在刪除動作中，對區塊內的選擇字元線施加0 V，對P阱施加高電壓（例如20 V），將浮動閘極的電子吸引至基板，由此，以區塊為單位來刪除資料。
電壓檢測部390對在電源接入時供應至快閃記憶體300的電源電壓Vcc的電壓電位準進行監視，在所供應的電壓電位準達到通電電壓電位準時，向控制器340輸出通電檢測信號。基於通電檢測信號來判定是否為通電模式，控制器340在判定為是通電模式的情況下，執行通電序列。
如圖4所示，控制器340包括中央處理器（Central Processing Unit，CPU）342或唯讀記憶體（Read Only Memory，ROM）344等。ROM 344中儲存有用以對通電序列、中斷序列、讀取動作、編程動作、刪除動作等各種程序進行控制的指令碼。CPU 342根據設置於程序計數器（program counter，PC）的位址，從ROM 344讀取指令碼，對讀取的指令碼進行解碼，並根據解碼所得的指令，對字元線選擇電路350、頁面緩衝器/感測電路360、內部電壓產生電路380等的動作進行控制。
控制器340基於來自電壓檢測部390的通電檢測信號，判定是否為通電模式，若判定為通電模式，則執行通電序列。一個通電序列中包含對儲存陣列310的熔絲單元的讀取動作。熔絲單元中儲存有電壓或使用者選項等設定資訊，從熔絲單元讀取的設定資訊被載入至配置暫存器（configuration register）等。
在本實施例中可具有設定部件400，設定部件400用以在轉換至通電模式時，設定是否接續執行中斷序列。中斷序列是如下功能，在通電序列後，選擇與儲存陣列相關的動作，執行所選擇的動作，使正在執行的動作以所選擇的時序停止。
設定部件400例如包含金屬選項。若使端子M1/端子M2斷開（open），並使端子M3/端子M4短路，則AUTOBRK信號為GND（L）電位準，相反地，若使端子M1/端子M2短路，並使端子M3/端子M4斷開，則AUTOBRK信號為Vcc（H）電位準。在一實施例中，當過渡至通電模式時，在執行中斷序列的情況下，可將AUTOBRK信號設定為H電位準（Vcc電位準）。亦即，當AUTOBRK信號為H電位準時，致能（enable）中斷序列，當AUTOBRK信號為L電位準時，禁能（disable）中斷序列，且表示中斷序列的設定狀態的AUTOBRK信號被提供給控制器340。
設定部件400並不限於金屬選項。在其他實施例中，設定部件400也可以將AUTOBRK信號的致能/禁能的設定資訊儲存於熔絲單元，在執行通電序列時，將所述設定資訊載入至暫存器，並產生AUTOBRK信號。
此外，為了執行中斷序列，在本實施例中更預先設定有用以選擇與儲存陣列相關的動作的選擇資訊410，以及用以使所選擇的動作在所選擇的時序停止的停止資訊420，並將所設定的選擇資訊410及停止資訊420提供給控制器340。
在一實施方式中，選擇資訊410及停止資訊420儲存於儲存陣列310的熔絲單元，在執行通電序列時，從熔絲單元讀取選擇資訊410及停止資訊420，將這些資訊提供給控制器340。另外，在其他實施方式中，也可以預先將選擇資訊410及停止資訊420儲存於非揮發性暫存器等的儲存區域，從所述儲存區域讀取選擇資訊410及停止資訊420，並提供給控制器340。
選擇資訊410用以選擇在中斷序列中執行的動作的資訊，具體來說，是選擇讀取動作、編程動作、刪除動作的資訊。在一實施例中，選擇資訊410例如包含2位元的資料，[01]表示讀取動作，[10]表示編程動作，[11]表示刪除動作，[00]表示無選擇動作。
停止資訊420包括在根據選擇資訊410而選擇的動作被執行時，決定使所述動作停止的時序，具體來說包括ROM 344的位址資訊。ROM 344中儲存有用以對與儲存陣列相關的動作進行控制的指令碼等程序，CPU 342根據設置於程序計數器PC的位址從ROM 344讀取指令碼等，對讀取的指令碼進行解碼，並根據解碼結果來對各部分進行控制。在從ROM 344讀取某一位址的指令碼後，程序計數器的位址與下一個時鐘信號同步地加1或減1，再繼續從ROM 344讀取下一個位址的指令碼。當控制器340在程序計數器PC的位址與停止資訊420中所含的位址一致時，使程序計數器PC停止，即停止讀取下一個位址的指令碼，由此，可使執行中的動作實際上停止或暫停（suspend）。
例如，在讀取動作中，以位元線預充電的時序使動作停止的情況下，可在停止資訊420中設定對位元線預充電進行控制的指令碼的位址。詳細而言，CPU 342從ROM 344依次讀取用於讀取動作的指令碼，並在停止資訊的位址與程序計數器的位址一致時，停止程序計數器的更新，因此不執行下一個指令。實際上，CPU 342繼續執行對位元線預充電進行控制的指令，但讀取動作停止於位元線預充電的階段。在一實施方式中，CPU 342可通過計時器（timer）來計數停止時間，在此期間，對停止狀態下的快閃記憶體進行分析。之後，當由計時器進行的計數達到一定時，重新開始程序計數器PC的更新，CPU 342讀取下一個位址的指令碼，執行剩餘的讀取動作，並結束中斷序列。
接著，參照圖5的流程來對本實施例的快閃記憶體通電時的動作進行說明。電源電壓從分析裝置200供應至快閃記憶體（半導體晶片）300的Vcc電源用的外部端子，所述電壓由電壓檢測部390檢測（S100）。控制器340基於來自電壓檢測部390的檢測結果來判定是否為通電模式，若判定為是通電模式，則執行通電序列（S110）。在通電序列中，例如，將從儲存陣列310的熔絲單元讀取的設定資訊載入至配置暫存器。另外，在熔絲單元中儲存有選擇資訊410及停止資訊420的情況下，也讀取選擇資訊410及停止資訊420，並將這些資訊提供給控制器340。
在通電序列結束後，控制器340參照AUTOBRK信號，判定是否設定了執行中斷序列（S120）。例如，若AUTOBRK信號為L電位準，則控制器340判定為未設定執行中斷序列，結束全部的通電序列，快閃記憶體晶片成為待機狀態。另一方面，若AUTOBRK信號為H電位準，則控制器340判定為設定了執行中斷序列，在此情況下，控制器340基於選擇資訊410來選擇執行的動作（S130）。若選擇資訊410為[01]，則選擇讀取動作（S140），若選擇資訊410為[10]，則選擇編程動作（S142），若選擇資訊410為[11]，則選擇刪除動作（S144），若選擇資訊410為[00]，則因為無選擇動作，所以結束（S170）。
控制器340執行所選擇的動作（讀取動作、編程動作、刪除動作）（S140、S142、S144），並根據停止資訊420使正在執行的動作停止（S150、S152、S154）。停止的時序可根據想要通過分析裝置200進行分析的動作狀態設置，例如讀取動作中的對全域位元線進行了預充電的狀態、編程動作中的將編程脈衝施加至選擇字元線的狀態、刪除動作中的將刪除電壓施加至阱的狀態等。
圖6表示在對全域位元線進行了預充電的狀態下停止時的例子。在執行讀取動作時，在程序計數器中設置使ROM 344的讀取動作開始的最前面的地址ADD_10。CPU 342根據程序計數器的位址ADD_10，從ROM 344讀取用以使讀取動作開始的指令碼。此處，用以對儲存陣列310的預定的頁面（列位址）進行讀取的資料等儲存於ROM 344。從ROM 344讀取ADD_10的指令碼後，程序計數器的位址與時鐘信號同步地增加至ADD_11，再從ROM 344讀取下一個指令碼，之後，通過同樣的方式從ROM 344依次讀取指令碼，對讀取動作進行控制。
在對位元線的預充電的指令碼係儲存於ROM 344的位址ADD_20中的情況下，可在停止資訊420中設置所述位址ADD_20。程序計數器的位址增加至ADD_20後，CPU 342從ROM 344讀取用以進行位元線預充電的指令碼，由此，頁面緩衝器/感測電路360對全域位元線進行預充電。此時，因為程序計數器的位址與停止資訊420的位址ADD_20一致，所以程序計數器的位址停止增加。由此，讀取動作在全域位元線的預充電的狀態下停止。
再次返回至圖5，在所選擇的動作已停止的狀態下，分析裝置200分析快閃記憶體晶片有無異常（S160、S162、S164）。在此例中，例如是在位元線預充電狀態下使讀取動作停止，並分析在全域位元線間是否有異常的漏電流。
圖7表示在執行中斷序列時，以位元線預充電的時序使讀取動作停止的時序圖。在時刻t1處，對選擇字元線及非選擇字元線施加通過電壓Vpass。通過電壓Vpass是無論儲存單元是否處於刪除狀態或編程狀態，均使儲存單元接通的電壓。在時刻t2處，使NAND串的位元線側的選擇電晶體接通，NAND被連接至全域位元線，在時刻t3處，對選擇位元線施加預充電電壓。在時刻t4處，選擇字元線的電壓變為讀取電壓Vread。時刻t5是為了進行分析，讀取動作已停止的時序，分析有無P所表示的選擇位元線間的短路。分析裝置200在時刻t5的預充電動作已停止的狀態下，檢測漏電流，確定檢測出的漏電流異常的位置，使所拍攝的圖像資料上的已確定的位置發光，並顯示該位置。
分析結束後，重新開始執行剩餘的讀取動作，時刻t6是源極線側的選擇電晶體接通，選擇位元線連接於共用源極線的時序。在讀取動作結束的時間點，中斷序列結束，快閃記憶體300成為待機狀態。
根據上述，本發明在通電序列時，執行中斷序列，因此，即使在分析裝置200不包括用以對快閃記憶體300進行控制的介面的情況下，也能夠對快閃記憶體300的所期望的動作狀態下的缺陷或故障等進行分析。
在所述實施例中例示了NAND型快閃記憶體，但本發明也能夠適用於除此以外的半導體記憶體。另外，在所述實施例中表示了如下例子，即，基於Vcc電源用的外部端子的電壓信號來判定是否為通電模式，接著執行中斷序列，但除此以外，本發明即使在通過對外部端子施加特定的信號，使半導體儲存裝置以特殊模式進行動作的情況下，也可以接著執行中斷序列。
以所述方式，對本發明的優選實施形態進行了詳述，但本發明並不限定於特定的實施形態，能夠在權利要求書所記載的本發明的宗旨的範圍內進行各種變形、變更。
100‧‧‧分析系統
200‧‧‧分析裝置
202、204、206‧‧‧端子
210‧‧‧拍攝相機
220‧‧‧漏電流檢測部
230‧‧‧異常位置確定部
240‧‧‧異常位置顯示部
300‧‧‧快閃記憶體（半導體晶片）
310‧‧‧儲存陣列
320‧‧‧輸入輸出緩衝器
330‧‧‧位址暫存器
340‧‧‧控制器
342‧‧‧CPU
344‧‧‧ROM
350‧‧‧字元線選擇電路
360‧‧‧頁面緩衝器/感測電路
370‧‧‧行選擇電路
380‧‧‧內部電壓產生電路
390‧‧‧電壓檢測部
400‧‧‧設定部件
410‧‧‧選擇資訊
420‧‧‧停止資訊
ADD_10、ADD_20‧‧‧地址
AUTOBRK‧‧‧信號
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
BLK（0）、BLK（1）、BLK（m-1）‧‧‧區塊
MC0、MC1、MC2、MC31‧‧‧儲存單元
M1～M4‧‧‧端子
NU‧‧‧NAND串單元
P‧‧‧短路
PC‧‧‧程序計數器
S100、S110、S120、S130、S140、S142、S144、S150、S152、S154、S160、S162、S164、S170‧‧‧步驟
SGD、SGS‧‧‧選擇閘極線
SL‧‧‧共用的源極線
TD、TS‧‧‧選擇電晶體
t1～t6‧‧‧時刻
Vcc‧‧‧電源電壓
Vers‧‧‧刪除電壓
Vpass‧‧‧通過電壓
Vpgm‧‧‧寫入電壓/編程電壓
Vread‧‧‧讀取電壓
WL0、WL1、WL2、WL31‧‧‧字元線
圖1A、圖1B是對本發明實施例的分析系統的概略進行說明的圖。 圖2是表示本發明實施例的快閃記憶體的結構的圖。 圖3是表示儲存陣列的反及（NAND）串單元的結構的圖。 圖4是對用以執行本發明實施例的中斷序列的結構進行說明的圖。 圖5是本發明實施例的中斷序列的動作流程。 圖6是說明在本發明實施例的位元線預充電的狀態下，使讀取動作停止的例子的圖。 圖7是對本發明實施例的讀取動作中的位元線預充電時的位元線間的缺陷的有無進行分析時的時序圖。

Claims (14)

  1. 一種半導體儲存裝置的動作方法，所述半導體儲存裝置包含用以對與儲存陣列相關的動作進行控制的控制器，其中，基於供應至外部端子的信號，所述控制器判定半導體儲存裝置是否處於特定的模式，在判定為是特定的模式的情況下，所述控制器在與所述儲存陣列相關的動作的執行過程中，執行使所述動作停止的中斷序列並對所述半導體儲存裝置進行缺陷分析。
  2. 如申請專利範圍第1項所述的動作方法，其中，所述中斷序列包括以下步驟：選擇與所述儲存陣列相關的動作；執行所選擇的動作；以及使動作以所選擇的時序停止。
  3. 如申請專利範圍第2項所述的動作方法，其中，所述中斷序列包含如下步驟：從預定的儲存區域，讀取用以選擇與所述儲存陣列相關的動作的選擇資訊及用以使動作以所選擇的時序停止的停止資訊。
  4. 如申請專利範圍第1項或第2項所述的動作方法，其中，在基於供應至所述外部端子的電源電壓，判定為是通電模式的情況下，所述控制器執行所述中斷序列。
  5. 如申請專利範圍第1項或第2項所述的動作方法，其中，所述動作方法還包括以下步驟：設定是否執行所述中斷序列，在設定了執行所述中斷序列的情況下，所述控制器執行所述中斷序列。
  6. 如申請專利範圍第3項所述的動作方法，其中，基於所述停止資訊中所含的位址，所述控制器停止從唯讀記憶體讀取代碼，並使動作停止。
  7. 如申請專利範圍第1項或第2項所述的動作方法，其中，當在所述儲存陣列的讀取動作中，對位元線進行了預充電時，所述控制器使動作停止。
  8. 一種半導體儲存裝置，包括：儲存陣列；控制器，用以對與所述儲存陣列相關的動作進行控制；以及外部端子，所述控制器包括判定部件，基於供應至所述外部端子的信號，判定所述半導體儲存裝置是否處於特定的模式；以及執行部件，在由所述判定部件判定為是特定的模式的情況下，在與所述儲存陣列相關的動作的執行過程中，執行使所述動作停止的中斷序列並對所述半導體儲存裝置進行缺陷分析。
  9. 如申請專利範圍第8項所述的半導體儲存裝置，其中，基於供應至所述外部端子的電壓，所述判定部件判定是否為通電模式，在判定為是通電模式的情況下，所述執行部件執行所述中斷序列。
  10. 如申請專利範圍第8項或第9項所述的半導體儲存裝置，其中，所述執行部件從預定的儲存區域，讀取用以選擇與所述儲存陣列相關的動作的選擇資訊及用以使動作以所選擇的時序停止的停止資訊，所述執行部件還根據所述選擇資訊執行動作，且根據所述停止資訊使動作停止。
  11. 如申請專利範圍第8項所述的半導體儲存裝置，其中，所述半導體儲存裝置還包括用以設定是否執行所述中斷序列的設定部件，在由所述設定部件設定了執行所述中斷序列的情況下，所述執行部件執行所述中斷序列。
  12. 如申請專利範圍第10項所述的半導體儲存裝置，其中：基於所述停止資訊中所含的位址，所述執行部件停止從唯讀記憶體讀取代碼，並使動作停止。
  13. 一種分析系統，包括如申請專利範圍第8項至第12項中任一項所述的半導體儲存裝置以及連接於所述半導體儲存裝置的分析裝置，其中，所述分析裝置將電源電壓供應至所述半導體儲存裝置，對所述半導體儲存裝置中的流動有異常電流的部位進行分析。
  14. 如申請專利範圍第13項所述的分析系統，其中，所述分析裝置包括使流動有異常電流的部位視覺化的部件。
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