CN110070901A - 半导体存储装置、其动作方法及分析系统 - Google Patents

半导体存储装置、其动作方法及分析系统 Download PDF

Info

Publication number
CN110070901A
CN110070901A CN201811091663.3A CN201811091663A CN110070901A CN 110070901 A CN110070901 A CN 110070901A CN 201811091663 A CN201811091663 A CN 201811091663A CN 110070901 A CN110070901 A CN 110070901A
Authority
CN
China
Prior art keywords
movement
semiconductor storage
storage
controller
interrupt sequence
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811091663.3A
Other languages
English (en)
Other versions
CN110070901B (zh
Inventor
妹尾真言
水藤克年
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Publication of CN110070901A publication Critical patent/CN110070901A/zh
Application granted granted Critical
Publication of CN110070901B publication Critical patent/CN110070901B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation
    • G01R31/31835—Analysis of test coverage or failure detectability
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G11C16/225—Preventing erasure, programming or reading when power supply voltages are outside the required ranges
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/302—Contactless testing
    • G01R31/303—Contactless testing of integrated circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T7/00—Image analysis
    • G06T7/0002—Inspection of images, e.g. flaw detection
    • G06T7/0004—Industrial image inspection
    • G06T7/0006—Industrial image inspection using a design-rule based approach
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/302—Contactless testing
    • G01R31/308—Contactless testing using non-ionising electromagnetic radiation, e.g. optical radiation
    • G01R31/311—Contactless testing using non-ionising electromagnetic radiation, e.g. optical radiation of integrated circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T2207/00—Indexing scheme for image analysis or image enhancement
    • G06T2207/30—Subject of image; Context of image processing
    • G06T2207/30108—Industrial image inspection
    • G06T2207/30148—Semiconductor; IC; Wafer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T7/00—Image analysis
    • G06T7/0002—Inspection of images, e.g. flaw detection
    • G06T7/0004—Industrial image inspection
    • G06T7/001—Industrial image inspection using an image reference approach
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0403—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals during or with feedback to manufacture
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0407—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals on power on
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current

Abstract

本发明提供一种半导体存储装置、其动作方法及分析系统，能够对特定动作时的缺陷进行分析。本发明的半导体芯片基于供应至外部端子的电压，判定是否为通电模式，在是通电模式的情况下执行通电序列，然后，判定是否设定了执行中断序列，若已设定，则执行中断序列。在中断序列中，执行所选择的动作，使正在执行的动作以所选择的时序停止，并在停止状态下，对半导体芯片的缺陷进行分析。

Description

半导体存储装置、其动作方法及分析系统
技术领域
本发明涉及一种闪速存储器(flash memory)等半导体存储装置，尤其涉及半导体存储装置、其动作方法及分析系统。
背景技术
半导体装置有时会因其制造工序的不良状况而在布线或电路等中存在缺陷。通过对此种缺陷进行分析，并在产品出货前确定产生了异常的批次，能够提高生产性。例如，日本专利特开2010-135030号公报的半导体存储器的不良品分析方法能够通过测试电路来对存储阵列的缺陷地址进行判定，对缺陷地址进行分析而判定缺陷模式(mode)，并将判定出的缺陷模式输出至外部。
一些如微光显微镜(Emission Microscope，EMMI)或光束诱导电阻变化(OpticalBeam Induced Resistance Change，OBIRCH)之类的分析装置包括拍摄整个半导体芯片的相机，通过对所拍摄的图像数据进行分析来检测半导体芯片上的异常的漏电流(leakcurrent)的产生位置，并使图像数据上检测出异常电流的位置发光。
这类的分析装置包括Vcc电源用的端子、芯片选择用的外部端子及GND用的端子，使这些端子分别电连接于半导体芯片的对应的外部端子，由此，使半导体芯片成为待机(standby)状态，对此时的漏电流进行检测。
但是，近来，要求对半导体存储器的特定动作时的异常的漏电流进行检测。例如检测闪速存储器在读取动作时对全局位线进行了预充电时的位线间的短路、在编程动作时施加编程脉冲时的字线间的短路、在删除动作时删除电压向阱的泄漏等。
然而，由于现有的分析装置不包括用以将命令输出至半导体芯片的端子(即不具有对半导体芯片进行控制的接口)，所以无法对半导体存储器的特定动作时的异常的漏电流进行检测。
发明内容
本发明是解决如上所述的现有问题的发明，目的在于提供能够对特定动作时的缺陷进行分析的半导体存储装置、半导体存储装置的动作方法及缺陷分析系统。
本发明的动作方法是包含用以对与存储阵列相关的动作进行控制的控制器的半导体存储装置的动作方法，基于供应至外部端子的信号，所述控制器判定半导体存储装置是否处于特定的模式，在判定为是特定的模式的情况下，所述控制器在与存储阵列相关的动作的执行过程中，执行使所述动作停止的中断序列。
本发明的半导体存储装置包括：存储阵列；控制器，用以对与存储阵列相关的动作进行控制；以及外部端子，所述控制器包括：判定部件，基于供应至外部端子的信号，判定半导体存储装置是否处于特定的模式；以及
执行部件，在由所述判定部件判定为是特定的模式的情况下，在与存储阵列相关的动作的执行过程中，执行使所述动作停止的中断序列。
本发明的分析系统包括所述结构的半导体存储装置以及连接于所述半导体存储装置的分析装置，所述分析装置将电源电压供应至所述半导体存储装置，对所述半导体存储装置中的流动有异常电流的部位进行分析。在一实施方式中，所述分析装置包括使流动有异常电流的部位可视化的部件。
根据本发明，因为在是特定的模式时，执行中断序列，所以能够容易地进行半导体存储装置的所期望的动作时的分析。特别是在分析装置与半导体存储装置(半导体芯片)之间不包括存储器控制用的接口的情况下，可基于供应至外部端子的信号来对特定的模式进行判定。
附图说明
图1A、图1B是对本发明实施例的分析系统的概略进行说明的图。
图2是表示本发明实施例的闪速存储器的结构的图。
图3是表示存储阵列的与非(NAND)串单元的结构的图。
图4是对用以执行本发明实施例的中断序列的结构进行说明的图。
图5是本发明实施例的中断序列的动作流程。
图6是说明在本发明实施例的位线预充电的状态下，使读取动作停止的例子的图。
图7是对本发明实施例的读取动作中的位线预充电时的位线间的缺陷的有无进行分析时的时序图。
[符号的说明]
100：分析系统
200：分析装置
202、204、206：端子
210：拍摄相机
220：漏电流检测部
230：异常位置确定部
240：异常位置显示部
300：闪速存储器(半导体芯片)
310：存储阵列
320：输入输出缓冲器
330：地址寄存器
340：控制器
342：CPU
344：ROM
350：字线选择电路
360：页面缓冲器/感测电路
370：列选择电路
380：内部电压产生电路
390：电压检测部
400：设定部件
410：选择信息
420：停止信息
ADD_10、ADD_20：地址
AUTOBRK：信号
Ax：行地址信息
Ay：列地址信息
BLK(0)、BLK(1)、BLK(m-1)：区块
MC0、MC1、MC2、MC31：存储单元
M1～M4：端子
NU：NAND串单元
P：短路
PC：程序计数器
S100、S110、S120、S130、S140、S142、S144、S150、S152、S154、S160、S162、S164、S170：步骤
SGD、SGS：选择栅极线
SL：共用的源极线
TD、TS：选择晶体管
t1～t6：时刻
Vcc：电源电压
Vers：删除电压
Vpass：通过电压
Vpgm：写入电压/编程电压
Vread：读取电压
WL0、WL1、WL2、WL31：字线
具体实施方式
以下，参照附图来详细地对本发明的实施方式进行说明。在本发明中，例示了NAND型的闪速存储器作为半导体存储装置，但本发明并不限于此，本发明也适用于其他半导体存储器。
图1A、图1B是表示本发明实施例的分析系统的整体结构的图。如图1A、图1B所示，本实施例的分析系统100包括对缺陷或故障等进行分析的分析装置200以及成为分析对象的半导体芯片300。分析装置200包括Vcc电源用的端子202、GND用的端子204及芯片选择用的端子206，以与半导体芯片300电连接。芯片选择用的端子206为可选的，在半导体芯片300不包括芯片选择端子的情况下，不连接端子206。半导体芯片300在从分析装置200接入Vcc电源后，检测Vcc电压，执行通电序列，并成为待机状态。
图1B表示分析装置200的一个结构例。分析装置200包括：拍摄相机210，对处于待机状态的半导体芯片300的整个平面进行拍摄；漏电流检测部220，对拍摄相机210所拍摄的图像数据进行分析，检测半导体芯片上的漏电流；异常位置确定部230，对漏电流检测部220所检测出的漏电流与阈值进行比较，确定异常地流动有漏电流的位置；以及异常位置显示部240，在将拍摄相机210所拍摄的图像数据显示于显示器时，使异常位置确定部230所确定的位置发光。例如，若使半导体芯片300的焊盘周边发光，则预想此焊盘附近的布线出现异常。再者，分析装置200也能够具备如下功能，即，根据用户输入，对漏电流的检测电平、判定漏电流是否异常的阈值、拍摄相机的倍率等进行调整。
图2表示闪速存储器(半导体芯片)300的内部结构。如图2所示，闪速存储器300包括：存储阵列310，呈矩阵状地排列有多个存储单元；输入输出缓冲器320，连接于外部输入输出端子I/O；地址寄存器(address register)330，从输入输出缓冲器320获取地址数据；控制器340，从输入输出缓冲器320获取命令数据(command data)等，对各部分进行控制；字线选择电路350，从地址寄存器330获取行地址信息Ax，对行地址信息Ax进行解码，并基于解码结果进行块的选择及字线的选择等；页面缓冲器/感测电路360，保存从字线选择电路350所选择的页面中读取的数据，或将应编程的输入数据保存于所选择的页面；列选择电路370，从地址寄存器330获取列地址信息Ay，对列地址信息Ay进行解码，并基于所述解码结果来选择页面缓冲器/感测电路360内的列地址的数据；内部电压产生电路380，产生数据读取、编程及删除等所需的各种电压(写入电压Vpgm、通过电压Vpass、读取电压Vread、删除电压Vers等)；以及电压检测部390，对在电源接入时由外部端子供应的电源电压Vcc进行监视，并检测通电电压电平。
存储阵列310在列方向上包括m个区块BLK(0)、区块BLK(1)、…、区块BLK(m-1)。在一个区块中形成有多个NAND串单元，此NAND串单元是串联地连接多个存储单元而成。另外，存储阵列310中包含熔丝单元，此熔丝单元存储与用于闪速存储器的动作的电压的设定或用户选项(option)的设定等相关的设定信息。熔丝单元是用户无法存取的区域。
图3表示NAND串单元NU。NAND串单元NU包含串联连接的多个存储单元MCi(i＝0、1、…、31)、连接于存储单元MC31的漏极侧的选择晶体管TD、及连接于存储单元MC0的源极侧的选择晶体管TS，选择晶体管TD的漏极连接于对应的一条位线GBL，选择晶体管TS的源极连接于共用的源极线SL。
存储单元典型地包括金属氧化物半导体(Metal Oxide Semiconductor，MOS)构造，此MOS构造包含形成在P阱内的N型的扩散区域即源极/漏极、形成在源极/漏极间的沟道上的隧道氧化膜、形成在隧道氧化膜上的浮动栅极(电荷积聚层)、及隔着介电膜而形成在浮动栅极上的控制栅极。存储单元可以是存储1位(二进制数据)的单层单元(Single LevelCell，SLC)类型，也可以是存储多位的多层单元(Multi Level Cell，MLC)类型。
存储单元MCi的控制栅极连接于字线WLi，选择晶体管TD、TS的栅极连接于选择栅极线SGD、SGS。字线选择电路350基于行地址信息Ax，经由选择栅极线SGS、SGD来选择性地驱动选择晶体管TD、TS，且选择性地驱动字线WL0～WL31。
在读取动作中，对位线施加正电压，对选择字线施加一电压(例如0V)，对非选择字线施加通过电压Vpass(例如4.5V)，对选择栅极线SGD、SGS施加正电压(例如4.5V)，将选择晶体管TD、TS接通，并对共用源极线施加0V。在编程(写入)动作中，对选择字线施加高电压的编程电压Vpgm(15V～25V)，对非选择字线施加中间电位(例如10V)，使选择晶体管TD接通，使选择晶体管TS断开，并将与“0”或“1”的数据对应的电位供应至位线GBL。在删除动作中，对块内的选择字线施加0V，对P阱施加高电压(例如20V)，将浮动栅极的电子吸引至基板，由此，以块为单位来删除数据。
电压检测部390对在电源接入时供应至闪速存储器300的电源电压Vcc的电压电平进行监视，在所供应的电压电平达到通电电压电平时，向控制器340输出通电检测信号。基于通电检测信号来判定是否为通电模式，控制器340在判定为是通电模式的情况下，执行通电序列。
如图4所示，控制器340包括中央处理器(Central Processing Unit，CPU)342或只读存储器(Read Only Memory，ROM)344等。ROM 344中存储有用以对通电序列、中断序列、读取动作、编程动作、删除动作等各种程序进行控制的指令码。CPU 342根据设置于程序计数器(program counter，PC)的地址，从ROM 344读取指令码，对读取的指令码进行解码，并根据解码所得的指令，对字线选择电路350、页面缓冲器/感测电路360、内部电压产生电路380等的动作进行控制。
控制器340基于来自电压检测部390的通电检测信号，判定是否为通电模式，若判定为通电模式，则执行通电序列。一个通电序列中包含对存储阵列310的熔丝单元的读取动作。熔丝单元中存储有电压或用户选项等设定信息，从熔丝单元读取的设定信息被加载至配置寄存器(configuration register)等。
在本实施例中可具有设定部件400，设定部件400用以在转换至通电模式时，设定是否接续执行中断序列。中断序列是如下功能，在通电序列后，选择与存储阵列相关的动作，执行所选择的动作，使正在执行的动作以所选择的时序停止。
设定部件400例如包含金属选项。若使端子M1/端子M2断开(open)，并使端子M3/端子M4短路，则AUTOBRK信号为GND(L)电平，相反地，若使端子M1/端子M2短路，并使端子M3/端子M4断开，则AUTOBRK信号为Vcc(H)电平。在一实施例中，当过渡至通电模式时，在执行中断序列的情况下，可将AUTOBRK信号设定为H电平(Vcc电平)。也即，当AUTOBRK信号为H电平时，使能(enable)中断序列，当AUTOBRK信号为L电平时，禁能(disable)中断序列，且表示中断序列的设定状态的AUTOBRK信号被提供给控制器340。
设定部件400并不限于金属选项，在其他实施例中，设定部件400也可以将AUTOBRK信号的使能/禁能的设定信息存储于熔丝单元，在执行通电序列时，将所述设定信息加载至寄存器，并产生AUTOBRK信号。
此外，为了执行中断序列，在本实施例中更预先设定有用以选择与存储阵列相关的动作的选择信息410，以及用以使所选择的动作在所选择的时序停止的停止信息420，并将所设定的选择信息410及停止信息420提供给控制器340。
在一实施方式中，选择信息410及停止信息420存储于存储阵列310的熔丝单元，在执行通电序列时，从熔丝单元读取选择信息410及停止信息420，将这些信息提供给控制器340。另外，在其他实施方式中，也可以预先将选择信息410及停止信息420存储于非易失性寄存器等的存储区域，从所述存储区域读取选择信息410及停止信息420，并提供给控制器340。
选择信息410用以选择在中断序列中执行的动作的信息，具体来说，是选择读取动作、编程动作、删除动作的信息。在一实施例中，选择信息410例如包含2位的数据，[01]表示读取动作，[10]表示编程动作，[11]表示删除动作，[00]表示无选择动作。
停止信息420包括在根据选择信息410而选择的动作被执行时，决定使所述动作停止的时序，具体来说包括ROM 344的地址信息。ROM 344中存储有用以对与存储阵列相关的动作进行控制的指令码等程序，CPU 342根据设置于程序计数器PC的地址从ROM 344读取指令码等，对读取的指令码进行解码，并根据解码结果来对各部分进行控制。在从ROM 344读取某一地址的指令码后，程序计数器的地址与下一个时钟信号同步地加1或减1，再继续从ROM 344读取下一个地址的指令码。当控制器340在程序计数器PC的地址与停止信息420中所含的地址一致时，使程序计数器PC停止，即停止读取下一个地址的指令码，由此，可使执行中的动作实际上停止或暂停(suspend)。
例如，在读取动作中，以位线预充电的时序使动作停止的情况下，可在停止信息420中设定对位线预充电进行控制的指令码的地址。详细而言，CPU342从ROM 344依次读取用于读取动作的指令码，并在停止信息的地址与程序计数器的地址一致时，停止程序计数器的更新，因此不执行下一个指令。实际上，CPU 342继续执行对位线预充电进行控制的指令，但读取动作停止于位线预充电的阶段。在一实施方式中，CPU 342通过计时器(timer)来计数停止时间，在此期间，对停止状态下的闪速存储器进行分析。之后，当由计时器进行的计数达到一定时，重新开始程序计数器PC的更新，CPU 342读取下一个地址的指令码，执行剩余的读取动作，并结束中断序列。
接着，参照图5的流程来对本实施例的闪速存储器通电时的动作进行说明。电源电压从分析装置200供应至闪速存储器(半导体芯片)300的Vcc电源用的外部端子，所述电压由电压检测部390检测(S100)。控制器340基于来自电压检测部390的检测结果来判定是否为通电模式，若判定为是通电模式，则执行通电序列(S110)。在通电序列中，例如，将从存储阵列310的熔丝单元读取的设定信息加载至配置寄存器。另外，在熔丝单元中存储有选择信息410及停止信息420的情况下，也读取选择信息410及停止信息420，并将这些信息提供给控制器340。
在通电序列结束后，控制器340参照AUTOBRK信号，判定是否设定了执行中断序列(S120)。例如，若AUTOBRK信号为L电平，则控制器340判定为未设定执行中断序列，结束全部的通电序列，闪速存储器芯片成为待机状态。另一方面，若AUTOBRK信号为H电平，则控制器340判定为设定了执行中断序列，在此情况下，控制器340基于选择信息410来选择执行的动作(S130)。若选择信息410为[01]，则选择读取动作(S140)，若选择信息410为[10]，则选择编程动作(S142)，若选择信息410为[11]，则选择删除动作(S144)，若选择信息410为[00]，则因为无选择动作，所以结束(S170)。
控制器340执行所选择的动作(读取动作、编程动作、删除动作)(S140、S142、S144)，并根据停止信息420使正在执行的动作停止(S150、S152、S154)。停止的时序可根据想要通过分析装置200进行分析的动作状态设置，例如读取动作中的对全局位线进行了预充电的状态、编程动作中的将编程脉冲施加至选择字线的状态、删除动作中的将删除电压施加至阱的状态等。
图6表示在对全局位线进行了预充电的状态下停止时的例子。在执行读取动作时，在程序计数器中设置使ROM 344的读取动作开始的最前面的地址ADD_10。CPU 342根据程序计数器的地址ADD_10，从ROM 344读取用以使读取动作开始的指令码。此处，用以对存储阵列310的预定的页面(行地址)进行读取的数据等存储于ROM 344。从ROM 344读取ADD_10的指令码后，程序计数器的位址与时钟信号同步地增加至ADD_11，再从ROM 344读取下一个指令码，之后，通过同样的方式从ROM 344依次读取指令码，对读取动作进行控制。
在对位线的预充电的指令码是存储于ROM 344的地址ADD_20中的情况下，可在停止信息420中设置所述地址ADD_20。程序计数器的地址增加至ADD_20后，CPU 342从ROM 344读取用以进行位线预充电的指令码，由此，页面缓冲器/感测电路360对全局位线进行预充电。此时，因为程序计数器的地址与停止信息420的地址ADD_20一致，所以程序计数器的地址停止增加。由此，读取动作在全局位线的预充电的状态下停止。
再次返回至图5，在所选择的动作已停止的状态下，分析装置200分析闪速存储器芯片有无异常(S160、S162、S164)。在此例中，例如是在位线预充电状态下使读取动作停止，并分析在全局位线间是否有异常的漏电流。
图7表示在执行中断序列时，以位线预充电的时序使读取动作停止的时序图。在时刻t1处，对选择字线及非选择字线施加通过电压Vpass。通过电压Vpass是无论存储单元是否处于删除状态或编程状态，均使存储单元接通的电压。在时刻t2处，使NAND串的位线侧的选择晶体管接通，NAND被连接至全局位线，在时刻t3处，对选择位线施加预充电电压。在时刻t4处，选择字线的电压变为读取电压Vread。时刻t5是为了进行分析，读取动作已停止的时序，分析有无P所表示的选择位线间的短路。分析装置200在时刻t5的预充电动作已停止的状态下，检测漏电流，确定检测出的漏电流异常的位置，使所拍摄的图像数据上的已确定的位置发光，并显示该位置。
分析结束后，重新开始执行剩余的读取动作，时刻t6是源极线侧的选择晶体管接通，选择位线连接于共用源极线的时序。在读取动作结束的时间点，中断序列结束，闪速存储器300成为待机状态。
根据上述，本发明在通电序列时，执行中断序列，因此，即使在分析装置200不包括用以对闪速存储器300进行控制的接口的情况下，也能够对闪速存储器300的所期望的动作状态下的缺陷或故障等进行分析。
在所述实施例中例示了NAND型闪速存储器，但本发明也能够适用于除此以外的半导体存储器。另外，在所述实施例中表示了如下例子，即，基于Vcc电源用的外部端子的电压信号来判定是否为通电模式，接着执行中断序列，但除此以外，本发明即使在通过对外部端子施加特定的信号，使半导体存储装置以特殊模式进行动作的情况下，也可以接着执行中断序列。
以所述方式，对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，能够在权利要求所记载的本发明的宗旨的范围内进行各种变形、变更。

Claims (14)

1.一种半导体存储装置的动作方法，所述半导体存储装置包含用以对与存储阵列相关的动作进行控制的控制器，其特征在于：
基于供应至外部端子的信号，所述控制器判定半导体存储装置是否处于特定的模式，
在判定为是特定的模式的情况下，所述控制器在与所述存储阵列相关的动作的执行过程中，执行使所述动作停止的中断序列。
2.根据权利要求1所述的动作方法，其特征在于：
所述中断序列包括以下步骤：
选择与所述存储阵列相关的动作；
执行所选择的动作；以及
使动作以所选择的时序停止。
3.根据权利要求2所述的动作方法，其特征在于：
所述中断序列包含如下步骤：
从预定的存储区域，读取用以选择与所述存储阵列相关的动作的选择信息及用以使动作以所选择的时序停止的停止信息。
4.根据权利要求1或2所述的动作方法，其特征在于：
在基于供应至所述外部端子的电源电压，判定为是通电模式的情况下，所述控制器执行所述中断序列。
5.根据权利要求1或2所述的动作方法，其特征在于：
所述动作方法还包括以下步骤：
设定是否执行所述中断序列，
在设定了执行所述中断序列的情况下，所述控制器执行所述中断序列。
6.根据权利要求3所述的动作方法，其特征在于：
基于所述停止信息中所含的地址，所述控制器停止从只读存储器读取代码，并使动作停止。
7.根据权利要求1或2所述的动作方法，其特征在于：
当在所述存储阵列的读取动作中，对位线进行了预充电时，所述控制器使动作停止。
8.一种半导体存储装置，其特征在于，包括：
存储阵列；
控制器，用以对与所述存储阵列相关的动作进行控制；以及
外部端子，
所述控制器包括
判定部件，基于供应至所述外部端子的信号，判定所述半导体存储装置是否处于特定的模式；以及
执行部件，在由所述判定部件判定为是特定的模式的情况下，在与所述存储阵列相关的动作的执行过程中，执行使所述动作停止的中断序列。
9.根据权利要求8所述的半导体存储装置，其特征在于：
基于供应至所述外部端子的电压，所述判定部件判定是否为通电模式，在判定为是通电模式的情况下，所述执行部件执行所述中断序列。
10.根据权利要求8或9所述的半导体存储装置，其特征在于：
所述执行部件从预定的存储区域，读取用以选择与所述存储阵列相关的动作的选择信息及用以使动作以所选择的时序停止的停止信息，所述执行部件还根据所述选择信息执行动作，且根据所述停止信息使动作停止。
11.根据权利要求8所述的半导体存储装置，其特征在于：
所述半导体存储装置还包括用以设定是否执行所述中断序列的设定部件，
在由所述设定部件设定了执行所述中断序列的情况下，所述执行部件执行所述中断序列。
12.根据权利要求10所述的半导体存储装置，其特征在于：
基于所述停止信息中所含的地址，所述执行部件停止从只读存储器读取代码，并使动作停止。
13.一种分析系统，其包括根据权利要求8至12中任一项所述的半导体存储装置以及连接于所述半导体存储装置的分析装置，所述分析系统的特征在于：
所述分析装置将电源电压供应至所述半导体存储装置，对所述半导体存储装置中的流动有异常电流的部位进行分析。
14.根据权利要求13所述的分析系统，其特征在于：
所述分析装置包括使流动有异常电流的部位可视化的部件。
CN201811091663.3A 2018-01-24 2018-09-19 半导体存储装置、其动作方法及分析系统 Active CN110070901B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-009925 2018-01-24
JP2018009925A JP6502538B1 (ja) 2018-01-24 2018-01-24 半導体記憶装置および解析システム

Publications (2)

Publication Number Publication Date
CN110070901A true CN110070901A (zh) 2019-07-30
CN110070901B CN110070901B (zh) 2021-05-18

Family

ID=66166691

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811091663.3A Active CN110070901B (zh) 2018-01-24 2018-09-19 半导体存储装置、其动作方法及分析系统

Country Status (5)

Country Link
US (1) US10641825B2 (zh)
JP (1) JP6502538B1 (zh)
KR (1) KR102116617B1 (zh)
CN (1) CN110070901B (zh)
TW (1) TWI678626B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113724772A (zh) * 2021-07-12 2021-11-30 深圳市美信咨询有限公司 存储器失效位置查找方法、装置和计算机设备
WO2022198882A1 (zh) * 2021-03-25 2022-09-29 长鑫存储技术有限公司 芯片检测方法及芯片检测装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021140840A (ja) * 2020-03-03 2021-09-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US20220310186A1 (en) * 2021-03-25 2022-09-29 Changxin Memory Technologies, Inc. Chip detection method and device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60242587A (ja) * 1984-05-16 1985-12-02 Hitachi Micro Comput Eng Ltd ダイナミツク型ｒａｍ
US5105387A (en) * 1989-10-13 1992-04-14 Texas Instruments Incorporated Three transistor dual port dynamic random access memory gain cell
CN1402258A (zh) * 2001-08-27 2003-03-12 尔必达存储器股份有限公司 半导体存储器件的功率控制方法及半导体存储器件
US20040085814A1 (en) * 2002-10-30 2004-05-06 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN102473126A (zh) * 2009-08-11 2012-05-23 桑迪士克科技股份有限公司 提供闪存系统中的读状态和空闲块管理信息的控制器和方法
US20120155171A1 (en) * 2010-12-17 2012-06-21 Komine Yuji Memory system
US20130124888A1 (en) * 2010-06-29 2013-05-16 Panasonic Corporation Nonvolatile storage system, power supply circuit for memory system, flash memory, flash memory controller, and nonvolatile semiconductor storage device
US20130238840A1 (en) * 2012-03-07 2013-09-12 Medtronic, Inc. Memory array with flash and random access memory and method therefor

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4253148A (en) * 1979-05-08 1981-02-24 Forney Engineering Company Distributed single board computer industrial control system
US4864598A (en) * 1988-07-20 1989-09-05 Keptel, Inc. Loop status verification system
JPH0798692A (ja) * 1993-05-31 1995-04-11 Mitsubishi Electric Corp マイクロコンピュータ
US5995731A (en) * 1997-12-29 1999-11-30 Motorola, Inc. Multiple BIST controllers for testing multiple embedded memory arrays
US20060075395A1 (en) * 2004-10-01 2006-04-06 Lee Charles C Flash card system
JP3950608B2 (ja) * 2000-01-18 2007-08-01 株式会社ルネサステクノロジ エミッション顕微鏡を用いた不良解析方法およびそのシステム並びに半導体装置の製造方法
US6766474B2 (en) * 2000-12-21 2004-07-20 Intel Corporation Multi-staged bios-based memory testing
US20020147882A1 (en) * 2001-04-10 2002-10-10 Pua Khein Seng Universal serial bus flash memory storage device
US6845480B2 (en) * 2002-01-28 2005-01-18 Winbond Electronics Corp. Test pattern generator and test pattern generation
KR20050057517A (ko) * 2002-09-20 2005-06-16 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 회로의 정지 전류를 테스팅하는 테스트 장치 및 디바이스테스트 방법과 집적 회로
US6768694B2 (en) * 2002-10-07 2004-07-27 International Business Machines Corporation Method of electrically blowing fuses under control of an on-chip tester interface apparatus
JP2004158094A (ja) * 2002-11-06 2004-06-03 Toshiba Microelectronics Corp フラッシュメモリ装置
US7647562B2 (en) * 2003-04-03 2010-01-12 National Instruments Corporation Deployment and execution of a graphical program on an embedded device from a PDA
JP2006048754A (ja) * 2004-07-30 2006-02-16 Fujitsu Ltd 半導体装置
JP4279751B2 (ja) * 2004-08-23 2009-06-17 株式会社アドバンテスト デバイスの試験装置及び試験方法
TWI262572B (en) 2005-04-19 2006-09-21 Promos Technologies Inc Electrical address verification method and electrical testing method of failure analysis of semiconductor device structure
JP2007149187A (ja) * 2005-11-25 2007-06-14 Renesas Technology Corp 半導体装置
JP4455547B2 (ja) * 2006-07-07 2010-04-21 株式会社東芝 半導体集積回路
US7949908B2 (en) * 2006-10-11 2011-05-24 Marvell Israel (M.I.S.L) Ltd. Memory repair system and method
JP2010135030A (ja) 2008-12-06 2010-06-17 Hitachi Ulsi Systems Co Ltd 半導体メモリと半導体メモリの不良解析方法
US8199577B2 (en) * 2009-11-30 2012-06-12 Texas Instruments Incorporated Ripple programming of memory cells in a nonvolatile memory
US8787097B1 (en) 2011-09-30 2014-07-22 Altera Corporation Circuit design technique for DQS enable/disable calibration
CN103364713B (zh) 2012-03-31 2016-04-20 中芯国际集成电路制造(上海)有限公司 电性失效分析的测试方法及装置
US8793536B2 (en) * 2012-08-22 2014-07-29 Tektronix, Inc. Test and measurement instrument with auto-sync for bit-error detection
JP6151830B1 (ja) * 2016-07-05 2017-06-21 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60242587A (ja) * 1984-05-16 1985-12-02 Hitachi Micro Comput Eng Ltd ダイナミツク型ｒａｍ
US5105387A (en) * 1989-10-13 1992-04-14 Texas Instruments Incorporated Three transistor dual port dynamic random access memory gain cell
CN1402258A (zh) * 2001-08-27 2003-03-12 尔必达存储器股份有限公司 半导体存储器件的功率控制方法及半导体存储器件
US20040085814A1 (en) * 2002-10-30 2004-05-06 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN102473126A (zh) * 2009-08-11 2012-05-23 桑迪士克科技股份有限公司 提供闪存系统中的读状态和空闲块管理信息的控制器和方法
US20130124888A1 (en) * 2010-06-29 2013-05-16 Panasonic Corporation Nonvolatile storage system, power supply circuit for memory system, flash memory, flash memory controller, and nonvolatile semiconductor storage device
US20120155171A1 (en) * 2010-12-17 2012-06-21 Komine Yuji Memory system
US20130238840A1 (en) * 2012-03-07 2013-09-12 Medtronic, Inc. Memory array with flash and random access memory and method therefor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022198882A1 (zh) * 2021-03-25 2022-09-29 长鑫存储技术有限公司 芯片检测方法及芯片检测装置
CN113724772A (zh) * 2021-07-12 2021-11-30 深圳市美信咨询有限公司 存储器失效位置查找方法、装置和计算机设备

Also Published As

Publication number Publication date
KR20190090330A (ko) 2019-08-01
TWI678626B (zh) 2019-12-01
US10641825B2 (en) 2020-05-05
CN110070901B (zh) 2021-05-18
TW201933128A (zh) 2019-08-16
JP2019128968A (ja) 2019-08-01
JP6502538B1 (ja) 2019-04-17
KR102116617B1 (ko) 2020-05-29
US20190227123A1 (en) 2019-07-25

Similar Documents

Publication Publication Date Title
CN110070901A (zh) 半导体存储装置、其动作方法及分析系统
CN102292775B (zh) 存储器的适应性擦除和软编程
KR100529990B1 (ko) 반도체장치, 메모리카드 및 데이타처리시스템
TWI279806B (en) Comprehensive erase verification for non-volatile memory
KR100542701B1 (ko) 낸드 플래시 메모리 소자의 문턱전압 측정 방법
EP1041577A2 (en) Non-volatile semiconductor memory device and data erase controlling method for use therein
CN110097912A (zh) 半导体存储器装置与半导体存储器装置的操作方法
JPH0817198A (ja) フラッシュメモリのテスト方法
CN107045889A (zh) 半导体存储装置、其擦除方法及编程方法
JP2013125576A (ja) 不揮発性半導体記憶装置
US8995202B2 (en) Test flow to detect a latent leaky bit of a non-volatile memory
CN101667446A (zh) 存储器及其读取方法
CN102737720A (zh) 抑制快闪存储器响应外部命令时漏电的方法与装置
CN103943150A (zh) 高性能和高可靠性闪存存储器的潜在的缓慢擦除位的动态检测方法
KR20130072518A (ko) 반도체 장치 및 이의 동작 방법
CN107045888B (zh) 数据擦除方法
CN103811068A (zh) 非易失存储器的擦除方法及系统
CN100520971C (zh) 非易失性半导体存储器件及其操作控制方法和测试方法
JP3193810B2 (ja) 不揮発性半導体記憶装置及びその試験方法
CN111785313B (zh) 降低过擦除现象和擦除时间方法、系统、存储介质及终端
CN104750584B (zh) 半导体存储装置和系统启动方法
CN110910939B (zh) 存储单元的阈值调整方法、装置、存储设备和存储介质
CN110888519B (zh) 一种存储器的编程方法和系统
JP2008257804A (ja) 半導体装置
CN111785314A (zh) 减小非型闪存过擦除现象的方法、系统、存储介质和终端

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant