CN102737720A - 抑制快闪存储器响应外部命令时漏电的方法与装置 - Google Patents

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Abstract

本发明公开了一种抑制快闪存储器响应外部命令时漏电的方法与装置。该快闪存储装置包括：一存储阵列包括多个存储区块；一命令接口以接收来自该存储装置外部来源的一命令；一控制器，包括执行漏电流抑制程序的逻辑以响应该命令，该漏电流抑制程序包括：执行一软编程操作以增加给定存储区块中一个或多个过度擦除存储单元的一阈值电压。本发明解决了过度擦除存储单元所产生的问题。

Description

抑制快闪存储器响应外部命令时漏电的方法与装置
技术领域
本发明是关于闪存技术，特别是关于在以区块为基础的快闪存储装置中抑制漏电的技术。
背景技术
闪存中包括存储单元存储电荷于一场效晶体管的沟道与栅极之间。所存储的电荷数量影响了晶体管的阈值电压，其可以被感测以指示数据。一种型态的电荷存储单元被称为浮动栅极存储单元。在浮动栅极存储单元中，电荷被存储在一电性导电层介于场效晶体管的沟道与栅极之间。另一种型态的存储单元被称为电荷捕捉存储单元，其使用一介电电荷捕捉层取代浮动栅极。
在存储单元的一编程操作时，可以通过例如已知的富勒-诺德汉(FN)电子隧穿或沟道热电子(CHE)偏压技术之一来进行编程。此编程操作增加所选取存储单元的阈值电压。
在所选取存储单元的一擦除操作时，施加一合适的电压于栅极与沟道之间以诱发空穴隧穿进入所选取存储单元各自的电荷存储层或是诱发电子隧穿离开电荷存储层。此擦除操作降低此存储单元的阈值电压。
在一快闪存储装置中，在一阵列中的存储单元被群组为区块，且每一个区块中的存储单元是一起被擦除的。因此，为了对一个区块中的一个存储单元进行擦除，此区块中的所有存储单元都必须一起被擦除。如此，一快闪存储装置中的擦除操作通常是比编程操作更慢的。
快闪存储装置会有存储单元过度擦除的问题。当一个区块中的存储单元被擦除时，某些存储单元会比其他存储单元具有较低的阈值电压。过度擦除的发生是因为在擦除步骤时，太多电子被从一存储单元的电荷存储层中移走，如此会在电荷存储层中留下一略为正的电荷，而偏压此存储单元略为开启，使得此存储单元于空乏模式下操作。如此会导致存储单元即使在未被存取时也有小的漏电流通过。当沿着一给定位线上具有一定数目的过度擦除存储单元时会导致漏电流的累积大到足以造成分享相同位线的一选取存储单元产生读取错误。
举例而言，在一或非门(NOR)架构中，一定数目的存储单元是共同耦接至一共同源极线。假如一个或多个存储单元被过度擦除，这些存储单元会导致漏电流流至共同源极线，即使是在此存储单元未被直接存取时。在一选取存储单元的一读取操作时，因为存储单元被过度擦除而通过共同源极线的漏电流可以导致位线上的电流大到足以让所选取存储单元被错误地认为被擦除。
因此，需要提供一种新的闪存装置及其方法，以解决上述的过度擦除存储单元所产生的问题。
发明内容
本发明是关于在以区块为基础的快闪存储装置中通过侦测及恢复过度擦除存储单元以抑制漏电的技术。一个过度擦除存储单元具有比一擦除状态存储单元的一最小阈值电压更小的阈值电压。
一漏电抑制程序可以通过响应经由一命令接口而于一外部控制线所接收的命令的逻辑来执行。此命令可以由一主计算机或是其他外部来源提供。此漏电抑制程序可以是单独存在的漏电抑制程序，或是可以嵌入于其他的操作中。举例而言，此漏电抑制程序可以是标准区块擦除操作中的一部分。
此漏电抑制程序可以包括施加偏压电压足以开启该过度擦除的存储单元，以辨识导通该漏电流的对应位线。一个重要的漏电流指示被辨识位线与一个或多个过度擦除的存储单元耦接。然后执行一“软”编程操作以轻微增加该过度擦除存储单元的该阈值电压，且因此建立正确地擦除状态。
为了支持此程序，与每个存储区块相关的擦除状态数据被维持及存储于此装置的存储器中。在成功地完成此漏电抑制程序之后，将擦除状态数据写入对应的存储区块中。此擦除状态数据可以因此用来快速地决定一对应的存储区块中是否含有过度擦除的存储单元。
在某些实施例中，此擦除状态数据是一单一位标识用来指示该对应区块的过度擦除状态。此标识可以在举例而言，在对应区块开始进行此漏电抑制程序之前设置。在成功地完成此漏电抑制程序之后，此标识然后被重置以指示此区块并未包括过度擦除的存储单元。因此，此标识指示例如是失去电源的中断是否在此漏电抑制程序完成之前发生。假如标识被设置，此控制逻辑执行此漏电抑制程序于对应的存储单元存储区块。假如标识被重置，则此控制逻辑跳过执行此漏电抑制程序。
在某些实施例中，该擦除状态数据是一默认的多重位序列存储于该对应存储区块之一状态区位区域内。此默认的多重位序列是写入此存储区块的状态区位区域内的编程及擦除位的图案。此默认的多重位序列是在擦除此区块中的存储单元时但是在执行漏电抑制程序之前写入此区块的状态区位区域内。
介于存储于此状态区位区域数据与默认的多重位序列之间的差值可以用来指示对应的区块或许包括过度擦除的存储单元。如此仅影响相对小数目的存储单元于此状态区位区域中，则可以相比于侦测整个存储区块的错误位方式更快速地做出决定。
本发明的目的，特征，和实施例，会在下列实施方式的章节中搭配附图被描述。
附图说明
图1显示一快闪存储装置的简化示意图，其包括具有使用此处所描述方式操作的存储区块的存储阵列。
图2显示图1中存储阵列中的存储区块的一部分的范例示意图。
图3为根据本发明一实施例的一个进行漏电抑制程序以侦测及恢复过度擦除的存储单元的操作流程图。
图4显示进行图3中的漏电抑制程序的一第一操作范例的流程图。
图5显示进行图3中的漏电抑制程序的一第二操作范例的流程图。
图6显示一个漏电抑制程序的操作流程图，其包括设置及重置一单一位标识。
图7显示一操作的流程图，其是决定在一给定区块中是否进行漏电抑制程序。
图8显示一擦除操作的流程图，其包括在擦除此区块中的存储单元时写入一预先决定的位序列。
图9显示一存储区块的内范例数据安排，此区块包括状态区位区域。
图10显示一擦除操作的流程图，以决定在图8中的擦除操作时是否发生中断。
图11显示一范例，其中于此状态标识区域中的两个位被读取为是在编程状态，而预期的位序列指示这些存储单元应该是在擦除状态。
图12显示一范例，其中于此状态标识区域中的两个位被读取为是在擦除状态，而预期的位序列指示这些存储单元应该是在编程状态。
图13显示一范例，其中于此状态标识区域中的四个位被读取为是在擦除状态，而预期的位序列指示这些存储单元应该是在编程状态。
【主要元件符号说明】
110：快闪存储装置；
112：闪存的存储区块；
114：字线译码器及驱动器；
116：字线；
118：位线译码器；
120：位线；
122、126：总线；
124：感测放大器/数据输入结构；
134：读取、编程、擦除及漏电流抑制模式的控制器；
136：偏压电路电压及电流源；
128：数据输入线；
130：其他电路；
132：数据输出线；
160：地址译码器；
162：命令接口；
164：命令及数据输入线；
166：逻辑地址线；
200：闪存的存储区块的一部分；
210、212、214、216：字线；
220、222、224：位线；
230、232：存储单元。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本发明以下的实施例描述搭配图1到图13进行说明。
图1显示一快闪存储装置110的简化示意图，其包括具有使用此处所描述方式操作的存储区块的存储阵列112。字线译码器114与多条字线116耦接且电性连通，且沿着存储阵列112的列方向排列。位线(行)译码器118与多条位线120电性连通且沿着存储阵列112的行方向排列，以自阵列112的存储单元读取数据或写入数据至其中。控制快闪存储装置110的命令信号及数据经由外部线164提供至命令接口162。此命令接口162也经由外部线164接收逻辑地址。在此范例中，数据、命令信号及逻辑地址由一个例如是与此快闪存储装置110耦接的计算机的外部系统所指定。在某些实施例中，数据、命令信号及逻辑地址以串行方式施加至共享线上。
此命令接口162包括一地址译码器160，其转译由外部系统所指定的逻辑地址为此存储阵列112的实体地址。在某些实施例中，此地址译码器160可以省去且逻辑至实体地址的转译可以由字线译码器及驱动器114与位线译码器118来进行。此实体地址由总线122提供给字线译码器及驱动器114与位线译码器118。感测放大器与数据输入结构124，包括读取、编程、擦除及漏电流抑制模式的电压/电流源，与位线译码器118耦接。数据自外部线164经过命令接口162提供给数据总线128，或者由快闪存储装置110其他内部/外部的数据源，输入至方块224中的数据输入结构。其他电路也可以包括于快闪存储装置110之内，例如泛用目的处理器或特殊目的应用电路，或是模块组合以提供由阵列112所支持的系统单芯片功能。数据由方块224中的感测放大器，经由数据输出线132，提供至快闪存储装置110的输入/输出端口，或提供至快闪存储装置110内部/外部的其他数据终端。
在本实施例中所使用的控制器134，使用了偏压调整状态机构，包括响应命令数据的逻辑，以控制偏压电路电压及电流源236的应用，进行上述的各种操作。此控制器134转译经由外部线164所接收的命令数据并提供指令以进行上述的各种操作。命令数据可以自快闪存储装置110其他内部/外部的数据源提供。控制器134可以使用业界所熟知的特殊功能逻辑电路来实施。在替代实施例中，该控制器134包括了通用目的处理器，其可使在同一集成电路，以执行一计算机程序而控制装置的操作。在又一实施例中，该控制器134是由特殊目的逻辑电路与通用目的处理器组合而成。
快闪存储装置110存储基本的编程及数据结构供某些实施例中的功能，包括于存储阵列112内组织数据的指令。这些指令通常是由控制器134所执行，其可以包括在程序执行时存储指令及数据的随机存取存储器。
此存储阵列112包括快闪存储区块其可以和其他区块分别进行擦除操作。区块的大小及数目可以随着实施例的不同而改变。在某些实施例中，每一个区块的大小可以举例而言为二千字节(2KB)、四千字节(4KB)、八千字节(8KB)、或一万六千字节(16KB)。每一个区块可以包括一个或多个区段。举例而言，一个四千字节(4KB)的区块可以包括128个32字节的区段。此处所使用的这些“区块”或“区段”的名词是用来表示存储单元群组。这些名词并不是用来只是代表与存储阵列112的一实体段落所对应的存储单元群组，虽然某些情况下也可以考虑成如此的实体段落以分配“区块”或“区段”而较好。
此处所使用的名词“编程”是用来表示一个可以在闪存中以一个存储单元接着一个存储单元的方式进行的操作，而此名词“擦除”是用来表示一个根据此快闪存储单元的组态，在闪存中以较大范围方式进行的操作，其边界是以在一给定阵列结构中可以有效运行来界定。存储于已编程存储单元中的数据由逻辑“0”代表。此外，此名词“写入”是用来表示一个改变存储单元阈值电压的操作，可以是用来表示编程或擦除。
为了清楚的目的，此名词“编程”是用来表示一个增加存储单元阈值电压的操作。在此处所描述的范例中存储于已编程存储单元中的数据由逻辑“0”代表。此名词“擦除”是用来表示一个减少存储单元阈值电压的操作。在此处所描述的范例中存储于已擦除存储单元中的数据由逻辑“1”代表。
图2显示图1中存储阵列112中的存储区块200的一部分的范例示意图。在图2中，存储单元是安排成与非门(NOR)组态。也可以使用其他的组态。在所例示的范例中，显示12个存储单元，但也可能包括上千个存储单元的区块200的一小部分区段。
包括字线210、212、214、216的多条字线平行地延伸于一第一方向上。这些字线与存储单元的栅极终端耦接。字线与字线译码器256进行电性连通。
此存储阵列也包括多条位线，其中位线220、222、224延伸于一第二方向上。这些位线与位线译码器118进行电性连通。如图2所示，每一条位线与存储阵列112之存储单元的漏极沿着阵列中的一行耦接。在此范例中，每一个存储单元的源极则与地耦接。在其他的实施例中，存储单元的源极则是与不是地的偏压电路耦接，以提供独立控制的源极。
在操作时，每一个存储单元根据其阈值电压存储一数据值。读取或写入一存储单元可以通过施加合适的电压至其字线及位线而达成。
在存储单元的一编程操作时，施加合适的电压至位线及所选取存储单元的所选取字线以诱发电子隧穿进入电荷存储层。此编程操作增加所选取存储单元的阈值电压。所选取存储单元可以通过例如已知的富勒-诺德汉(FN)电子隧穿或沟道热电子(CHE)偏压技术之一来进行编程。
在所选取存储单元的一擦除操作时，施加一合适的电压于栅极与沟道之间以诱发空穴隧穿进入所选取存储单元各自的电荷存储层或是诱发电子隧穿离开电荷存储层。此擦除操作降低此区块200中每一个存储单元的阈值电压。
在此存储单元的读取操作时，施加一个合适的读取电压制位线及字线，使得通过所选取存储单元的电流可以被感测。数据值可以根据在读取操作时通过所选取存储单元的电流而被决定。此读取电压可以选取使得一擦除的存储单元在读取操作时被开启(例如导通电流)，而一编程的存储单元在读取操作时保持关闭(例如不导通电流)。
此数据值可以通过例如比较所选取存储单元位线上的电流与一读取参考电流来决定。然而，读取错误可以因为沿着同一位线上一个或多个过度擦除存储单元导致的漏电流而产生。假如在此擦除步骤时，太多电子被从一存储单元的电荷存储层中移走，而造成这些存储单元的阈值电压小于此擦除状态的最小阈值电压，会造成存储单元的过度擦除。如此会在电荷存储层中留下一略为正的电荷，而偏压此存储单元略为开启，使得此存储单元在空乏模式下操作。如此会导致即使在未被寻址时也有小的漏电流通过此过度擦除存储单元，且因此也通过对应位线。
举例而言，假如存储单元232被过度擦除，即使在存储单元232未被直接寻址时漏电流也会通过位线222及存储单元232。在一编程存储单元230的一读取操作时，因为存储单元232被过度擦除而通过位线222的漏电流可以导致所选取存储单元230被错误地认为被擦除，而造成一位错误。
此处所描述的漏电流抑制技术可以侦测及恢复于一快闪存储装置中的过度擦除存储单元。
图3为根据本发明一实施例的一个由控制器135所执行操作300的流程图，其是进行漏电抑制程序以侦测及恢复过度擦除的存储单元。
为了响应自外界来源经由外部线164接收至此快闪存储装置110内的命令，在步骤310中执行此漏电抑制程序。此命令可以由一计算机主机或是其他外界来源提供。
步骤310包括根据与此区块中存储单元耦接的位线上的漏电流决定存储单元中的一给定区块包括一个或多个过度擦除的存储单元。在以下的图4会更详细地描述此漏电流的侦测。
步骤310也包括于决定此区块包括过度擦除的存储单元后执行“软”编程操作。此“软”编程操作包括施加合适的电压以轻微增加此过度擦除存储单元的阈值电压，因此将这些存储单元恢复。将会在以下的图4更详细地描述此“软”编程操作。
在此范例中，此漏电抑制程序是响应自一外界来源所接收的命令。替代地，此漏电抑制程序也可以响应自此快闪存储装置110内所产生的命令。举例而言，在某些实施例中，此控制器134中可以包括响应一初始事件而产生漏电抑制命令的逻辑。此初始事件可以是此快闪存储装置110的开机事件。更一般而言，此初始事件可以是指出过度擦除存储单元存在的其他事件。
此操作300可以是单独存在的漏电抑制程序，或是可以嵌入于其他的操作中的漏电抑制程序。此操作300可以举例而言在快闪存储装置110开机时或是响应来自此装置110内部或外部的命令时进行。此操作300可以举例而言在快闪存储装置110开机后直接进行。
此漏电抑制程序可以是和存储与存储区块相关的擦除状态数据的操作搭配执行，会在以下的图7～图9更详细地描述。
图4显示一第一操作400的流程图，其可以由控制器134执行以进行图3中的漏电抑制程序。此操作400自步骤410开始。
在步骤420，施加合适的偏压电压至一给定区块中与存储单元栅极耦接的字线上，且读取一选取位线的电流。施加至字线上的偏压电压足以开启过度擦除的存储单元，但是又不会开启在正确的编程或擦除状态的存储单元，而这些过度擦除的存储单元可以与选取位线耦接。假如在选取位线上的电流大于一漏电参考电流值的话，则此位线与一个或多个过度擦除存储单元耦接，且此操作400继续至步骤430。
在某些实施例中，相同的偏压电压可以同时施加至与选取位线耦接的每一个存储单元的字线上。换句换说，与选取位线耦接的每一个过度擦除存储单元会同时开启，且读取通过所有过度擦除存储单元的总电流。
在其他的实施例中，决定与否有过度擦除存储单元与选取位线耦接的步骤通过一个存储单元接着一个存储单元的方式来辨别过度擦除存储单元。在如此的情况下，第一偏压电压被施加至所选取存储单元的字线，且第二偏压电压被施加至未选取存储单元的字线。第一偏压电压(例如2到3V)足以开启被过度擦除的选取存储单元，但是不会开启正确地擦除或编程的存储单元。第二偏压电压(例如-3到0V)不足以开启未选取存储单元，即使其是在过度擦除的状态。
在步骤430，“软”编程操作通过施加合适的电压至字线及位线进行，以轻微增加此过度擦除存储单元的阈值电压，因此将这些存储单元恢复。
举例而言，此“软”编程操作可以施加0～4伏特间的电压至过度擦除存储单元的字线，及施加超过2伏特的电压至过度擦除存储单元的位线进行。在一实施例中，可以施加正电压至此过度擦除存储单元的字线及位线。在另一实施例中，可以施加0伏特(接地)的电压至字线，及施加一个正电压至过度擦除存储单元的位线。替代地，此软编程操作可以在与选取位线耦接之每一个存储单元上进行。
在此“软”编程操作之后，此操作400可以继续回到步骤420以验证过度擦除是否被更正了。
假如在步骤420中所选取位线上的电流小于此漏电参考电流值的话，表示此选取位线并未与过度擦除存储单元耦接。则此操作400可以继续在循环420、430、440中进行，以检查此快闪存储装置110的下一条位线的电流及过度擦除状态，直到所有的位线都被检查过为止。
图5显示一第二操作500的流程图，其可以由控制器134执行以进行图3中的漏电抑制程序。在图5中，此操作500在步骤430的“软”编程操作之后继续至步骤440，而不是如同图4一般回到步骤420。
图6显示一个可由控制器134执行的漏电抑制程序之操作600流程图，其包括设置及重置一单一位标识。
此操作600自步骤610开始。在步骤620，单一位标识指示设置了一选取区块的过度擦除状态。设置此标识包括将一位的数据写入此存储阵列112的一特定地址，或是至此快闪存储装置110中的其他存储器。
在步骤630，执行此漏电抑制程序。于成功地完成步骤630之后，将在状态标识中的数据重置(在步骤650)。然后结束此操作600。
通过如此方式改变状态标识的资料，此状态标识可以用来决定例如是失去电源的中断是否在此漏电抑制程序完成之前发生。换句话说，状态标识可以用来决定此区块是否包括过度擦除的存储单元。
图7显示一操作700的流程图，其是决定在一给定区块中是否进行漏电抑制程序。此操作700可以通过举例而言，在此快闪存储装置110开机时，或是响应接收自外部来源或此快闪存储装置110内部的命令数据时进行。此操作700可以举例而言在快闪存储装置110开机后直接进行。
此操作700自步骤710开始。在步骤720，读取此区块的状态标识。假如此标识被设置，代表于此漏电抑制程序完成之前发生中断。在此情况下，此操作700继续至步骤730开始。在步骤730，在此区块进行漏电抑制程序。
假如此标识被重置，则操作700在步骤730跳过此漏电抑制程序。
图8显示一擦除操作800的流程图，其包括在擦除此区块中的存储单元时写入一预先决定的位序列。
此擦除操作800自步骤810开始。此擦除操作800可以通过举例而言，在此快闪存储装置110开机时，或是响应接收自外部来源或此快闪存储装置110内部的命令数据时进行。在步骤820，此存储区块被擦除，且此程序等待存储区块于步骤830完成。此擦除操作820包括此处所描述的漏电抑制程序。
在成功完成此擦除程序之后，(在步骤840)一一预先决定的位序列写入此区块内的状态区位区域中。此预先决定的位序列是编程及擦除存储单元在此区块内的状态区位区域中的一图案。通过此方式写入此预先决定的位序列，此预先决定的位序列可以用来决定例如是失去电源的中断是否于此擦除操作800时发生。
图9显示一存储区块900的内范例数据安排，此区块包括状态区位区域中。区块900-2为此区块900的一代表性区块。区块900-2包括存储预先决定位序列的状态区位区域910。在此例示范例中，在此状态区位区域910中的存储单元存储预先决定位序列为一序列8个逻辑“0”再跟着一序列8个逻辑“1”。替代地，也可以使用其他的位序列。在此范例中，在一区块(例如900-2)状态区位区域中的存储单元是与在另一区块(例如900-3)状态区位区域中的存储单元位于相同行。
图10显示一擦除操作1000的流程图，其可以由控制器134执行以决定在图8中的擦除操作800时是否发生中断。此操作1000可以通过举例而言，在此快闪存储装置110开机时，或是响应接收自外部来源或此快闪存储装置110内部的命令数据时进行。
此操作1000自步骤1010开始。在步骤1020，读取存储于此区块状态标识区域中的数据。假如自状态标识区域中读取的数据与预期的位序列(步骤1030)匹配的话，代表此区块的擦除操作800已成功地完成，且此操作1000结束。
如同以下所描述的，在存储于此区块状态标识区域中的数据与预期的位序列之间的差异可以用来指示是否要执行漏电抑制程序。换句话说，数据与预期的位序列之间的差异可以用来指示在擦除此区块中的每一个存储单元之前是否发生中断。
假如自状态标识区域中读取的数据与预期的位序列不匹配的话，则此操作1000继续至步骤1040。假如预期的位序列指定此状态标识区域中的一位应该是在擦除状态，而事实上此位被读取为在编程状态(步骤1040)，此擦除操作在擦除此区块中的每一个存储单元之前发生中断。如此是因为一过度擦除存储单元并不会导致一被擦除存储单元被错误地读取为是在编程状态。图11显示一范例，其中于此状态标识区域910中的两个位被读取为是在编程状态，而预期的位序列指示这些存储单元应该是在擦除状态。
请回到图10，假如一个或多个位预期被擦除而被读取为编程位的话，此操作继续至步骤1050。在步骤1050，执行漏电抑制程序于此区块的存储单元。之后，结束此操作。
假如在步骤1040，在状态标识区域中并没有预期被擦除位被读取为编程位的话，此操作继续至步骤1060。在步骤1060，所读取的数据与预期的位序列比较以决定应该是在编程状态而实际上却被读取为擦除状态的位计数。假如仅有相对小数目的位应该是在编程状态而实际上却被读取为擦除状态，例如1个或2个，如此可能是因为受到分享相同行的另一个区块中的一个或多个过度擦除存储单元的漏电流所导致。换句话说，一个较预设数目更少的不正确位或许指示此区块中的存储单元被成功地擦除，但是另一区块中的擦除操作尚未完成。在如此的情况下，此操作跳过漏电抑制程序而结束。
图12显示一范例，其中在此状态标识区域910中的两个位被读取为是在擦除状态，而预期的位序列指示这些存储单元应该是在编程状态。
请回到图10，假如在步骤1060，N个位预期被编程而被读取为擦除位的话，如此是指示在擦除此区块中的每一个存储单元之前发生了中断。此操作继续至步骤1050。
图13显示一范例，其中于此状态标识区域910中的四个位被读取为是在擦除状态，而预期的位序列指示这些存储单元应该是在编程状态。
由于其是在状态标识区域中相对小数目的存储单元的结果，此决定是否存在一个或多个存储单元被过度擦除应该比侦测于整个区块存储单元中是否有错误的位更快地完成。此外，需要用来侦测过度擦除存储单元的感测及控制电路的复杂程度也大幅简化。
虽然本发明已参照实施例来加以描述，但是本发明创作并未受限于其详细描述内容。替换方式及修改样式已在先前描述中所建议，且其他替换方式及修改方式将为本领域技术人员所想到。特别是，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果的，皆不脱离本发明的精神范畴。因此，所有这些替换方式及修改方式均落在本发明权利要求所界定的范畴之中。

Claims (26)

1.一种快闪存储装置，其特征在于，包括：
一存储阵列包括多个存储区块；
一命令接口以接收来自该存储装置外部来源的一命令；
一控制器，包括执行漏电流抑制程序的逻辑以响应该命令，该漏电流抑制程序包括：
执行一软编程操作以增加给定存储区块中一个或多个过度擦除存储单元的一阈值电压。
2.根据权利要求1所述的快闪存储装置，其特征在于，该擦除状态的该最小阈值电压是0V。
3.根据权利要求1所述的快闪存储装置，其特征在于，该漏电流抑制程序还包括决定该给定存储区块中包括一个或多个过度擦除存储单元，且在该决定后执行该软编程操作。
4.根据权利要求1所述的快闪存储装置，其特征在于：
该存储阵列包括字线及位线与该给定存储区块中的对应存储单元耦接；
该决定步骤包括施加偏压电压至该字线足以开启该过度擦除的存储单元，且将对应位线上的电流与一参考值比较以辨识与该过度擦除的存储单元耦接的位线；以及
执行该软编程操作包括通过在与该辨识位线耦接的存储单元执行该软编程操作以增加该过度擦除存储单元的该阈值电压且建立该擦除状态。
5.根据权利要求4所述的快闪存储装置，其特征在于，施加偏压电压至该字线足以开启该过度擦除的存储单元具有一大于或等于该擦除状态的该最小阈值电压的一阈值电压。
6.根据权利要求1所述的快闪存储装置，其特征在于，该漏电流抑制程序还包括于施加该软编程偏压电压之后写入状态数据在与该给定存储区块相关的存储单元中，该状态数据指示该给定存储区块并没有包括过度擦除的存储单元。
7.根据权利要求1所述的快闪存储装置，其特征在于：
该存储装置包括存储与该对应存储区块相关的擦除状态数据的存储器；以及
该决定步骤包括假如与该对应存储区块相关的擦除状态数据及预期的擦除状态数据具有一差值的话，则会决定该给定存储区块中包括有过度擦除存储单元。
8.根据权利要求7所述的快闪存储装置，其特征在于，该差值指示在一先前漏电流抑制程序完成之前发生一中断。
9.根据权利要求8所述的快闪存储装置，其特征在于，该先前漏电流抑制程序是执行于该给定存储区块的一先前擦除操作的一部分，且该差值指示在该先前擦除操作完成之前发生一中断。
10.根据权利要求7所述的快闪存储装置，其特征在于，该状态数据是一单一位。
11.根据权利要求7所述的快闪存储装置，其特征在于：
该状态数据是一多重位序列存储于该给定存储区块的一状态区位区域；
该漏电流抑制程序还包括：
读取存储于该给定存储区块的该状态区位区域中的该多重位序列；
假如存储于该多重位序列中的编程位计数比在一预期多重位序列中的对应的擦除位是大于一且小于一预设数目的话，则会决定该给定存储区块中包括有过度擦除存储单元；以及
该控制器还包括当存储于该多重位序列中的编程位计数与该预期多重位序列中的所对应的擦除位是大于该默认数目时，擦除该给定存储区块的逻辑。
12.根据权利要求11所述的快闪存储装置，其特征在于，该控制器还包括当存储于该多重位序列中的一个或多个擦除位计数与该预期多重位序列中的编程位相对应时，擦除该给定存储区块的逻辑。
13.根据权利要求1所述的快闪存储装置，其特征在于，接收的该命令是一擦除命令以进行一擦除操作，且该控制器还包括在进行该漏电流抑制程序之前响应该擦除命令以擦除该给定存储区块的逻辑。
14.一种操作一快闪存储装置的方法，其特征在于，该存储装置包括一存储阵列包括多个存储区块，该方法包括：
接收来自该存储装置外部来源的一命令；
执行漏电流抑制程序以响应该命令，该漏电流抑制程序包括：
执行一软编程操作以增加给定存储区块中一个或多个过度擦除存储单元的一阈值电压。
15.根据权利要求14所述的方法，其特征在于，该擦除状态的该最小阈值电压是0V。
16.根据权利要求14所述的方法，其特征在于，该漏电流抑制程序还包括决定该给定存储区块中包括一个或多个过度擦除存储单元，且在该决定后执行该软编程操作。
17.根据权利要求16所述的方法，其特征在于：
该决定步骤包括施加偏压电压与该给定存储区块中的对应存储单元耦接的字线，该偏压电压足以开启该过度擦除的存储单元；
将与对应存储单元耦接的位线上的电流与一参考值比较以辨识与该过度擦除的存储单元耦接的位线；以及
执行该软编程操作包括通过在与该辨识位线耦接的存储单元执行该软编程操作以增加该过度擦除存储单元的该阈值电压且建立该擦除状态。
18.根据权利要求17所述的方法，其特征在于，施加偏压电压至该字线足以开启该过度擦除的存储单元具有一大于或等于该擦除状态的该最小阈值电压的一阈值电压。
19.根据权利要求14所述的方法，其特征在于，该漏电流抑制程序还包括在施加该软编程偏压电压之后写入状态数据在与该给定存储区块相关的存储单元中，该状态数据指示该给定存储区块并没有包括过度擦除的存储单元。
20.根据权利要求14所述的方法，其特征在于，该漏电流抑制程序包括假如与该对应存储区块相关的擦除状态数据及预期的擦除状态数据具有一差值的话，则决定该给定存储区块中包括有过度擦除的存储单元，且在该决定后执行该软编程操作。
21.根据权利要求20所述的方法，其特征在于，该差值指示在一先前漏电流抑制程序完成之前发生一中断。
22.根据权利要求21所述的方法，其特征在于，该先前漏电流抑制程序是执行于该给定存储区块的一先前擦除操作的一部分，且该差值指示在该先前擦除操作完成之前发生一中断。
23.根据权利要求20所述的方法，其特征在于，该状态数据是一单一位。
24.根据权利要求20所述的方法，其特征在于：
该状态数据是一多重位序列存储于该给定存储区块的一状态区位区域；
该漏电流抑制程序还包括：
读取存储于该给定存储区块的该状态区位区域中的该多重位序列；
假如存储于该多重位序列中的编程位计数比在一预期多重位序列中的对应的擦除位是大于一且小于一预设数目的话，则会决定该给定存储区块中包括有过度擦除存储单元；以及
该方法还包括当存储于该多重位序列中的编程位计数与该预期多重位序列中的所对应的擦除位是大于该默认数目时，擦除该给定存储区块。
25.根据权利要求19所述的方法，其特征在于，还包括当存储于该多重位序列中的一个或多个擦除位计数与该预期多重位序列中的编程位相对应时，擦除该给定存储区块。
26.根据权利要求14所述的方法，其特征在于，接收的该命令是一擦除命令以进行一擦除操作，且该方法还包在进行该漏电流抑制程序之前响应该擦除命令以擦除该给定存储区块。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105453183A (zh) * 2013-09-11 2016-03-30 桑迪士克技术有限公司 针对3d非易失性存储器的动态擦除电压步长选择
CN108932209A (zh) * 2017-05-26 2018-12-04 旺宏电子股份有限公司 存储器装置及其操作方法
CN111488630A (zh) * 2019-01-28 2020-08-04 旺宏电子股份有限公司 可配置安全存储区域的存储装置及其操作方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8750040B2 (en) * 2011-01-21 2014-06-10 Micron Technology, Inc. Memory devices having source lines directly coupled to body regions and methods
US8929139B2 (en) * 2011-04-13 2015-01-06 Macronix International Co., Ltd. Method and apparatus for leakage suppression in flash memory
US9298557B2 (en) 2013-08-26 2016-03-29 Elite Semiconductor Memory Technology Inc. Method of booting system having non-volatile memory device with erase checking and calibration mechanism and related memory device
TWI515743B (zh) * 2013-11-20 2016-01-01 旺宏電子股份有限公司 復原數個記憶胞之陣列的方法、電子裝置及控制器
US9679194B2 (en) * 2014-07-17 2017-06-13 At&T Intellectual Property I, L.P. Automated obscurity for pervasive imaging
US10825529B2 (en) * 2014-08-08 2020-11-03 Macronix International Co., Ltd. Low latency memory erase suspend operation
CN107045888B (zh) * 2016-02-05 2020-03-13 华邦电子股份有限公司 数据擦除方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1369097A (zh) * 1999-08-09 2002-09-11 先进微装置公司 以软编程来紧缩vt分布的斜坡栅技术
CN1494720A (zh) * 2001-04-09 2004-05-05 �Ƚ�΢װ�ù�˾ 闪存阵列中的核心存储单元的软程序及软程序校验
US20070008775A1 (en) * 2005-07-11 2007-01-11 Nicola Telecco Memory architecture with enhanced over-erase tolerant control gate scheme
CN101303893A (zh) * 2007-05-09 2008-11-12 晶豪科技股份有限公司 非易失半导体存储装置及其编程方法
CN101308703A (zh) * 2007-05-17 2008-11-19 旺宏电子股份有限公司 非易失性存储器阵列字线重试擦除及阈值电压恢复的方法
CN101430935A (zh) * 2007-11-08 2009-05-13 中芯国际集成电路制造(上海)有限公司 闪存中过擦除存储单元的检测方法
CN101438352A (zh) * 2006-04-05 2009-05-20 斯班逊有限公司 具有减少的漏电流的闪存编程及验证

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2807304B2 (ja) 1990-02-19 1998-10-08 株式会社東芝 不揮発性半導体装置
US5699298A (en) 1996-05-22 1997-12-16 Macronix International Co., Ltd. Flash memory erase with controlled band-to-band tunneling current
US5790456A (en) 1997-05-09 1998-08-04 Advanced Micro Devices, Inc. Multiple bits-per-cell flash EEPROM memory cells with wide program and erase Vt window
US6055190A (en) 1999-03-15 2000-04-25 Macronix International Co., Ltd. Device and method for suppressing bit line column leakage during erase verification of a memory cell
JP3859448B2 (ja) 2001-01-22 2006-12-20 シャープ株式会社 不揮発性半導体メモリ装置およびその消去方法
ITMI20011232A1 (it) * 2001-06-12 2002-12-12 St Microelectronics Srl Metodo di riprogrammazione successiva ad una operazione di cancellazione di una matrice di celle di memoria non volatile, in particolare di
US6714457B1 (en) * 2001-09-19 2004-03-30 Aplus Flash Technology, Inc. Parallel channel programming scheme for MLC flash memory
US6628545B1 (en) 2002-11-26 2003-09-30 Advanced Micro Devices, Inc. Memory circuit for suppressing bit line current leakage
US6882567B1 (en) 2002-12-06 2005-04-19 Multi Level Memory Technology Parallel programming of multiple-bit-per-cell memory cells on a continuous word line
JP3884448B2 (ja) 2004-05-17 2007-02-21 株式会社東芝 半導体記憶装置
US6834012B1 (en) * 2004-06-08 2004-12-21 Advanced Micro Devices, Inc. Memory device and methods of using negative gate stress to correct over-erased memory cells
JP4703162B2 (ja) * 2004-10-14 2011-06-15 株式会社東芝 不揮発性半導体記憶装置及びその書き込み方法
US7382658B2 (en) 2006-01-26 2008-06-03 Mosys, Inc. Non-volatile memory embedded in a conventional logic process and methods for operating same
US7924610B2 (en) 2009-01-08 2011-04-12 Elite Semiconductor Memory Technology Inc. Method for conducting over-erase correction
US8345485B2 (en) * 2011-02-09 2013-01-01 Freescale Semiconductor, Inc. Erase ramp pulse width control for non-volatile memory
US8929139B2 (en) * 2011-04-13 2015-01-06 Macronix International Co., Ltd. Method and apparatus for leakage suppression in flash memory

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1369097A (zh) * 1999-08-09 2002-09-11 先进微装置公司 以软编程来紧缩vt分布的斜坡栅技术
CN1494720A (zh) * 2001-04-09 2004-05-05 �Ƚ�΢װ�ù�˾ 闪存阵列中的核心存储单元的软程序及软程序校验
US20070008775A1 (en) * 2005-07-11 2007-01-11 Nicola Telecco Memory architecture with enhanced over-erase tolerant control gate scheme
CN101438352A (zh) * 2006-04-05 2009-05-20 斯班逊有限公司 具有减少的漏电流的闪存编程及验证
CN101303893A (zh) * 2007-05-09 2008-11-12 晶豪科技股份有限公司 非易失半导体存储装置及其编程方法
CN101308703A (zh) * 2007-05-17 2008-11-19 旺宏电子股份有限公司 非易失性存储器阵列字线重试擦除及阈值电压恢复的方法
CN101430935A (zh) * 2007-11-08 2009-05-13 中芯国际集成电路制造(上海)有限公司 闪存中过擦除存储单元的检测方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105453183A (zh) * 2013-09-11 2016-03-30 桑迪士克技术有限公司 针对3d非易失性存储器的动态擦除电压步长选择
CN105453183B (zh) * 2013-09-11 2019-10-18 桑迪士克科技有限责任公司 针对3d非易失性存储器的动态擦除电压步长选择
CN108932209A (zh) * 2017-05-26 2018-12-04 旺宏电子股份有限公司 存储器装置及其操作方法
CN111488630A (zh) * 2019-01-28 2020-08-04 旺宏电子股份有限公司 可配置安全存储区域的存储装置及其操作方法

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Publication number Publication date
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