CN109767800A - 恢复过抹除记忆胞的快闪存储器装置及其方法 - Google Patents

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Abstract

本发明提供一种能够快速恢复过抹除记忆胞，并且可防止对没有被过抹除的正常记忆胞产生不利影响的快闪存储器装置以及方法。快闪存储器装置包括存储器阵列以及耦接至存储器阵列的存储器控制器。存储器控制器用以在快闪存储器装置中选择包括过抹除记忆胞的存储器区块，其中选择存储器区块包括共用基极线以及共用源极线。存储器控制器还用以提供负电压到选择存储器区块的共用基极线以及共用源极线。并且，存储器控制器还用以提供负电压到选择存储器区块的共用基极线以及共用源极线。

Description

恢复过抹除记忆胞的快闪存储器装置及其方法
技术领域
本发明涉及快闪存储器装置，尤其涉及能够快速恢复过抹除记忆胞，并且可防止对没有被过抹除的正常记忆胞产生不利影响的快闪存储器装置以及方法。
背景技术
现今快闪存储器装置被广泛应用于各种电子设备，数字相机、智能手机等。为了满足市场需求，快闪存储器装置则有体积小，容量大的设计需求，以进一步达到存取速度快、功耗低以及可靠性高等性能要求。
快闪存储器装置以存储器区块(抹除区块单元)为单位执行抹除操作(如，4K、32K或64K字节区块)以抹除写入到快闪存储器装置的数据。用于抹除操作的典型操作流程包括预编程操作、擦除操作、后编程操作以及刷新操作等操作流程。预编程操作是用以将“0”写入抹除区块的记忆胞。抹除操作是用以将“1”写入抹除区块的记忆胞。后编程操作是用以在执行抹除操作之后恢复过抹除记忆胞。刷新操作则是用以将“0”写入抹除区块中的数据“0”。
常规的后编程操作是在后编程操作的期间对耦接至过抹除记忆胞的位元线提供漏极电压。然而，由于位元线被多个没有被过擦除的记忆胞共享，因此常规的后编程操作将影响到未被过抹除的记忆胞。此外，常规的后编程操作是根据位元线来执行的，故会需要花费较长的时间来完成。因此，随着快闪存储器的普及，寻求能够快速恢复过抹除记忆胞，并可防止对没有被过抹除的正常记忆胞产生不利影响的快闪存储器装置以及方法，是被期望的。
发明内容
本发明提供一种适用于快速恢复过抹除记忆胞并且防止对没有被过抹除的正常记忆胞产生不利影响的快闪存储器装置以及方法。快闪存储器装置包括存储器阵列以及耦接于存储器阵列的存储器控制器。存储器控制器用以在快闪存储器装置中选择包括过抹除记忆胞的存储器区块，其中选择存储器区块包括共用基极线以及共用源极线。存储器控制器还用以提供负电压到选择存储器区块的共用基极线以及共用源极线。并且，存储器控制器还用以提供正电压到耦接至选择存储器区块中至少一过抹除记忆胞的字元线。
本发明的使用福勒诺汉后编程操作以恢复快闪存储器装置的过抹除记忆胞的方法，包括：在快闪存储器装置中选择包括过抹除记忆胞的选择存储器区块，其中选择存储器区块包括共用基极线以及共用源极线；提供负电压到选择存储器区块的共用基极线以及共用源极线；以及提供正电压到耦接于选择存储器区块的过抹除记忆胞的字线。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1是依据本发明一实施例所示出的快闪存储器装置的示意图。
图2是依据本发明一实施例所示出的存储器阵列的结构示意图。
图3是依据本发明一实施例所示出的三井结构示意图。
图4是依据本发明一实施例所示出的用于恢复过抹除记忆胞的方法流程图。
【符号说明】
100：快闪存储器装置
110、210：存储器阵列
1101～110n：实体记忆胞阵列
120：存储器控制器
310：P型井
320：N型井
321：深N型井
323：侧向隔离N型井
330：P型基板
402～406：步骤
BL、BL<0>～BL<k>：位元线
CSL：共用源极线
D：漏极端
G：栅极端
M、A、B：记忆胞
n+：N型扩散区
WL、WL<0>～WL<n>：字线
S：源极端
SL：源极线
VEEI、VEEI-WL：负电压
VPPI：正电压
具体实施方式
以下提出多个实施例来说明本发明，然而本发明不仅限于所例示的多个实施例。而且，可以理解的是这里使用的用词及术语是用于描述的目的并且不应该被视为限制。在此使用“包括”、“具有”及其变化形式的使用意味着涵盖其后列出的项目及其等同物以及额外的项目。除非另外限定，“连接”、“耦接”等用语的使用意味着包括直接和间接的连接、耦接和安装。
请参考图1，快闪存储器装置100包括存储器阵列110以及耦接于存储器阵列110的存储器控制器120。快闪存储器装置100可以是任何形式的快闪存储器装置，例如是快闪存储器装置、NAND快闪存储器装置等。存储器阵列110包括实体记忆胞阵列1101～110n，实体记忆胞阵列1101～110n彼此电性连接。快闪存储器装置100中，实体记忆胞阵列1101～110n的数量取决于存储器容量，然本发明并不以此为限。
举例来说明，快闪存储器装置100可以是NOR快闪存储器装置。实体记忆胞阵列1101～110n各包括多个64K字节(byte)的记忆胞阵列，并且64K字节记忆胞阵列各8个4K字节记忆胞阵列。存储器阵列110可以被划分为多个抹除区块单元，抹除区块单元的大小可依据设计上的需求来选择。例如，抹除区块单元可以是4K字节区块、32K字节区块、64K字节区块，然本发明并不以此为限。
每一个实体记忆胞阵列可包括多个记忆胞M。记忆胞M的栅极端可连接到快闪存储器装置100的其中一条字线WL上。记忆胞M的漏极端可连接到快闪存储器装置100的其中一条位元线BL上。记忆胞M的源极端可连接到快闪存储器装置100的其中一条源极线SL上。并且记忆胞M的基极端可连接到快闪存储器装置100的其中一条基极线上。
存储器控制器120耦接至存储器阵列110，并且用以控制快闪存储器装置100的操作(如，读取、编程、抹除等操作)。存储器控制器120可侦测快闪存储器装置100中的过抹除记忆胞。在本实施例中，存储器控制器120可耦接到字线译码器(未示出)以及位元线译码器(未示出)以定位并存取快闪存储器装置100中的每一个记忆胞。
存储器控制器120可包括单一个处理器或者是多个处理器。举例来说，存储器控制器120可以是微控制器(micro-controller unit，MCU)、中央处理器(central processingunit，CPU)、其他的微处理器，数字信号处理器(Digital Signal Processor，DSP)、可程序化控制器、特殊应用集成电路(Application Specific Integrated Circuits，ASIC)、可程序化逻辑装置(Programmable Logic Device，PLD)或者是其他类似的装置。
图2示出了多个记忆胞被排列成一组阵列以形成存储器阵列210。存储器阵列210中的记忆胞耦接至位元线BL<0>～BL<k>、字线WL<0>～WL<n>、共用源极线CSL以及共用基极线。记忆胞可分别具有耦接至字线WL<0>～WL<n>的其中之一的栅极端，耦接至位元线BL<0>～BL<k>的其中之一的漏极端，耦接至共用源极线CSL的源极端，以及耦接至共用基极线的基极端。举例来说，记忆胞B具有耦接至字线WL<n-1>的栅极端，耦接至位元线BL<1>的漏极端，耦接至共用源极线CSL的源极端以及耦接至共用基极线的基极端。虽然在图2中是示出单一共用基极线以及单一共用源极线CSL，然本发明并不以此为限。
在本发明的一实施例中，记忆胞的源极端是电性耦接至记忆胞的基极端。
进一步来说明，图2中还示出了耦接至位元线BL<1>以及字线WL<1>的过抹除记忆胞A。举例来说，经过抹除之后，由于抹除时间过长而导致记忆胞A的门槛电压的电压值成为负值。在这样的情况下，记忆胞A即是过抹除记忆胞。由于记忆胞A被过抹除(门槛电压值为负值)，即使耦接于记忆胞A的字线WL<1>是处于“0”伏特的非选择状态，记忆胞A仍继续维持“on”的导通状态。如果记忆胞A与其他记忆胞共享位元线BL<1>，则可能发生位元线泄漏，并且，与过抹除记忆胞A共享相同位元线BL<1>的其他记忆胞可能在进行读取操作时损坏。因此，对于快闪存储器装置的抹除操作而言，过抹除记忆胞的恢复是非常重要的。
请同时参考图1、图2以及表1，表1示出了在福勒诺汉(Fowler-Nordheim，FN)后编程操作期间提供到选择存储器区块中的过抹除记忆胞以及非过抹除记忆胞端的电压的范例，选择存储器区块包括至少一个过抹除记忆胞，并且选择存储器区块的大小可等同于抹除区块单元的大小。举例来说，如果抹除操作执行于32K字节的抹除区块单元，则选择存储器区块可以是32K字节大小的存储器区块。每一个选择存储器区块具有共用源极线CSL、共用基极线、多条字线WL以及多条位元线BL。
表1：
一旦具有至少一个过抹除记忆胞的存储器区块被选择，存储器控制器120可对选择存储器区块的共用源极线CSL以及共用基极线提供负电压VEEI。与此同时，存储器控制器120可浮接所有的位元线BL，并且对耦接到选择存储器区块中的过抹除记忆胞的栅极的字线WL提供正电压VPPI。此外，存储器控制器120也对没有耦接到选择存储器区块中的过抹除记忆胞的栅极的字线WL提供负电压VEEI-WL。
在本发明的一实施例中，被提供到共用源极线CSL以及共用基极线的负电压VEEI可以相同于被提供到没有耦接于过抹除记忆胞的栅极的字线WL的负电压VEEI-WL。然而，本发明并不受限于此，被提供到共用源极线CSL以及共用基极线的负电压VEEI可以大于或者是小于被提供到没有耦接于过抹除记忆胞的栅极的字线WL的负电压VEEI-WL。
在本发明的一实施例中，被提供到过抹除记忆胞的栅极的字线WL的正电压VPPI的绝对值可相同于共用源极线CSL以及共用基极线的负电压VEEI的绝对值。在另一实施例中，正电压VPPI的绝对值可相同于负电压VEEI的绝对值以及负电压VEEI-WL的绝对值。然而，本发明并不受限于此，正电压VPPI的绝对值、负电压VEEI的绝对值以及负电压VEEI-WL的绝对值可以彼此互不相同。
应注意的是，用于恢复过抹除记忆胞的福勒诺汉后编程操作的执行取决于福勒诺汉后编程操作的执行时间长度(福勒诺汉后编程操作期间)。举例来说，福勒诺汉后编程操作期间越长，过抹除记忆胞的门槛电压越高。因此，执行福勒诺汉后编程操作的时间长度(福勒诺汉后编程操作期间)可依据过抹除记忆胞的门槛电压来决定。在本发明的一实施例中，快闪存储器装置100还包括用于感测快闪存储器装置中的记忆胞的门槛电压感测电路(未示出)。当选择存储器区块中的所有过抹除记忆胞的感测门槛电压值大于非零的门槛电压值，可终止选择存储器区块中的福勒诺汉后编程操作。任何用于判断过抹除记忆胞是否恢复到正常记忆胞的方法均落入本发明的范围内。
在本发明的一实施例中，快闪存储器装置100的记忆胞是形成于三井结构(triple-well structure)之中。图3是依据本发明一实施例所示出的三井结构示意图。记忆胞M形成于三井结构之中。图3的三井结构包括遭N型井320所围绕而被隔离的P型井(P-well)310。N型井(N-well)320可包括深N型井(deep N-well)321以及侧向隔离N型井323，并且上述所有的井都位于P型基板330内。图3所示记忆胞M结构中，被隔离的P型井310中具有两个N型扩散区n+，N型扩散区n+可分别连接到记忆胞M的漏极端D以及源极端S。记忆胞M结构中的栅极结构可连接到记忆胞M的栅极端G。图3所示的三井结构可通过防止来自于基板或者来自于其他记忆胞所产生的干扰，藉以向记忆胞M提供更好的干扰隔离效果。图3仅示出了被隔离的P型井310内具有一个记忆胞，然本发明不限于此。本发明可以在被隔离的P型井310内形成多于一个的记忆胞。
在本发明的一实施例中，记忆胞的基极端在三井结构中电性耦合于记忆胞的源极端。
图4是依据本发明一实施例所示出的用于恢复过抹除记忆胞的方法流程图。在步骤402中，在快闪存储器装置中选择包括至少一个过抹除记忆胞的选择存储器区块，其中选择存储器区块可包括共用基极线以及共用源极线。在步骤404中，提供负电压到选择存储器区块的共用基极线以及共用源极线。在步骤406中，提供正电压到耦接于选择存储器区块的过抹除记忆胞的字线。
此外，上述的方法还可以对没有耦接到选择存储器区块中的过抹除记忆胞的字线提供负电压，并且浮接选择存储器区块的位元线。
综上所述，本发明的实施例提供了快闪存储器装置，以及用于在快闪存储器装置中使用福勒诺汉后编程操作以恢复过抹除记忆胞的方法。负电压被提供到共用基极线以及共用源极线并且正电压被提供到耦接于过抹除记忆胞的字线。福勒诺汉后编程操作可以在与抹除操作的存储器区块相同大小的选择存储器区块来执行，以缩短恢复过抹除记忆胞的时间。位元线是被浮接的，以避免如漏极应力(drain stress)对非选择记忆胞(没有被过抹除的记忆胞)所产生的不利影响。如此一来，本发明可有效恢复过抹除记忆胞并且可改善快闪存储器装置的可靠性。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (16)

1.一种使用福勒诺汉后编程操作以恢复快闪存储器装置的过抹除记忆胞的方法，包括：
在所述快闪存储器装置中选择包括所述过抹除记忆胞的选择存储器区块，其中所述选择存储器区块包括共用基极线以及共用源极线；
提供负电压到所述选择存储器区块的所述共用基极线以及所述共用源极线；以及
提供正电压到耦接于所述选择存储器区块的所述过抹除记忆胞的字线。
2.根据权利要求1所述的方法，其中所述快闪存储器装置的记忆胞是形成于三井结构中。
3.根据权利要求1所述的方法，其中所述选择存储器区块具有与所述快闪存储器装置中执行抹除操作的抹除区块相同的大小。
4.根据权利要求1所述的方法，还包括：
提供所述负电压到未耦接于所述选择存储器区块的所述过抹除记忆胞的字线。
5.根据权利要求4所述的方法，其中所述负电压的绝对值等于所述正电压的绝对值。
6.根据权利要求4所述的方法，还包括：
浮接耦接于所述选择存储器区块的所述记忆胞的位元线。
7.根据权利要求1所述的方法，其中对所述选择存储器区块执行所述福勒诺汉后编程操作的时间长度是依据所述选择存储器区块的所述过抹除记忆胞的门槛电压电平来决定。
8.根据权利要求1所述的方法，其中所述快闪存储器装置的所述记忆胞的各一包括耦接至所述共用基极线的基极端，耦接至所述共用源极线的源极端，耦接至位元线的漏极端以及耦接至所述字线的栅极端。
9.一种快闪存储器装置，包括：
存储器阵列，具有多个记忆胞；以及
存储器控制器，耦接至所述存储器阵列，所述存储器控制器用以：
在所述快闪存储器装置中选择包括过抹除记忆胞的选择存储器区块，其中所述选择存储器区块包括共用基极线以及共用源极线；
提供负电压到所述选择存储器区块的所述共用基极线以及所述共用源极线；以及
提供正电压到耦接于所述选择存储器区块的所述过抹除记忆胞的字线。
10.根据权利要求9所述的快闪存储器装置，其中所述快闪存储器装置的记忆胞是形成于三井结构中。
11.根据权利要求9所述的快闪存储器装置，其中所述选择存储器区块具有与所述快闪存储器装置中执行抹除操作的抹除区块相同的大小。
12.根据权利要求9所述的快闪存储器装置，其中所述存储器控制器还用以：
提供所述负电压到未耦接于所述选择存储器区块的所述过抹除记忆胞的字线。
13.根据权利要求12所述的快闪存储器装置，其中所述负电压的绝对值等于所述正电压的绝对值。
14.根据权利要求12所述的快闪存储器装置，其中所述存储器控制器还用以：
浮接耦接于所述选择存储器区块的所述记忆胞的位元线。
15.根据权利要求9所述的快闪存储器装置，其中对所述选择存储器区块执行福勒诺汉后编程操作的时间长度是依据所述选择存储器区块的所述过抹除记忆胞的门槛电压电平来决定。
16.根据权利要求9所述的快闪存储器装置，其中所述快闪存储器装置的所述记忆胞的各一包括耦接至所述共用基极线的基极端，耦接至所述共用源极线的源极端，耦接至位元线的漏极端以及耦接至所述字线的栅极端。
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