TWI528368B

TWI528368B - 抹除非揮發性記憶體之方法

Info

Publication number: TWI528368B
Application number: TW103112759A
Authority: TW
Inventors: 蔡政宏
Original assignee: 晶豪科技股份有限公司
Priority date: 2014-04-03
Filing date: 2014-04-03
Publication date: 2016-04-01
Also published as: TW201539457A

Description

抹除非揮發性記憶體之方法

本發明係關於一種抹除非揮發性記憶體之方法。

半導體記憶體元件為資料可以被儲存和儲存的資料可以被讀取的元件。半導體記憶體元件可以分類為揮發性記憶體元件和非揮發性記憶體元件。揮發性記憶體元件需要供應電源持續存在以保存資料，而非揮發性記憶體元件在供應電源消失時仍可保存資料。因此，非揮發性記憶體元件被廣泛地使用在電源可能突然被干擾的應用上。

非揮發性記憶體元件包含電子可抹拭唯讀記憶體(Electrically Erasable and Programmable ROM,EEPROM)晶胞，例如flash EEPROM晶胞。圖1顯示一flash EEPROM晶胞10的垂直剖面圖。參照圖1，一深N型井(deep n-type well)12形成於一P型基底11或一主體區域上，而一P型井13形成於該N型井12上。一N型源極區域14和一N型汲極區域15形成於該P型井13內。一P型通道區域(未繪示)形成於該源極區域14和該汲極區域15之間。由一絕緣層16所隔離的一浮接閘極17形成在該P型通道區域上方。由另一絕緣層18所隔離的一控制閘極19形成在該浮接閘極17上方。

圖2顯示一簡化的流程圖，該流程圖顯示執行在包含複數個flash晶胞10的記憶體元件之一完整的抹除運作的多個步驟。參照圖2，該抹除運作包含三個獨立的步驟：預程式化(Preprogramming)步驟22、抹除(Erase)步驟24和過抹除校正(Over Erase Correction,OEC)步驟26。圖3A顯示該些flash EEPROM晶胞10在抹除運作期間的臨界電壓分布狀況，其中，X軸表示記憶體晶胞的臨界電壓位準，而Y軸表示記憶體晶胞的數量。以下參考圖2的流程圖和圖3A的臨界電壓分布狀況說明一完整的抹除運作如何進行。

參照圖2，預程式化步驟22包含步驟222和步驟224。在步驟222中，一預程式化驗證檢查會執行於一所選擇的記憶體區塊中。在預程式化驗證檢查期間，一或多個記憶體晶胞的臨界電壓位準會與一驗證電壓位準PVT進行比較。如果臨界電壓位準小於驗證電壓位準PVT，該流程會進行到步驟224以對一或多個在預程式化驗證檢查中失敗的記憶體晶胞進行一預程式化程序，在該程序中具有預定電壓位準的一預程式化脈波會施加至該一或多個晶胞以增加臨界電壓位準。在步驟224後，該流程會回到步驟222以決定該些記憶體晶胞的臨界電壓位準是否大於該驗證電壓位準PVT。參照圖2，步驟222和224會重複直至該所選擇的記憶體區塊中的每一記憶體晶胞之臨界電壓位準大於該驗證電壓位準PVT。

當預程式化步驟22完成後，該流程會進行到該抹除步驟24中的步驟242以執行一抹除驗證檢查。在抹除驗證檢查期間，一或多個記憶體晶胞的臨界電壓位準會與一驗證電壓位準EVT進行比較。如果臨界電壓位準大於該驗證電壓位準EVT，該流程會進行到步驟244以對整個記憶體區塊進行一抹除程序，在該程序中具有高電壓位準的一或多個抹除脈波會施加至該記憶體區塊以減少記憶體晶胞的臨界電壓位準。在步驟244後，該流程會回到步驟242以決定該些記憶體晶胞的臨界電壓位準是否小於該驗證電壓位準EVT。參照圖2，步驟242和244會重複直至該所選擇的記憶體區塊中的每一記憶體晶胞之臨界電壓位準小於該驗證電壓位準EVT。

在抹除步驟24的運作期間，如果有一個記憶體晶胞未通過該抹除驗證檢查，整個記憶體區塊會接收另一個抹除脈波直至該記憶體區塊中的每一記憶體晶胞之臨界電壓位準小於該驗證電壓位準EVT。依此方式，許多記憶體晶胞可能在抹除步驟24運作期間被過抹除。被過抹除的晶胞具有較低的臨界電壓位準，因此，在讀取晶胞時可能會產生位元線漏電流，而導致讀取失效或是具有較差的程式化能力。因此，需要過抹除校正步驟26來修正過抹除晶胞的臨界電壓位準。

參照圖2，當抹除步驟24完成後，該流程會進行到該過抹除校正步驟26中的步驟262以執行一過抹除校正驗證檢查。在過抹除校正驗證檢查期間，一或多個記憶體晶胞的臨界電壓位準會與一驗證電壓位準OECVT進行比較。如果臨界電壓位準小於該驗證電壓位準OECVT，該流程會進行到步驟264以對整個記憶體區塊進行一過抹除校正程序，在該程序中具有中間電壓位準的一或多個過抹除校正脈波會施加至該記憶體區塊以增加記憶體晶胞的臨界電壓位準。在步驟264後，該流程會回到步驟262以決定該些記憶體晶胞的臨界電壓位準是否大於該驗證電壓位準OECVT。參照圖2，步驟262和264會重複直至該所選擇的記憶體區塊中的每一記憶體晶胞之臨界電壓位準大於該驗證電壓位準OECVT。

參照圖3A，該過抹除校正程序會增加(亦即修正)記憶體晶胞的臨界電壓位準以縮小抹除晶胞的臨界電壓分佈。然而，隨著記憶體晶胞的程式化和抹除循環增加，記憶體晶胞的轉導能力會劣化，這可能會讓某些晶胞的臨界電壓分佈落於原本的設定範圍之外，亦即該些晶胞的臨界電壓分佈落於區間電壓位準OECVT和電壓位準EVT之間分佈的外面，如圖3B所示。此外，在多個循環後，具有較低抹除臨界電壓位準(亦即較靠近電壓位準OECVT)的記憶體晶胞之數量也會增加，其可能造成較高的位元線漏電流和較差的程式化能力。據此，有必要提出一種在高抹除循環後，具有可調整的臨界電壓分佈之非揮發性記憶體元件。

本發明係提供一種抹除非揮發性記憶體之方法，包含：選擇一記憶體區塊以執行一抹除運作；藉由複數個抹除脈波以抹除所選擇的記憶體區塊；接收來自該所選擇的記憶體區塊的抹除資料；根據該抹除資料選擇一過抹除校正驗證電壓位準；以及對該所選擇的記憶體區塊進行過抹除校正直到該所選擇的記憶體區塊內的每一記憶體晶胞之臨界電壓位準大於該過抹除校正驗證電壓位準。

10‧‧‧flash EEPROM晶胞

11‧‧‧P型基底

12‧‧‧深N型井

13‧‧‧P型井

14‧‧‧N型源極區域

15‧‧‧N型汲極區域

16‧‧‧絕緣層

17‧‧‧浮接閘極

18‧‧‧絕緣層

19‧‧‧控制閘極

40‧‧‧記憶體元件

42‧‧‧記憶體控制器

44‧‧‧解碼和位準轉換電路

46‧‧‧充電泵電路

48‧‧‧記憶體陣列

482‧‧‧記憶體區塊

484‧‧‧記憶體區塊

486‧‧‧記憶體區塊

4822‧‧‧晶胞

4824‧‧‧晶胞

4826‧‧‧晶胞

4822’‧‧‧晶胞

4824’‧‧‧晶胞

4826’‧‧‧晶胞

22~26‧‧‧步驟

52~59‧‧‧步驟

圖1顯示一flash EEPROM晶胞的垂直剖面圖。

圖2顯示在非揮發性記憶體元件中執行一習知抹除運作之方法的流程圖。

圖3A顯示記憶體晶胞在抹除運作期間的臨界電壓分布狀況。

圖3B顯示記憶體晶胞在執行過抹除校正運作後的臨界電壓分布狀況。

圖4顯示結合本發明一實施例之一非揮發性半導體記憶體元件的方塊示意圖。

圖5顯示根據本發明一實施例之執行一抹除運作的該非揮發性記憶體元件之方法的流程圖。

圖6顯示根據本發明一實施例之施加於該記憶體區塊的抹除脈波之一時序圖。

圖7A顯示根據本發明一實施例之記憶體晶胞在執行過抹除校正運作後的臨界電壓分布狀況。

圖7B顯示根據本發明另一實施例之記憶體晶胞在執行過抹除校正運作後的臨界電壓分布狀況。

圖8顯示根據本發明另一實施例之施加於該記憶體區塊的抹除脈波之一時序圖。

圖9A顯示根據本發明一實施例之該記憶體區塊之每一晶胞的偏壓方式。

圖9B顯示根據本發明另一實施例之該記憶體區塊之每一晶胞的偏壓方式。

本發明在此所探討的方向為在非揮發性半導體記憶體元件中執行抹除運作的步驟。為了能徹底地瞭解本發明，將在下列的描述中提出執行抹除運作的非揮發性半導體記憶體元件之結構。

圖4顯示結合本發明一實施例之一非揮發性半導體記憶體元件40的方塊示意圖。參照圖4，該記憶體元件40包含一記憶體控制器42、一解碼和位準轉換電路44、一充電泵電路46以及包含複數個記憶體區塊482,484和486的一記憶體陣列48。每一記憶體區塊包含複數個記憶體晶胞(未繪示)。該等晶胞以矩陣的方式排列，且電性耦接至對應的字元線(未繪示)和位元線(未繪示)。

圖5顯示根據本發明一實施例之執行一抹除運作的該非揮發性記憶體元件40之方法的流程圖。該方法概略說明如下。

步驟52：選擇一記憶體區塊以執行一抹除運作。

步驟54：藉由複數個抹除脈波以抹除所選擇的記憶體區塊。

步驟56：接收來自該所選擇的記憶體區塊的抹除資料。

步驟58：根據該抹除資料選擇一過抹除校正驗證電壓位準。

步驟59：對該所選擇的記憶體區塊進行過抹除校正直到該所選擇的記憶體區塊內的每一記憶體晶胞之臨界電壓位準大於該過抹除校正驗證電壓位準。

以下參照圖4和圖5說明該流程圖之細節。參照圖4，該解碼和位準轉換電路44負責接收來自該記憶體控制器42的複數個位址信號。該等位址信號包含列位址信號、行位址信號和區塊選擇信號。在本實施例中，該解碼和位準轉換電路44接收來自該記憶體控制器42的一區塊選擇信號後，根據該區塊選擇信號選擇該記憶體區塊482以執行一完整的抹除運作。該完整的抹除運作包含一預程式化程序、其後的一抹除程序和其後的一可自我調整的過抹除校正程序。該預程式化程序已說明於前，故於茲不再贅述。

參照圖4和圖5，當選擇該記憶體區塊482後且預程式化程序執行於該記憶體區塊後，該流程會進行到步驟54。在步驟54中，來自於該充電泵電路46的複數個具有高電壓位準的抹除脈波會施加至該記憶體區塊482直到該記憶體區塊482內的每一記憶體晶胞通過一抹除驗證檢查。亦即，該記憶體區塊482內的每一記憶體晶胞之臨界電壓低於一抹除驗證臨界電壓位準EVT。在抹除程序運作期間，如果該記憶體區塊482中之任一記憶體晶胞的臨界電壓位準大於該驗證電壓位準EVT時，額外的具有高電壓位準的抹除脈波會施加至該記憶體區塊482以降低晶胞之臨界電壓。

圖6顯示根據本發明一實施例之施加於該記憶體區塊482的抹除脈波之一時序圖。參照圖6，在時間t0和t8期間，連續的脈波會施加至該記憶體區塊482的晶胞上。在本實施例中，該等脈波的電壓位準會從-8V以多個步階的方式持續下降至-10.1V。每一相鄰之脈波的位準以固定的數值減少(300mV)。因此，在時間t7後之脈波的電壓位準會降至-10.1V，其已接近記憶體晶胞的接面崩潰電壓(junction breakdown voltage)。在時間t8後，因為繼續增加的負電壓位準可能會對晶胞造成損害，該記憶體區塊482的抹除程序結束。需注意的是在其他實施例中，每一相鄰之脈波的電壓位準可能以變動的數值減少。

在抹除程序結束後，一自我調整的過抹除校正程序會執行以增加該記憶體區塊482內之晶胞的臨界電壓位準。在施加該過抹除校正脈波前，該記憶體控制器42會根據該記憶體區塊482的抹除資料以決定一新的過抹除校正驗證電壓位準。在本發明一實施例中，該記憶體控制器42可能根據實際施加至該記憶體區塊482之脈波的次數而決定該過抹除校正驗證電壓位準。該記憶體區塊482可能只需要少數幾個脈波(例如兩個或三個連續脈波)即可校正該些晶胞的臨界電壓。在此情形下，可使用一個較低之過抹除校正驗證電壓的位準以獲得較寬廣的臨界電壓分佈。隨著記憶體晶胞的程式化和抹除循環次數增加，會需要多次的抹除脈波以校正晶胞的臨界電壓。在此狀況下，可使用較高之過抹除校正驗證電壓位準以獲得較窄的臨界電壓分佈。

為了決定該過抹除校正驗證電壓位準，該記憶體元件40的一內部計數器(未繪示)會計數施加至該區塊482之抹除脈波的次數，並判斷施加的次數是否大於一預定值PSET。在本實施例中，該預定值PSET設定為6。因此，如果實際施加至該記憶體區塊482之脈波的次數大於6時，執行該過抹除校正驗證時會使用較高之過抹除校正驗證電壓位準OECVT1，如圖7A所示。反之，如果實際施加至該記憶體區塊482之脈波的次數小於6時，執行該過抹除校正驗證時會使用較低之過抹除校正驗證電壓位準OECVT2，如圖7B所示。

在本發明另一實施例中，該記憶體控制器42可根據施加至該記憶體區塊482之抹除脈波的總時間來決定過抹除校正驗證電壓位準。參照圖8,在此實施例中每一脈波具有10μS的時間間隔，且最後一個施加至區塊482的抹除脈波為第七個脈波。當一預定時間間隔設定為50μs時，本實施例中施加至該記憶體區塊482之抹除脈波的總時間大於該預定時間間隔，故該區塊482執行該過抹除校正驗證時會使用較高之過抹除校正驗證電壓的位準，如圖7A所示。如果施加至該記憶體區塊482之抹除脈波的總時間小於該預定時間間隔，則該區塊482執行該過抹除校正驗證時會使用較低之過抹除校正驗證電壓的位準，如圖7B所示。

在上述實施例中，該記憶體控制器42係根據施加至該記憶體區塊482之抹除脈波的次數或總時間來決定過抹除校正驗證電壓的位準。然而，本發明不應以此為限。在本發明又一實施例中，該記憶體控制器42係根據施加至該記憶體區塊482之字元線電壓的位準來決定過抹除校正驗證電壓位準。舉例而言，該記憶體元件40內可配置一電壓比較器(未繪示)來比較施加至該記憶體區塊482之字元線電壓VWL的位準與一預定電壓值VSET(例如-9.3V)。因此，如果施加至該記憶體區塊482之最後一個脈波的位準等於或低於-9.3V時，故該區塊482執行該過抹除校正驗證時會使用較高之過抹除校正驗證電壓的位準，如圖7A所示。反之，如果施加至該記憶體區塊482之最後一個脈波的位準高於-9.3V時，則該區塊482執行該過抹除校正驗證時會使用較低之過抹除校正驗證電壓的位準，如圖7B所示。

在上述實施例中，該記憶體區塊482的每一晶胞4822,4824,4826具有一閘極端(G)、一汲極端(D)、一源極端(S)和一本體端(B)，如圖9A所示。在執行抹除運作時，該些晶胞4822,4824,4826的閘極端會電性連接至一字元線。複數個以步階方式下降之脈波(如圖6所示)會施加至該字元線上直至抹除程序完成。同時，該些晶胞4822,4824,4826的本體端(本體端有時稱為井(well)端)會偏壓至一固定電壓，例如8.5V。然而，本發明不應以此為限。在本發明又一實施例中，如圖9B所示，該些晶胞4822’,4824’,4826’的閘極端會偏壓至一固定電壓，例如-7V，而該些晶胞4822’,4824’,4826’的本體端會接收複數個以步階方式上升之抹除脈波(例如從8V持續上升至10.1V)直至抹除程序完成。此外，每一相鄰之抹除脈波的電壓位準可能以定值或變動的數值增加。

在該過抹除校正驗證電壓位準決定後，一或多個過抹除校正脈波會施加至該記憶體區塊482中臨界電壓位準低於該過抹除校正驗證電壓位準的晶胞。該過抹除校正脈波具有一可調的電壓位準以增加該記憶體區塊482內之晶胞的臨界電壓。在該可自我調整的過抹除校正程序後，該記憶體區塊482內之晶胞的臨界電壓位準會介於一抹除電壓位準EVT和該過抹除校正驗證電壓位準之間，如圖7A和圖7B所示。由於該過抹除校正驗證電壓位準係可調整，該記憶體元件40具有較佳的資料讀取表現和較好的程式化能力。

本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為隨後之申請專利範圍所涵蓋。

52~59‧‧‧步驟

Claims

一種抹除非揮發性記憶體之方法，包含：選擇一記憶體區塊以執行一抹除運作；藉由複數個抹除脈波以抹除所選擇的記憶體區塊；接收來自該所選擇的記憶體區塊的抹除資料；根據該抹除資料選擇一過抹除校正驗證電壓位準；以及對該所選擇的記憶體區塊進行過抹除校正直到該所選擇的記憶體區塊內的每一記憶體晶胞之臨界電壓位準大於該過抹除校正驗證電壓位準。
根據請求項1之方法，其中藉由複數個抹除脈波以抹除該所選擇的記憶體區塊之步驟包含：在每一抹除脈波施加於該所選擇的記憶體區塊後，對該所選擇的記憶體區塊執行一抹除驗證檢查；以及當該所選擇的記憶體區塊內的每一記憶體晶胞通過該抹除驗證檢查後，停止施加該等抹除脈波。
根據請求項1之方法，其中該等抹除脈波的電壓位準係以步階的方式持續變化。
根據請求項1之方法，其中該等抹除脈波施加至該所選擇的記憶體區塊內的每一記憶體晶胞之閘極端。
根據請求項1之方法，其中該等抹除脈波施加至該所選擇的記憶體區塊內的每一記憶體晶胞之本體端。
根據請求項1之方法，其中該抹除資料包含施加於該所選擇之記憶體區塊的該等抹除脈波之次數，且該過抹除校正驗證電壓位準係由該等抹除脈波之次數所決定。
根據請求項6之方法，其中該根據該抹除資料選擇該過抹除校正驗證電壓位準之步驟包含：計數該等抹除脈波之次數；當該次數大於一預定值時，施加一第一過抹除校正驗證電壓位準至該所選擇之記憶體區塊；以及當該次數小於一預定值時，施加一第二過抹除校正驗證電壓位準至該所選擇之記憶體區塊；其中，該第一過抹除校正驗證電壓位準大於該第二過抹除校正驗證電壓位準。
根據請求項1之方法，其中該等抹除脈波中的每一者具有一固定時間間隔，且該抹除資料包含施加於該所選擇之記憶體區塊的該等抹除脈波之總時間間隔。
根據請求項6之方法，其中該根據該抹除資料選擇該過抹除校正驗證電壓位準之步驟包含：計算該總時間間隔；當該總時間間隔大於一預定值時，施加一第一過抹除校正驗證電壓位準至該所選擇之記憶體區塊；以及當該總時間間隔小於一預定值時，施加一第二過抹除校正驗證電壓位準至該所選擇之記憶體區塊；其中，該第一過抹除校正驗證電壓位準大於該第二過抹除校正驗證電壓位準。
根據請求項1之方法，其中該等抹除脈波的電壓位準係以步階的方式持續上升，且該抹除資料包含施加於該所選擇之記憶體區塊的最終脈波之電壓位準。
根據請求項10之方法，其中該根據該抹除資料選擇該過抹除校正驗證電壓位準之步驟包含：比較該最終脈波之電壓位準與一預定值；若該最終脈波之電壓位準大於該預定值時，施加一第一過抹除校正驗證電壓位準至該所選擇之記憶體區塊；以及若該最終脈波之電壓位準小於該預定值時，施加一第二過抹除校正驗證電壓位準至該所選擇之記憶體區塊；其中，該第一過抹除校正驗證電壓位準大於該第二過抹除校正驗證電壓位準。