CN105006252A - 抹除非易失性存储器的方法 - Google Patents

Abstract

一种抹除非易失性存储器的方法，包含：选择一存储器区块以执行一抹除运作；藉由多个抹除脉冲以抹除所选择的存储器区块；接收来自该所选择的存储器区块的抹除数据；根据该抹除数据选择一过抹除校正验证电压电平；以及对该所选择的存储器区块进行过抹除校正直到该所选择的存储器区块内的每一存储器晶胞的临界电压电平大于该过抹除校正验证电压电平。

Description

抹除非易失性存储器的方法

技术领域

本发明涉及一种抹除非易失性存储器的方法。

背景技术

半导体存储器元件为数据可以被存储和存储的数据可以被读取的元件。半导体存储器元件可以分类为易失性存储器元件和非易失性存储器元件。易失性存储器元件需要供应电源持续存在以保存数据，而非易失性存储器元件在供应电源消失时仍可保存数据。因此，非易失性存储器元件被广泛地使用在电源可能突然被干扰的应用上。

非易失性存储器元件包含电子可抹拭只读存储器(Electrically Erasableand Programmable ROM，EEPROM)晶胞，例如flash EEPROM晶胞。图1显示一flash EEPROM晶胞10的垂直剖面图。参照图1，一深N型井(deepn-type well)12形成于一P型基底11或一主体区域上，而一P型井13形成于该N型井12上。一N型源极区域14和一N型漏极区域15形成于该P型井13内。一P型通道区域(未绘示)形成于该源极区域14和该漏极区域15之间。由一绝缘层16所隔离的一浮接栅极17形成在该P型通道区域上方。由另一绝缘层18所隔离的一控制栅极19形成在该浮接栅极17上方。

图2显示一简化的流程图，该流程图显示执行在包含多个flash晶胞10的存储器元件的一完整的抹除运作的多个步骤。参照图2，该抹除运作包含三个独立的步骤：预编程(Preprogramming)步骤22、抹除(Erase)步骤24和过抹除校正(Over Erase Correction，OEC)步骤26。图3A显示这些flash EEPROM晶胞10在抹除运作期间的临界电压分布状况，其中，X轴表示存储器晶胞的临界电压电平，而Y轴表示存储器晶胞的数量。以下参考图2的流程图和图3A的临界电压分布状况说明一完整的抹除运作如何进行。

参照图2，预编程步骤22包含步骤222和步骤224。在步骤222中，一预编程验证检查会执行于一所选择的存储器区块中。在预编程验证检查期间，一或多个存储器晶胞的临界电压电平会与一验证电压电平PVT进行比较。如果临界电压电平小于验证电压电平PVT，该流程会进行到步骤224以对一或多个在预编程验证检查中失败的存储器晶胞进行一预编程程序，在该程序中具有预定电压电平的一预编程脉冲会施加至该一或多个晶胞以增加临界电压电平。在步骤224后，该流程会回到步骤222以决定这些存储器晶胞的临界电压电平是否大于该验证电压电平PVT。参照图2，步骤222和224会重复直至该所选择的存储器区块中的每一存储器晶胞的临界电压电平大于该验证电压电平PVT。

当预编程步骤22完成后，该流程会进行到该抹除步骤24中的步骤242以执行一抹除验证检查。在抹除验证检查期间，一或多个存储器晶胞的临界电压电平会与一验证电压电平EVT进行比较。如果临界电压电平大于该验证电压电平EVT，该流程会进行到步骤244以对整个存储器区块进行一抹除程序，在该程序中具有高电压电平的一或多个抹除脉冲会施加至该存储器区块以减少存储器晶胞的临界电压电平。在步骤244后，该流程会回到步骤242以决定这些存储器晶胞的临界电压电平是否小于该验证电压电平EVT。参照图2，步骤242和244会重复直至该所选择的存储器区块中的每一存储器晶胞的临界电压电平小于该验证电压电平EVT。

在抹除步骤24的运作期间，如果有一个存储器晶胞未通过该抹除验证检查，整个存储器区块会接收另一个抹除脉冲直至该存储器区块中的每一存储器晶胞的临界电压电平小于该验证电压电平EVT。依此方式，许多存储器晶胞可能在抹除步骤24运作期间被过抹除。被过抹除的晶胞具有较低的临界电压电平，因此，在读取晶胞时可能会产生位线漏电流，而导致读取失效或是具有较差的编程能力。因此，需要过抹除校正步骤26来修正过抹除晶胞的临界电压电平。

参照图2，当抹除步骤24完成后，该流程会进行到该过抹除校正步骤26中的步骤262以执行一过抹除校正验证检查。在过抹除校正验证检查期间，一或多个存储器晶胞的临界电压电平会与一验证电压电平OECVT进行比较。如果临界电压电平小于该验证电压电平OECVT，该流程会进行到步骤264以对整个存储器区块进行一过抹除校正程序，在该程序中具有中间电压电平的一或多个过抹除校正脉冲会施加至该存储器区块以增加存储器晶胞的临界电压电平。在步骤264后，该流程会回到步骤262以决定这些存储器晶胞的临界电压电平是否大于该验证电压电平OECVT。参照图2，步骤262和264会重复直至该所选择的存储器区块中的每一存储器晶胞的临界电压电平大于该验证电压电平OECVT。

参照图3A，该过抹除校正程序会增加(亦即修正)存储器晶胞的临界电压电平以缩小抹除晶胞的临界电压分布。然而，随着存储器晶胞的编程和抹除循环增加，存储器晶胞的转导能力会劣化，这可能会让某些晶胞的临界电压分布落于原本的设定范围之外，亦即这些晶胞的临界电压分布落于区间电压电平OECVT和电压电平EVT之间分布的外面，如图3B所示。此外，在多个循环后，具有较低抹除临界电压电平(亦即较靠近电压电平OECVT)的存储器晶胞的数量也会增加，其可能造成较高的位线漏电流和较差的编程能力。据此，有必要提出一种在高抹除循环后，具有可调整的临界电压分布的非易失性存储器元件。

发明内容

本发明提供一种抹除非易失性存储器的方法，包含：选择一存储器区块以执行一抹除运作；藉由多个抹除脉冲以抹除所选择的存储器区块；接收来自该所选择的存储器区块的抹除数据；根据该抹除数据选择一过抹除校正验证电压电平；以及对该所选择的存储器区块进行过抹除校正直到该所选择的存储器区块内的每一存储器晶胞的临界电压电平大于该过抹除校正验证电压电平。

附图说明

图1显示一flash EEPROM晶胞的垂直剖面图。

图2显示在非易失性存储器元件中执行一已知抹除运作的方法的流程图。

图3A显示存储器晶胞在抹除运作期间的临界电压分布状况。

图3B显示存储器晶胞在执行过抹除校正运作后的临界电压分布状况。

图4显示结合本发明一实施例的一非易失性半导体存储器元件的方块示意图。

图5显示根据本发明一实施例的执行一抹除运作的该非易失性存储器元件的方法的流程图。

图6显示根据本发明一实施例的施加于该存储器区块的抹除脉冲的一时序图。

图7A显示根据本发明一实施例的存储器晶胞在执行过抹除校正运作后的临界电压分布状况。

图7B显示根据本发明另一实施例的存储器晶胞在执行过抹除校正运作后的临界电压分布状况。

图8显示根据本发明另一实施例的施加于该存储器区块的抹除脉冲的一时序图。

图9A显示根据本发明一实施例的该存储器区块的每一晶胞的偏压方式。

图9B显示根据本发明另一实施例的该存储器区块的每一晶胞的偏压方式。

【符号说明】

10              flash EEPROM晶胞

11              P型基底

12              深N型井

13              P型井

14              N型源极区域

15              N型漏极区域

16              绝缘层

17              浮接栅极

18              绝缘层

19              控制栅极

40              存储器元件

42              存储器控制器

44              解码和电平转换电路

46              充电泵电路

48              存储器阵列

482             存储器区块

484             存储器区块

486             存储器区块

4822            晶胞

4824            晶胞

4826               晶胞

4822’             晶胞

4824’             晶胞

4826’             晶胞

22～26             步骤

52～59             步骤

具体实施方式

本发明在此所探讨的方向为在非易失性半导体存储器元件中执行抹除运作的步骤。为了能彻底地了解本发明，将在下列的描述中提出执行抹除运作的非易失性半导体存储器元件的结构。

图4显示结合本发明一实施例的一非易失性半导体存储器元件40的方块示意图。参照图4，该存储器元件40包含一存储器控制器42、一解码和电平转换电路44、一充电泵电路46以及包含多个存储器区块482，484和486的一存储器阵列48。每一存储器区块包含多个存储器晶胞(未绘示)。该等晶胞以矩阵的方式排列，且电性耦接至对应的字线(未绘示)和位线(未绘示)。

图5显示根据本发明一实施例的执行一抹除运作的该非易失性存储器元件40的方法的流程图。该方法概略说明如下。

步骤52：选择一存储器区块以执行一抹除运作。

步骤54：藉由多个抹除脉冲以抹除所选择的存储器区块。

步骤56：接收来自该所选择的存储器区块的抹除数据。

步骤58：根据该抹除数据选择一过抹除校正验证电压电平。

步骤59：对该所选择的存储器区块进行过抹除校正直到该所选择的存储器区块内的每一存储器晶胞的临界电压电平大于该过抹除校正验证电压电平。

以下参照图4和图5说明该流程图的细节。参照图4，该解码和电平转换电路44负责接收来自该存储器控制器42的多个地址信号。该等地址信号包含列地址信号、行地址信号和区块选择信号。在本实施例中，该解码和电平转换电路44接收来自该存储器控制器42的一区块选择信号后，根据该区块选择信号选择该存储器区块482以执行一完整的抹除运作。该完整的抹除运作包含一预编程程序、其后的一抹除程序和其后的一可自我调整的过抹除校正程序。该预编程程序已说明于前，故现在不再赘述。

参照图4和图5，当选择该存储器区块482后且预编程程序执行于该存储器区块后，该流程会进行到步骤54。在步骤54中，来自于该充电泵电路46的多个具有高电压电平的抹除脉冲会施加至该存储器区块482直到该存储器区块482内的每一存储器晶胞通过一抹除验证检查。亦即，该存储器区块482内的每一存储器晶胞的临界电压低于一抹除验证临界电压电平EVT。在抹除程序运作期间，如果该存储器区块482中的任一存储器晶胞的临界电压电平大于该验证电压电平EVT时，额外的具有高电压电平的抹除脉冲会施加至该存储器区块482以降低晶胞的临界电压。

图6显示根据本发明一实施例的施加于该存储器区块482的抹除脉冲的一时序图。参照图6，在时间t0和t8期间，连续的脉冲会施加至该存储器区块482的晶胞上。在本实施例中，该等脉冲的电压电平会从-8V以多个步阶的方式持续下降至-10.1V。每一相邻的脉冲的电平以固定的数值减少(300mV)。因此，在时间t7后的脉冲的电压电平会降至-10.1V，其已接近存储器晶胞的接面崩溃电压(junction breakdown voltage)。在时间t8后，因为继续增加的负电压电平可能会对晶胞造成损害，该存储器区块482的抹除程序结束。需注意的是在其他实施例中，每一相邻的脉冲的电压电平可能以变动的数值减少。

在抹除程序结束后，一自我调整的过抹除校正程序会执行以增加该存储器区块482内的晶胞的临界电压电平。在施加该过抹除校正脉冲前，该存储器控制器42会根据该存储器区块482的抹除数据以决定一新的过抹除校正验证电压电平。在本发明一实施例中，该存储器控制器42可能根据实际施加至该存储器区块482的脉冲的次数而决定该过抹除校正验证电压电平。该存储器区块482可能只需要少数几个脉冲(例如两个或三个连续脉冲)即可校正这些晶胞的临界电压。在此情形下，可使用一个较低的过抹除校正验证电压的电平以获得较宽广的临界电压分布。随着存储器晶胞的编程和抹除循环次数增加，会需要多次的抹除脉冲以校正晶胞的临界电压。在此状况下，可使用较高的过抹除校正验证电压电平以获得较窄的临界电压分布。

为了决定该过抹除校正验证电压电平，该存储器元件40的一内部计数器(未绘示)会计数施加至该区块482的抹除脉冲的次数，并判断施加的次数是否大于一预定值PSET。在本实施例中，该预定值PSET设定为6。因此，如果实际施加至该存储器区块482的脉冲的次数大于6时，执行该过抹除校正验证时会使用较高的过抹除校正验证电压电平OECVT1，如图7A所示。反之，如果实际施加至该存储器区块482的脉冲的次数小于6时，执行该过抹除校正验证时会使用较低的过抹除校正验证电压电平OECVT2，如图7B所示。

在本发明另一实施例中，该存储器控制器42可根据施加至该存储器区块482的抹除脉冲的总时间来决定过抹除校正验证电压电平。参照图8，在此实施例中每一脉冲具有10μS的时间间隔，且最后一个施加至区块482的抹除脉冲为第七个脉冲。当一预定时间间隔设定为50μs时，本实施例中施加至该存储器区块482的抹除脉冲的总时间大于该预定时间间隔，故该区块482执行该过抹除校正验证时会使用较高的过抹除校正验证电压的电平，如图7A所示。如果施加至该存储器区块482的抹除脉冲的总时间小于该预定时间间隔，则该区块482执行该过抹除校正验证时会使用较低的过抹除校正验证电压的电平，如图7B所示。

在上述实施例中，该存储器控制器42根据施加至该存储器区块482的抹除脉冲的次数或总时间来决定过抹除校正验证电压的电平。然而，本发明不应以此为限。在本发明又一实施例中，该存储器控制器42根据施加至该存储器区块482的字线电压的电平来决定过抹除校正验证电压电平。举例而言，该存储器元件40内可配置一电压比较器(未绘示)来比较施加至该存储器区块482的字线电压VWL的电平与一预定电压值VSET(例如-9.3V)。因此，如果施加至该存储器区块482的最后一个脉冲的电平等于或低于-9.3V时，故该区块482执行该过抹除校正验证时会使用较高的过抹除校正验证电压的电平，如图7A所示。反之，如果施加至该存储器区块482的最后一个脉冲的电平高于-9.3V时，则该区块482执行该过抹除校正验证时会使用较低的过抹除校正验证电压的电平，如图7B所示。

在上述实施例中，该存储器区块482的每一晶胞4822，4824，4826具有一栅极端(G)、一漏极端(D)、一源极端(S)和一本体端(B)，如图9A所示。在执行抹除运作时，这些晶胞4822，4824，4826的栅极端会电性连接至一字线。多个以步阶方式下降的脉冲(如图6所示)会施加至该字线上直至抹除程序完成。同时，这些晶胞4822，4824，4826的本体端(本体端有时称为井(well)端)会偏压至一固定电压，例如8.5V。然而，本发明不应以此为限。在本发明又一实施例中，如图9B所示，这些晶胞4822’，4824’，4826’的栅极端会偏压至一固定电压，例如-7V，而这些晶胞4822’，4824’，4826’的本体端会接收多个以步阶方式上升的抹除脉冲(例如从8V持续上升至10.1V)直至抹除程序完成。此外，每一相邻的抹除脉冲的电压电平可能以定值或变动的数值增加。

在该过抹除校正验证电压电平决定后，一或多个过抹除校正脉冲会施加至该存储器区块482中临界电压电平低于该过抹除校正验证电压电平的晶胞。该过抹除校正脉冲具有一可调的电压电平以增加该存储器区块482内的晶胞的临界电压。在该可自我调整的过抹除校正程序后，该存储器区块482内的晶胞的临界电压电平会介于一抹除电压电平EVT和该过抹除校正验证电压电平之间，如图7A和图7B所示。由于该过抹除校正验证电压电平系可调整，该存储器元件40具有较佳的数据读取表现和较好的编程能力。

本发明的技术内容及技术特点已揭示如上，然而本领域技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的替换及修饰，并为所附的权利要求书所涵盖。

Claims (11)

1.一种抹除非易失性存储器的方法，包含：

选择一存储器区块以执行一抹除运作；

藉由多个抹除脉冲以抹除所选择的存储器区块；

接收来自该所选择的存储器区块的抹除数据；

根据该抹除数据选择一过抹除校正验证电压电平；以及

对该所选择的存储器区块进行过抹除校正直到该所选择的存储器区块内的每一存储器晶胞的临界电压电平大于该过抹除校正验证电压电平。

2.根据权利要求1的方法，其中藉由多个抹除脉冲以抹除该所选择的存储器区块的步骤包含：

在每一抹除脉冲施加于该所选择的存储器区块后，对该所选择的存储器区块执行一抹除验证检查；以及

当该所选择的存储器区块内的每一存储器晶胞通过该抹除验证检查后，停止施加所述抹除脉冲。

3.根据权利要求1的方法，其中该等抹除脉冲的电压电平以步阶的方式持续变化。

4.根据权利要求1的方法，其中所述抹除脉冲施加至该所选择的存储器区块内的每一存储器晶胞的栅极端。

5.根据权利要求1的方法，其中该等抹除脉冲施加至该所选择的存储器区块内的每一存储器晶胞的本体端。

6.根据权利要求1的方法，其中该抹除数据包含施加于该所选择的存储器区块的该等抹除脉冲的次数，且该过抹除校正验证电压电平由所述抹除脉冲的次数所决定。

7.根据权利要求6的方法，其中该根据该抹除数据选择该过抹除校正验证电压电平的步骤包含：

计数所述抹除脉冲的次数；

当该次数大于一预定值时，施加一第一过抹除校正验证电压电平至该所选择的存储器区块；以及

当该次数小于一预定值时，施加一第二过抹除校正验证电压电平至该所选择的存储器区块；

其中，该第一过抹除校正验证电压电平大于该第二过抹除校正验证电压电平。

8.根据权利要求1的方法，其中所述抹除脉冲中的每一个具有一固定时间间隔，且该抹除数据包含施加于该所选择的存储器区块的该等抹除脉冲的总时间间隔。

9.根据权利要求6的方法，其中该根据该抹除数据选择该过抹除校正验证电压电平的步骤包含：

计算该总时间间隔；

当该总时间间隔大于一预定值时，施加一第一过抹除校正验证电压电平至该所选择的存储器区块；以及

当该总时间间隔小于一预定值时，施加一第二过抹除校正验证电压电平至该所选择的存储器区块；

其中，该第一过抹除校正验证电压电平大于该第二过抹除校正验证电压电平。

10.根据权利要求1的方法，其中所述抹除脉冲的电压电平以步阶的方式持续上升，且该抹除数据包含施加于该所选择的存储器区块的最终脉冲的电压电平。

11.根据权利要求10的方法，其中该根据该抹除数据选择该过抹除校正验证电压电平的步骤包含：

比较该最终脉冲的电压电平与一预定值；

若该最终脉冲的电压电平大于该预定值时，施加一第一过抹除校正验证电压电平至该所选择的存储器区块；以及

若该最终脉冲的电压电平小于该预定值时，施加一第二过抹除校正验证电压电平至该所选择的存储器区块；

其中，该第一过抹除校正验证电压电平大于该第二过抹除校正验证电压电平。