JP6265666B2 - 適応的書き込み操作を用いる不揮発性メモリ（ｎｖｍ） - Google Patents

Description

本開示は、概して不揮発性メモリ（ＮＶＭ）に関し、より具体的には、適応的書き込み操作を含むＮＶＭに関する。

一般的な不揮発性メモリ（ＮＶＭ）は、プログラム／消去サイクルの数が増大するにつれて、電荷トラッピングに起因してプログラムおよび消去のような書き込み操作を実行するのがより困難になる傾向にある。書き込みが遅くなると重大事に至る場合があり、それが帰属するシステムの性能が低下する結果となる。これは、過消去によっていくつかのビットセルが漏れの高い状態におかれる、ソフトプログラミングを含む書き込みプロセスのいずれの部分においても重大事になる可能性がある。その場合、ソフトプログラミングが使用されて、これらのＮＶＭセルをそれらの漏れの高い状態から除去するための閾値電圧がわずかに増大する。書き込みのトンネリング部分が消去に対して標準的である場合であっても、これはプログラミングにも使用することができる。いずれにせよ、書き込み速度は、通常のプログラミング、消去、またはソフトプログラミングであるかにかかわらず、電荷トラッピングによって悪影響を受ける可能性がある。通常のプログラム、消去、ソフトプログラム操作の各々を含む各書き込み操作は、一般的に、関連する高電圧パルスの大きさを、ビットセルの書き込みパフォーマンスと信頼性との間のトレードオフである割合で増加させる。現行の書き込み操作は、半導体技術の他の態様について発生している拡大の速度についていくのに困難を強いられている。メモリセルの技術および形状が小さくなり、動作温度が増大するにつれて、書き込み時間は管理されなければならない課題となる。

したがって、上記で提示した１つ以上の問題を改善する書き込み操作が必要とされている。

本開示の利益、特徴、および利点は、以下の記載、および添付の図面に関してよりよく理解されるようになる。

一実施形態による不揮発性メモリ（ＮＶＭ）を含む集積回路のブロック図。 ＮＶＭアレイおよびＮＶＭコントローラを有する図１のＮＶＭのより詳細なブロック図。 概して図２のＮＶＭコントローラによって制御される図２のＮＶＭアレイに対する書き込み操作のフローチャート図。 図３のフローチャートの理解に有用な電圧グラフ。 図３のフローチャートの理解に有用な第１の分布グラフ。 図３のフローチャートの理解に有用な第２の分布グラフ。 図３のフローチャートの理解に有用な第３の分布グラフ。 消去操作である書き込み操作を示すより詳細なフローチャート。 プログラム操作である書き込み操作を示すより詳細なフローチャート。

一態様では、不揮発性メモリは、電荷トラッピングによる問題のような、プログラム／消去サイクル中に生じる、書き込みを実行する上での困難を克服するために、必要な場合に書き込みパルスのランプ速度が増大される書き込み操作を有する。最初に初期ランプ速度に応じた書き込みパルスを使用した後、メモリセルは過度に遅い速度で移動しているか否かを調べるために試験される。そうでない場合、メモリセルは、書き込みパルスの通常ランプ速度に応じた書き込みに成功するまで、継続して書き込まれる。他方、メモリセルが過度に遅く移動している場合、書き込みは継続するが、これは通常ランプ速度と比較して増大した割合でランピングされた書き込みパルスを使用する。これは、ＮＶＭセルの書き込みに成功するか、または書き込みに長くかかり過ぎて終了されるまで継続する。これには、プログラム／消去サイクルがまだ大きくなっていないにもかかわらず通常ランプ速度が不必要に高い場合と比較して、書き込みに起因する損傷が低減するという効果がある。代わりに、プログラム／消去サイクルが大きくなる結果としてセル劣化または電荷トラッピングに起因して書き込みが長くなりすぎることを見越して、書き込みパルスは、書き込み時間の指定を満たすためにより急速にランピングされる。これは、プログラム／消去サイクルが大きくなる前の時間の間に通常ランプ速度をより遅くして損傷を低減することによって、書き込みが失敗する時点の前のプログラム／消去サイクルの全体的なカウントを増大させるだけでなく、書き込み操作におけるビットセル移動速度の監視に基づいて増大したランプ速度に自動的かつ適応的に切り替えることによって、プログラム／消去サイクルカウントが大きくなった後の書き込みパフォーマンスをも改善する。

図１は、一実施形態による不揮発性メモリ（ＮＶＭ）１０３を含む集積回路１００のブロック図である。図示の実施形態では、集積回路（ＩＣ）１００は、複数の信号またはビットを用いて、バスなどのような適切なインターフェース１０５を介してＮＶＭ１０３に結合される少なくとも１つのプロセッサ１０１を含むシステム・オン・チップ（ＳＯＣ）などを実装してもよい。ＩＣ１００は、他のメモリデバイスのような他の回路、モジュールまたはデバイス、他の機能モジュール（図示せず）、および、入力、出力または入出力（Ｉ／Ｏ）ポートまたはピンなどのような外部インターフェース（図示せず）を含んでもよい。代替的な一実施形態では、ＮＶＭ１０３は、他のデバイスを一切有せず単独でＩＣ１００上に集積される。別の代替的な実施形態では、プロセッサ１０１、ＮＶＭ１０３およびインターフェース１０５は、ＩＣ１００上のより大きなシステムの一部である。

図２は、インターフェース１０５に結合される、一実施形態に応じたＮＶＭ１０３のより詳細なブロック図である。ＮＶＭ１０３は、ＮＶＭアレイ２０１と、ＮＶＭアレイ２０１に結合される行デコーダ２０３と、ＮＶＭアレイ２０１に結合される列ロジック２０５と、インターフェース１０５、ＮＶＭアレイ２０１、列ロジック２０５、および行デコーダ２０３に結合されるＮＶＭコントローラ２０７とを含む。列ロジック２０５は列デコーダおよびセンス増幅器（図示せず）を組み込んでおり、各インターフェースは複数の信号またはビットを用いて図示されている。ＮＶＭコントローラ２０７は、インターフェース１０５または他のインターフェースを通じて通信されるようにプロセッサ（複数の場合もあり）１０１に応答するなどして、行デコーダ２０３および列ロジック２０５を通じてＮＶＭアレイ２０１の手順を制御する。ＮＶＭコントローラ２０７は、行デコーダ２０３に行アドレスを提供し、列ロジック２０５に列アドレスを提供することによって、ＮＶＭアレイ２０１内のメモリセルにアクセスする。列ロジック２０５を介してＮＶＭアレイ２０１内にデータが書き込まれ、当該アレイからデータが読み出される。ＮＶＭコントローラ２０７はまた、（図示されていない対応するスイッチおよびコントローラを介して）ＮＶＭアレイ２０１に対するソースおよびウェル電圧を駆動する。

ＮＶＭコントローラ２０７内には、電荷ポンプ２０９、閾値電圧（Ｖｔ）モニタ２１１、プログラムランプ速度制御ロジック２１３、および消去ランプ速度制御ロジック２１５が示されている。チャージポンプ２０９は、消去ゲート電圧を提供する負電荷ポンプ、プログラムゲート電圧および消去ｐウェル電圧を提供する正電荷ポンプ、および、プログラムドレイン電圧を提供するドレインポンプを含むことができる。所定のＶｔ検証読み出しレベルにおける列ロジック２０５からの出力データがＶｔモニタ２１１に提供される。Ｖｔモニタ２１１、プログラムランプ速度制御ロジック２１３、および消去ランプ速度制御ロジック２１５は、所定数のプログラム／消去パルス後の中間のＶｔ検証読み出しを監視することによって、プログラムランプ速度および消去ランプ速度を適応的に調整する。

ＮＶＭアレイ２０１は、１つ以上のブロックのメモリセルを組み込んでおり、各メモリブロックは、たとえば、１６キロバイト（ｋＢ），３２ｋＢ，６４ｋＢ，１２８ｋＢ，２５６ｋＢなどのような、選択されるブロックサイズを有する。ＮＶＭアレイ２０１内のメモリセルは一般的に、ｐウェル（ＰＷ）およびｎウェル（ＮＷ）を含む分離されたウェルとともに、ゲート（Ｇ）端子、ドレイン（Ｄ）端子およびソース（Ｓ）端子を有する。一実施形態では、各メモリブロックは、メモリセルの行および列を成すように編成される。メモリセルの各行のゲート端子は、行デコーダ２０３に結合される複数のワード線のうちの対応するものに結合される。メモリセルの各列のドレイン端子は、列ロジック２０５に結合される複数のビット線のうちの対応するものに結合される。各メモリセルのソース端子およびウェル（ＰＷおよびＮＷ）は、ＮＶＭコントローラ２０７によって駆動および制御される。

図示のように、ＮＶＭアレイ２０１は、プログラムおよび消去手順が適応的に調整可能または構成可能なランプ速度で実行されることを可能にするように構成される少なくとも１つのメモリブロック２０２を含む。

ＮＶＭアレイ２０１内のメモリセルは、半導体構成、層状シリコン金属ナノ結晶などのような、いくつかの構成のうちのいずれか１つに応じて実装されることができる。一実施形態では、各メモリセルは、シリコン基板などの上に実装される。一実施形態では、各メモリセルのｐウェルはｎウェルによってＰ型基板から分離される。各メモリセルのドレインおよびソース端子を形成する一対のｎ＋型ドープ領域（図示せず）が、ｐウェル内に形成される。各メモリセルは、ゲート端子を形成する、ｐウェル上に形成される酸化物層（図示せず）、酸化物層上に設けられるフローティングゲート（図示せず）、フローティングゲート上に設けられる絶縁体層（図示せず）、および絶縁体層上に設けられる制御ゲート（図示せず）を含む、積層ゲート構造などをさらに含む。ｐウェルは一般的に、グランド電圧Ｖｓｓに結合され、ｎウェルは一般的に、本明細書において説明するように、ＦＮ消去パルスの間を除いてソース電圧Ｖｄｄに結合される。Ｖｄｄの電圧レベルは特定の実施態様に応じて決まる。

一実施形態では、本明細書においてさらに説明するように、消去およびプログラム手順の間に電圧パルスがメモリセルに印加されるとき、メモリセルのｐウェルおよびｎウェルはともに結合されるかまたは他の様態で駆動されて、集合的にランプパルス電圧を受け取る。「消去パルス」は、メモリブロック２０２の各メモリセルに印加されると考えられ、ゲート端子は選択される消去パルス電圧に駆動され、ｐウェルおよびｎウェルは集合的に、連続的に増大する消去ランプパルス電圧を受け取る。したがって、メモリセルに印加される各消去パルスは、ゲート端子に印加される消去パルス電圧、および、メモリセルの少なくとも１つのウェル接続に印加される消去ランプパルス電圧を含む。「プログラムパルス」は、メモリブロック２０２のうちのメモリセルのグループに印加されると考えられ、ゲート端子はランピングされたプログラムゲート電圧に駆動され、ドレイン端子は選択されたプログラムドレイン電圧に駆動される。プログラムパルスは、メモリセルのグループがプログラムされるまでメモリセルのグループに印加されることになり、そのような手順は、メモリブロック全体がプログラムされるまで、メモリブロック内の他のメモリセルに対して反復することができる。ソフトプログラムパルスはプログラムパルスと同様であるが、ゲート電圧がより低い。書き込み操作は、プログラム、消去、またはソフトプログラム操作であることができ、書き込みパルスは、消去パルス、ソフトプログラムパルス、またはプログラムパルスであってもよい。

本開示は、消去ランプパルス電圧がメモリセルのｐウェルおよびｎウェルに印加され、一方でゲート端子が相対的に固定された大きさを有する消去パルス電圧を受け取る例示的なＮＶＭ技術を使用して説明される。他のＮＶＭ技術などを使用するもののような代替的な実施形態では、代わりに消去ランプパルス電圧は、ゲート端子などのような、消去されているメモリセルの異なる接続または端子に印加される。

本開示は、ランピングされたプログラムパルス電圧がメモリセルのゲートに印加され、一方でドレイン端子が相対的に固定された大きさを有する、異なるプログラムパルス電圧を受け取る例示的なＮＶＭ技術をも使用して説明される。他のＮＶＭ技術などを使用するもののような代替的な実施形態では、代わりにプログラム電圧は、プログラミングされているメモリセルの異なる接続または端子に印加される。これは、ソフトプログラミングにも当てはまることができるが、ゲートに印加されるパルスはより低いレベルにある。

図３は方法３００のフローチャート図であり、これは、概して、図２のＮＶＭアレイ２０１内のメモリブロック２０２に対して図２のＮＶＭコントローラ２０７によって制御される書き込み操作を実行する方法であり、ステップ３０２，３０４，３０６，３０８，３１０，３１２，３１４、および３１６を含む。方法３００に関係するいくらかの詳細を図４、図５、図６、および図７に示す。ステップ３０２において、書き込みパルスがメモリブロック２０２に印加されて、書き込み操作が開始される。ステップ３０４において、書き込みパルスを受け取るメモリセルが検証電圧に応じた閾値電圧に達したか否かについて判定が行われる。これらのメモリセルのすべてがこの閾値電圧に達している場合、書き込み操作はステップ３０６において示されているように完了する。これらのメモリセルのうちの１つ以上が検証電圧に応じた閾値電圧に達していない場合、ステップ３０８において、ランプ速度変更が必要か否かを判定するために、所定数の書き込みパルスが印加されたか否かについて判定が行われる。答えがいいえである場合、ステップ３１４において、最大数のパルスが印加されたか否かについて判定が行われる。最大値が印加されている場合、書き込み操作はステップ３１６において示されているように失敗している。最大値が印加されていない場合、ステップ３０２について図示のように別の書き込みパルスが印加される。プロセスは、ステップ３０４において判定されるように書き込まれているＮＶＭセルのすべてがパスするか、またはランプ速度決定に至ったことを意味する、ステップ３０８におけるランプ速度決定が「はい」になるかのいずれかまで、このように継続する。一例として、ランプ速度決定点は、開始からの所定数のパルスにおけるものであってもよい。この「はい」点まで、書き込みパルスは図４に示すような初期ランプ速度に従っている。図４の例において、或る数の書き込みパルスが第１のレベル４０３に存在しており、別の数が第２のレベル４０５に存在している。

ランプ速度変更決定のときである場合、ステップ３１０において、書き込まれているＮＶＭセルのすべてが暫定レベルへの書き込みに成功したか否かについて判定が行われる。図５および図６は、消去操作である書き込み操作の例に関する２つの可能性を示す。図５には、書き込まれているＮＶＭセルの最初の分布としての分布５０２、および、ランプ速度変更に対する決定の時点における暫定分布が示されている。書き込み、この場合は消去に成功するために、書き込まれているＮＶＭセルのすべては、ステップ３０４の消去検証によって判定されるときに十分に低い閾値電圧を有していると検証されていなければならない。図５において、ＮＶＭメモリセルのいずれも書き込みに成功していない。加えて、ステップ３１０において示されているように、より低い要件が満たされているか否かについての判定に関してさらなる試験がある。このより低い要件は、書き込まれているＮＶＭセルが、相対的に大きい数のプログラム／消去サイクルの後にパフォーマンス劣化を受けていたかのように振る舞っているか否かを判定するためのものである。この場合、書き込まれているＮＶＭセルのすべてがこの挙動を有するとは限らず、これは、分布全体が、それらが図５のグラフに示すように暫定検証点の左にあるように十分にその閾値電圧を変更されているためである。したがって、ステップ３０８のランプ速度決定点に達したときに状況が図５に示すようなものである場合、ステップ３１０における決定は、暫定閾値電圧要件が満たされており、試験をパスしているというものである。この場合、書き込みプロセスは、書き込みパルスについて図４に示すような通常ランプ速度４０４で継続する。通常ランプ速度４０４のこの例において、次のレベルはレベル４０５，４０７，４０９であり、最終的には４０８のピーク電圧である。初期ランプ速度４０２と組み合わされた通常ランプ速度４０４の次のレベルへの各遷移は、同じ数の書き込みパルスによって隔てられている。すなわち、通常ランプ速度は初期ランプ速度と同じである。ピーク電圧４０８においてタイムアウトする前に可能なパルスの数は、他のレベルのいずれかにおけるパルスの数の約２倍であると考えられるが、これは正確なスケールではなく、差はそれよりもはるかに大きいものである可能性がある。実際の数は、プログラム／消去サイクルの数による劣化の特定の特性に基づいて経験的に求められる。

他方、図６に示す可能性は、ＮＶＭセルのうちのいくつかが暫定検証の左に移動するのに十分に閾値電圧を変更されていないことである。これは、多数のプログラム／消去サイクルに起因してパフォーマンス劣化があったこと、および、書き込み操作の完了に成功するために書き込み操作のランプ速度を増大させることが望ましいことを示している。したがって、ステップ３１０において、暫定Ｖｔ要件をパスしていないと判定され、ステップ３１２において書き込みパルスのランプ速度の増大が発動される。これは図４においてランプ速度の増大４０６として示されており、これは次の書き込みパルスがレベル４０７にあることを示している。必要とされる場合、書き込みパルスはさらに増大され、次のレベルへの各増大は、通常ランプ速度４０４のパルスの数の約半分の割合である。したがって、多くのプログラム／消去サイクルに起因してＮＶＭセルがパフォーマンス劣化を経験したことが検出されると、書き込みパルスは増大した速度でランピングされる。１つの結果はピーク電圧４０８により早く達することであり、より高い割合の書き込みサイクルが、書き込みパルスのランプ速度の増大を発動するこれらのＮＶＭセルのより高い電圧にあるようになる。最終的にタイムアウト４１０のような時点に達すると、書き込み操作は失敗している。その前の、最終的な結果は図７に示すものになり、書き込まれているＮＶＭセルのすべてが、図５〜図７の例では消去操作である書き込み操作をパスしていることになる。消去操作は、ＮＶＭセルのうちのいくつかが過消去される結果になることが多く、これらの過消去セルにはソフトプログラミングが必要である。

図８には、書き込み操作が消去操作であるときを示す方法８００が示されており、方法３００よりも多くの詳細を提供する。消去操作は、ステップ８０２〜８１４を含むプリプログラム手順、ステップ８１６〜８３８を含む消去手順、および、ステップ８４０〜８５４を含むソフトプログラム手順を含むことができる。

プリプログラミング手順の間、ステップ８０２は、現在の行および列アドレスの、メモリブロック２０２内の第１のアドレスへの初期化を含むことができる。ステップ８０４において、プログラム（ＰＧＭ）検証試験がメモリブロック２０２内の現在のアドレスに対して実行される。プログラミングおよび検証は個々のメモリセルまたはメモリセルのサブセットに対して実行されてもよいが、プログラミングおよび検証は一般的にはページごとに実行され、各ページは１２８ビットなどのような、選択される数のメモリセルまたはビットを含む。プログラミングパルスは、一度に、最大１８ビットのような複数のメモリセルまたはビットに印加されることができる。プログラム検証試験の間、現在のアドレスにおける各メモリセルのＶｔがプログラム検証閾値（ＰＶＴ）電圧と比較される。現在のアドレスにおける任意のメモリセルのＶｔがＰＶＴ電圧を下回る場合、操作はステップ８０６に進み、最大数のプログラムパルスが印加されたか否かが判定される。最大数のプログラムパルスが印加されていない場合、操作はステップ８０８に進み、次のプログラムパルスがＰＶＴを下回るメモリセルに印加され、その後、ステップ８０４に進む。

ステップ８０６が、最大数のプログラムパルスが印加されたと判定した場合、ステップ８１０が、消去操作が失敗したことを示す。

ステップ８０４に戻って、現在のアドレスにおいてプログラム検証手順をパスした（すなわち、そのアドレスにおけるすべてのメモリセルのＶｔがＰＶＴ電圧、たとえば６Ｖ以上である）場合、ステップ８１２が、最後のアドレスがプログラムされているか否かを判定する。最後のアドレスがプログラムされていない場合、ステップ８１４が、現在のアドレスをインクリメントして、操作をステップ８０４に戻す。そうでなく、最後のアドレスがプログラムされている場合、操作はステップ８１６に続く。操作は、メモリブロック２０２の各メモリセルのＶｔが少なくともＰＶＴになるまでさらにプログラムパルスを印加することによってステップ８０４〜８０８をループする。

プリプログラム手順が完了した後、操作は消去手順のステップ８１６に進む。ステップ８１６は、メモリブロック２０２上で通常ランプ速度を使用して実行されるように、消去操作をデフォルトにすることを含むことができる。ステップ８１８は、アドレスをメモリブロック２０２内の第１のアドレスに初期化することを含むことができる。いずれにせよ、これは、消去操作の最初の部分に対して消去パルスの通常ランプ速度を使用する。これは、図４に示す初期ランプ速度４０２に類似している。

ステップ８２０は、メモリブロック２０２のメモリセルに対して消去（ＥＲＳ）検証試験を実行して、メモリブロック２０２が消去基準を満たすか否かを判定することができる。消去パルスは一般的に、メモリブロック２０２全体またはメモリブロック２０２のサブセットに印加されることになる一括操作であるが、消去検証は一般的にはページごとに実行され、各ページは１２８ビットなどのような、選択される数のメモリセルまたはビットを含む。消去検証試験の間、メモリセルの各々のＶｔが消去検証閾値（ＥＶＴ）電圧（メモリセルの各々に対する消去基準を表す）と比較される。メモリブロック２０２の任意のメモリセルのＶｔがＥＶＴ電圧、たとえば３．５Ｖを上回る場合、操作はステップ８２２に進み、当該ステップは、現在の消去パルスが選択された暫定パルスであるか否かを判定する。これは、図３に示す方法３００のステップ３０８に類似している。暫定パルス数は特定のＮＶＭ技術について予め定められている。たとえば、１つのＮＶＭ技術では、消去手順の間のｐウェル電圧は４．２Ｖから８．５Ｖにランピングすることになる。したがって、選択される暫定パルスは、電圧が効率的な消去手順のための所定のレベルを上回るが、印加されることになる最大消去電圧を下回るものであることができる。

現在の消去パルスが選択された暫定パルスでない場合、ステップ８２４が、最大数の消去パルスが印加されているか否かを判定する。最大数の消去パルスが印加されていない場合、ステップ８２６が、次の消去パルスを印加し、制御はステップ８２０に戻る。

ステップ８２２に戻って参照して、現在の消去パルスが選択された暫定パルスである場合、ステップ８２８が、Ｖｔモニタ２１１によって第１の読み出しページ上でＶｔの暫定消去検証読み出しを実行する。これは、図３に示す方法３００のステップ３１０に類似している。ステップ８３０が、第１の読み出しページ内のすべてのビットが、指定電圧よりも低いＶｔ電圧を有すると判定する場合、検証読み出しにパスし、制御はステップ８２６に移行して次の消去パルスが印加される。ランプ速度は引き続き、図４に示す通常ランプ速度４０４に類似の通常ランプ速度である。ステップ８３０が、検証読み出しにパスしておらず、たとえば、第１の読み出しページ内のすべてのビットが所定の暫定検証読み出しＶｔレベルを下回っているわけではないと判定する場合、ステップ８３２が、消去パルスのランプ速度の増大を可能にする。また、ランプ速度増大フラグを、増大したランプ速度が消去に使用されるという、ユーザに対する指示子にセットすることが有益であり得る。これは、図３に示す方法３００のステップ３１２、および図４に示すランプ速度の増大４０６に類似している。その後、消去手順はステップ８３２から、増大したランプ速度でステップ８２６に進む。

ステップ８２０に戻って参照して、選択された読み出しページまたはアドレスにおいて消去検証にパスした場合、たとえば、メモリブロック２０２内の選択された読み出しページのいずれのメモリセルのＶｔもＥＶＴ電圧を上回っていない場合、操作はステップ８３６に進み、最後のアドレスが消去検証されているか否かが判定される。最後のアドレスが消去検証されていない場合、ステップ８３８が、アドレスをインクリメントして、手順をステップ８２０に移行する。手順は、メモリブロック２０２の各メモリセルのＶｔがＥＶＴを下回るまでさらに消去パルスを印加することによってステップ８２０〜８３２をループする。ステップ８２４が、最大数の消去パルスが印加されたと判定した場合、プロセス８３４が、消去操作が失敗したことを示す。

図８に示す方法８００の実施形態は、２つの異なるランプ速度間で消去ランプ速度を適応的に調整するようにできている。消去手順８００は、より多くの数の暫定消去パルスおよび暫定検証読み出しレベルをチェックすることによってビットセルパフォーマンス劣化をさらに管理するために、３つ以上のランプ速度をハンドリングするように構成されることができる。

消去手順が完了した後、メモリブロック２０２に対するソフトプログラム手順が開始されて、過消去メモリセルのＶｔが、ソフトプログラム検証電圧閾値（ＳＰＶＴ）とＥＶＴとの間の所望の電圧範囲内に置かれる。ソフトプログラム手順は一般的にはページごとに実行され、各ページは１２８セルなどのような、選択される数のメモリセルを含む。ソフトプログラムパルスは、一度に複数のメモリセルに印加されることができる。一実施形態では、ソフトプログラムパルスは、一度に最大３６個のメモリセルに印加されてもよい。ソフトプログラムパルスは一般的に、電圧がより低い、パルス持続時間がより短い、またはその両方の組み合わせなど、プログラムパルスほど強くはない。ソフトプログラム手順はステップ８４０によって開始し、当該ステップは、アドレスをメモリブロック２０２内の第１のアドレスに初期化することを含むことができる。操作はステップ８４２に進み、ソフトプログラム（ＳＦＴ ＰＧＭ）検証試験が実行され、現在のアドレスにおける各メモリセルのＶｔがＳＰＶＴ電圧と比較される。現在のアドレスにおける任意のメモリセルのＶｔがＳＰＶＴ電圧を下回る場合、操作はステップ８５０に進み、最大数のソフトプログラムパルスが印加されたか否かが判定される。最大数のソフトプログラムパルスが印加されていない場合、操作はステップ８５４に進み、現在のアドレスにおいてソフトプログラム検証読み出しに失敗するメモリセルにソフトプログラムパルスが印加される。ソフトプログラムパルスは、ＥＶＴを下回ったままＳＰＶＴを上回ってＶｔを増大させるための、選択される電圧レベルおよび持続時間を有する。手順はステップ８４２に戻って、現在のアドレスにおける各メモリセルのＶｔがＳＰＶＴを下回るか否かが判定され、手順は、メモリブロック２０２の各メモリセルのＶｔがＳＰＶＴ電圧とＥＶＴ電圧との間になるまでさらにソフトプログラムパルスを印加することによってステップ８４２〜８５４をループする。

ステップ８５０が、最大数のソフトプログラムパルスが印加されたと判定した場合、ステップ８５２が、消去操作が失敗したことを示す。

ステップ８４２に戻って、ソフトプログラム検証手順にパスした（すなわち、ＶｔがＳＰＶＴ以上である）場合、ステップ８４４が、最後のアドレスがソフトプログラム検証されているか否かを判定する。最後のアドレスがソフトプログラム検証されていない場合、ステップ８４８が、アドレスをインクリメントして、手順をステップ８４２に戻す。そうでなく、最後のアドレスがソフトプログラム検証されている場合、手順はステップ８４６に移動して、消去操作にパスしたことが示される。代替形態として、ソフトプログラミングはまた、図９に示すプログラミング方法に関するもののようなプログラミングパルスに関するランプ速度変更を含んでもよい。

図９は、概して図２のＮＶＭコントローラ２０７によって実行および制御される、メモリブロック２０２の少なくとも一部をプログラミングするための、および同様にソフトプログラミングするための方法９００の一実施形態のフローチャート図である。いずれにせよ、ステップは、最初は図４に示すランプ速度４０２に類似の通常ランプ速度においてランピングされる消去パルスによって開始する。ステップ９０４は、メモリブロック２０２内の、書き込まれることになる第１のメモリセルのアドレスおよびデータをＮＶＭコントローラ２０７に提供することを含むことができる。

ステップ９０６は、メモリブロック２０２の現在のメモリセルに対してプログラム検証試験を実行し、メモリセルがプログラム基準を満たしているか否かを判定することができる。プログラム検証試験の間、現在のアドレスにおける各メモリセルのＶｔがプログラム検証閾値（ＰＶＴ）電圧（プログラム基準を表す）と比較されることができる。現在のアドレスにおけるメモリセルのいずれかのＶｔがＰＶＴ電圧を下回る場合、操作はステップ９１０に進み、現在のプログラムパルスが選択される暫定プログラムパルスであるか否かが判定される。選択される暫定プログラムパルスは、プログラム手順の間に印加されることになる最大数のパルスを下回るが、メモリセルが一般的に通常操作の間に、たとえば広範囲にわたる漏れのない、ＰＶＴを満たすパルス数以上のパルスである。これは、図３に示す方法３００のステップ３０８に類似している。

現在のプログラムパルスが選択された暫定パルスでない場合、ステップ９１２が、最大数のプログラムパルスが印加されているか否かを判定する。最大数のプログラムパルスが印加されていない場合、ステップ９１４が次のプログラムパルスを印加し、ステップ９０６に移行する。

ステップ９１０に戻って参照して、現在のプログラムパルスが選択された暫定プログラムパルスである場合、ステップ９１６が、以前のメモリアドレスがプログラムされていた間にパフォーマンス劣化が検出されていることに起因して、ランプ速度増大がすでにイネーブルされていることを示すために、ランプ速度増大フラグがセットされているか否かを判定する。ランプ速度増大フラグがセットされている場合、ステップ９１６は制御をステップ９１２に移行する。ランプ速度増大フラグがセットされていない場合、ステップ９１６は制御をステップ９１８に移行する。

ステップ９１８は、Ｖｔモニタ２１１によって、Ｖｔの暫定プログラム検証読み出しを実行することを含むことができる。ステップ９２０が、暫定プログラム検証Ｖｔ読み出しにパスしていると判定し、プログラムされているページ内のすべてのビットが指定電圧よりも高いＶｔ電圧を有する場合、制御はステップ９１４に移行されて、次のプログラムパルスが印加され、プログラミングは図４に示す通常ランプ速度４０４に類似している通常ランプ速度を使用して継続する。ステップ９２０が、検証Ｖｔ読み出しにパスしていないと判定する場合、ステップ９２２が、ランプ速度増大をイネーブルし、ランプ速度増大フラグをセットし、プログラムパルスのランプ速度が図４に示すランプ速度増大４０６に類似して増大される。

ステップ９０６に戻って参照して、プログラム検証にパスした場合、操作はステップ９０８に進み、最後のアドレスがプログラムされているか否かが判定される。最後のアドレスがプログラムされている場合、ステップ９０９が、そのメモリセルのグループに対するプログラム操作にパスしたことを示す。最後のアドレスがプログラムされていない場合、ステップ９０８は操作をステップ９０４に移行する。操作は、メモリブロック２０２の各メモリセルのＶｔが少なくともＰＶＴになるまでさらにプログラムパルスを印加することによってステップ９０４〜９１４を通じてループする。

図９に示す方法９００の実施形態は、２つの異なるランプ速度間でプログラムランプ速度を適応的に調整するようにできている。プログラム手順９００は、より多くの数の暫定プログラムパルスをチェックし、追加のランプ速度増大フラグを使用することによって３つ以上のランプ速度をハンドリングするように構成されることができる。方法９００は、ソフトプログラミングにおいて使用するために容易に適合されることができる。ソフトプログラミングのために、ランプ速度変更を行うべきであるか否かが判定される特定のポイントがあることになる。このポイントは、ソフトプログラミングのために選択されることになり、ステップ９１０において検出されることになる。プログラミングの進行が多数の以前のプログラム／消去サイクルに起因するパフォーマンス劣化を示したか否かを示すことになるプログラミング状態があることになる。この基準はステップ９２０において使用されることになる。この判定に基づいて、ステップ９２２におけるランプ速度は、引き続き通常ランプ速度のままであるか、増大したランプ速度に変化するかのいずれかであることになる。

ここまでで、プログラム、ソフトプログラム、および／または消去操作の間にメモリセルＶｔ移動を監視することによって書き込みパルスランプ速度を適応的に調整するシステムおよび方法が開示されたことを諒解されたい。すなわち、メモリセルの移動が遅すぎて暫定検証Ｖｔチェックに失敗した場合、電荷トラッピングに起因して書き込み時間が遅くなるのを低減するために書き込みパルスのランプ速度が増大されることになる。これによって、ＮＶＭの寿命の第１の部分の間にピーク電圧を回避するかまたは少なくともピーク電圧にある時間を短くすることによってＮＶＭセルへの損傷を低減することが可能になり、この後にのみ、指定書き込み時間を満たすためにランプ速度が増大される。

特に、メモリアレイのメモリセルに対して書き込み操作を実行する方法は、第１の所定のランプ速度に応じてメモリセルに対して書き込み操作の第１の複数のパルスを印加するステップを含み、第１の複数のパルスは所定数のパルスである。方法は、メモリセルのサブセットの閾値電圧と、暫定検証電圧との比較を実行するステップをさらに含む。方法は、メモリセルのサブセットのいずれかの閾値電圧が暫定検証電圧との比較に失敗する場合、第１の所定のランプ速度と比較して増大されたランプ速度を有する第２の所定のランプ速度に応じてメモリセルに対して第２の複数のパルスを印加することによって、書き込み操作を継続するステップをさらに含む。方法は、メモリセルのサブセットの各々の閾値電圧が暫定検証電圧との比較をパスする場合、第１の所定のランプ速度に応じてメモリセルに対して第２の複数のパルスを印加することによって、書き込み操作を継続するステップをさらに含んでもよい。方法は、書き込み操作を実行するステップが消去手順を実行するステップを含むことをさらに特徴としてもよい。方法は、第１の複数のパルスを印加すること、および第２の複数のパルスを印加することが上記メモリセルのすべてのメモリセルに対して実行されることをさらに特徴としてもよい。方法は、第１の複数のパルスの各パルスおよび第２の複数のパルスの各パルスが印加された後、メモリセルのサブセットの閾値電圧と消去検証電圧との比較を実行し、メモリセルのサブセットの各々の閾値電圧が消去検証電圧との比較をパスする場合、メモリセルに対する書き込み操作のソフトプログラム手順を継続することをさらに特徴としてもよい。方法は、メモリセルが複数のページ内に配列され、複数のメモリセルとしての各ページ、メモリセルのサブセットが複数のページのうちの第１のページとしてさらに特徴づけられることをさらに特徴としてもよい。方法は、第１の所定のランプ速度が第１の電圧インクリメントを使用し、第２の所定のランプ速度が、第１の電圧インクリメントよりも大きい第２の電圧インクリメントを使用することをさらに特徴としてもよい。方法は、第１の所定のランプ速度が第１の複数のパルスに第１のパルス幅を使用し、第２の所定のランプ速度が第２の複数のパルスに、第１のパルス幅よりも小さい第２のパルス幅を使用することをさらに特徴としてもよい。方法は、書き込み操作を実行するステップがプログラム手順またはソフトプログラム手順を実行するステップを含むことをさらに特徴としてもよい。方法は、第１の複数のパルスの各パルスを印加し、第２の複数のパルスの各パルスを印加した後、メモリセルのサブセットの閾値電圧とプログラム検証電圧との比較を実行し、メモリセルに対して書き込み操作の第１の複数のパルスを印加するステップは、第１の複数のパルスが、その閾値電圧がプログラム検証電圧との比較に失敗するメモリセルのサブセットのメモリセルにのみ印加されることをさらに特徴づけられ、メモリセルに対して書き込み操作の第２の複数のパルスを印加するステップは、第２の複数のパルスが、その閾値電圧がプログラム検証電圧との比較に失敗するメモリセルのサブセットのメモリセルにのみ印加されることをさらに特徴づけられることをさらに特徴としてもよい。方法は、第２の複数のパルスが第２の所定数のパルスであることをさらに特徴としてもよく、方法は、メモリセルのサブセットの閾値電圧と第２の暫定検証電圧との比較を実行するステップと、メモリセルのサブセットのいずれかの閾値電圧が第２の暫定検証電圧との比較に失敗する場合、第２の所定のランプ速度と比較して増大されたランプ速度を有する第３の所定のランプ速度に応じてメモリセルに対して第３の複数のパルスを印加することによって、書き込み操作を継続するステップと、メモリセルのサブセットの各々の閾値電圧が第２の暫定検証電圧との比較をパスする場合、第１の所定のランプ速度または第２の所定のランプ速度に応じてメモリセルに対して第４の複数のパルスを印加することによって、書き込み操作を継続するステップとをさらに含んでもよい。

メモリアレイのメモリセルに対して書き込み操作を実行する方法も開示される。方法は、書き込み操作の消去手順において、第１の所定のランプ速度に応じてメモリセルのサブセットに所定数のパルスを印加するステップを含む。方法は、メモリセルのサブセットの少なくとも１つのメモリセルの閾値電圧が暫定検証電圧よりも大きいか否かを判定するステップをも含む。方法は、メモリセルのサブセットの各メモリセルに対して複数の追加のパルスを印加するステップをも含む。方法は、メモリセルのサブセットの少なくとも１つのメモリセルの閾値電圧が暫定検証電圧よりも大きい場合、複数の追加のパルスは、第１の所定のランプ速度と比較して増大されたランプ速度を有する第２の所定のランプ速度に応じて印加されることも含む。方法は、メモリセルのサブセットの各メモリセルの閾値電圧が暫定検証電圧よりも大きくない場合、複数の追加のパルスは、第１の所定のランプ速度に応じて印加されることをさらに含む。方法は、消去手順の後、方法がメモリセルに対してソフトプログラム手順を実行することによって書き込み操作を継続するステップをさらに含んでもよいことをさらに特徴としてもよい。方法は、書き込み操作の消去手順において、方法が、所定数のパルスの各パルスおよび複数の追加のパルスの各パルスが印加された後、メモリセルのサブセットの閾値電圧と消去検証電圧とを比較するステップをさらに含んでもよく、メモリセルのサブセットのすべてのメモリセルの閾値電圧が消去検証電圧を下回る場合、メモリセルに対する書き込み操作のソフトプログラム手順によって継続することをさらに特徴としてもよい。方法は、メモリセルが複数のページ内に配列され、複数のメモリセルとしての各ページ、メモリセルのサブセットが複数のメモリセルのうちの第１のページとしてさらに特徴づけられることをさらに特徴としてもよい。方法は、第１の所定のランプ速度が第１の電圧インクリメントを使用し、第２の所定のランプ速度が、第１の電圧インクリメントよりも大きい第２の電圧インクリメントを使用することをさらに特徴としてもよい。方法は、第１の所定のランプ速度が第１のパルス幅を使用し、第２の所定のランプ速度が第１のパルス幅よりも小さい第２のパルス幅を使用することをさらに特徴としてもよい。

不揮発性であるメモリセルのアレイを含む不揮発性メモリ（ＮＶＭ）システムも開示される。ＮＶＭシステムは、アレイに結合されるコントローラをさらに含み、コントローラは、書き込み操作のために、第１の所定のランプ速度に応じて書き込み操作の第１の複数のパルスをアレイに印加し、ここで、第１の複数のパルスは所定数のパルスであり、アレイのサブセットの閾値電圧と、暫定検証電圧とを比較し、サブセットのいずれかのメモリセルの閾値電圧が暫定検証電圧との比較に失敗する場合、コントローラは、第１の所定のランプ速度と比較して増大されたランプ速度を有する第２の所定のランプ速度に応じて第２の複数のパルスをアレイに印加することによって、書き込み操作を継続する。ＮＶＭシステムは、サブセットの各メモリセルの閾値電圧が暫定検証電圧との比較をパスする場合、第１の所定のランプ速度に応じてメモリセルに対して第３の複数のパルスを印加することによって、コントローラが書き込み操作を継続することをさらに特徴としてもよい。ＮＶＭシステムは、書き込み操作が、プログラム手順、ソフトプログラム手順、および消去手順のうちの少なくとも１つを含むことをさらに特徴としてもよい。

したがって、本明細書において描写したアーキテクチャは例示にすぎないこと、および、事実、同じ機能を達成する多くの他のアーキテクチャを実装することができることは理解されたい。要約すると、ただし依然として明確な意味で、同じ機能を達成するための構成要素の任意の構成が、所望の機能が達成されるように効果的に「関連付けられる」。したがって、本明細書における、特定の機能を達成するために結合される任意の２つの構成要素は互いに「関連付けられる」とみなすことができ、それによって、中間の構成要素またはアーキテクチャにかかわりなく、所望の機能が達成される。同様に、そのように関連付けられる任意の２つの構成要素も、所望の機能を達成するために互いに「動作可能に接続されている」または「動作可能に結合されている」とみなすことができる。

さらに例として、一実施形態では、本明細書に開示のシステムの例示される要素は、単一の集積回路上または同じデバイス内に位置する回路である。代替的には、システムは、互いに相互接続される任意の数の別個の集積回路または別個のデバイスを含んでもよい。さらに例として、システムまたはその一部は、実回線または実回線に転換可能な論理表現のソフトまたはコード表現であってもよい。そのため、システムは、任意の適切なタイプのハードウェア記述言語において具現化されてもよい。

さらに、上述の動作の機能間の境界は例示にすぎないことを当業者は認識しよう。複数の動作の機能を単一の動作に組み合わせることができ、かつ／または単一の動作の機能を追加の動作に分散させることができる。その上、代替的な実施形態は、特定の動作の複数のインスタンスを含んでもよく、動作の順序はさまざまな他の実施形態においては変更してもよい。

本開示をその特定の好ましいバージョンを参照して相当に詳細に説明してきたが、他のバージョンおよび変形形態が可能であり考慮される。当業者は、添付の特許請求の範囲によって定義されているような本開示の精神および範囲から逸脱することなく、本開示の同じ目的を実行するための他の構造を設計または改変するための基礎として、開示されている概念および具体的な実施形態を容易に使用することができることを理解すべきである。

Claims (18)

1. メモリアレイのメモリセルに対して書き込み操作を実行する方法であって、該方法は、
   第１の所定のランプ速度に応じて前記メモリセルに対して前記書き込み操作の第１の複数のパルスを印加するステップであって、該第１の複数のパルスは所定数のパルスである、印加するステップと、
   前記メモリセルのサブセットの閾値電圧と、暫定検証電圧との比較を実行するステップと、
   前記メモリセルの前記サブセットのいずれかの閾値電圧が前記暫定検証電圧との前記比較に失敗する場合、前記第１の所定のランプ速度と比較して増大されたランプ速度を有する第２の所定のランプ速度に応じて前記メモリセルに対して第２の複数のパルスを印加することによって、前記書き込み操作を継続するステップと,
   前記メモリセルのサブセットの各々の前記閾値電圧が前記暫定検証電圧との前記比較をパスする場合、前記第１の所定のランプ速度に応じて前記メモリセルに対して前記第２の複数のパルスを印加することによって、前記書き込み操作を継続するステップと、
   を含む、方法。
2. 前記書き込み操作を実行するステップは消去手順を実行するステップを含む、請求項１に記載の方法。
3. 前記第１の複数のパルスを前記印加すること、および前記第２の複数のパルスを前記印加することは前記メモリセルのすべてのメモリセルに対して実行される、請求項２に記載の方法。
4. 前記第１の複数のパルスの各パルスおよび前記第２の複数のパルスの各パルスが印加された後、前記メモリセルの前記サブセットの閾値電圧と消去検証電圧との比較を実行し、前記メモリセルのサブセットの各々の前記閾値電圧が前記消去検証電圧との前記比較をパスする場合、前記メモリセルに対する前記書き込み操作のソフトプログラム手順を継続する、請求項３に記載の方法。
5. 前記メモリセルは複数のページ内に配列され、複数のメモリセルとしての各ページ、前記メモリセルの前記サブセットは前記複数のページのうちの第１のページとしてさらに特徴づけられる、請求項１に記載の方法。
6. 前記第１の所定のランプ速度は第１の電圧インクリメントを使用し、前記第２の所定のランプ速度は、前記第１の電圧インクリメントよりも大きい第２の電圧インクリメントを使用する、請求項１に記載の方法。
7. 前記第１の所定のランプ速度は前記第１の複数のパルスに第１のパルス幅を使用し、前記第２の所定のランプ速度は前記第２の複数のパルスに、前記第１のパルス幅よりも小さい第２のパルス幅を使用する、請求項１に記載の方法。
8. 前記書き込み操作を実行するステップはプログラム手順またはソフトプログラム手順を実行するステップを含む、請求項１に記載の方法。
9. 前記第１の複数のパルスの各パルスおよび前記第２の複数のパルスの各パルスの前記印加の後、前記メモリセルの前記サブセットの閾値電圧とプログラム検証電圧との比較を実行し、
   前記メモリセルに対して前記書き込み操作の前記第１の複数のパルスを印加するステップは、前記第１の複数のパルスが、その閾値電圧が前記プログラム検証電圧との前記比較に失敗する前記メモリセルの前記サブセットのメモリセルにのみ印加されることをさらに特徴づけられ、
   前記メモリセルに対して前記書き込み操作の前記第２の複数のパルスを印加するステップは、前記第２の複数のパルスが、その閾値電圧が前記プログラム検証電圧との前記比較に失敗する前記メモリセルのサブセットのメモリセルにのみ印加されることをさらに特徴づけられる、請求項８に記載の方法。
10. 前記第２の複数のパルスは第２の所定数のパルスであり、前記方法は、
    前記メモリセルの前記サブセットの閾値電圧と第２の暫定検証電圧との比較を実行するステップと、
    前記メモリセルのサブセットのいずれかの閾値電圧が前記第２の暫定検証電圧との前記比較に失敗する場合、前記第２の所定のランプ速度と比較して増大されたランプ速度を有する第３の所定のランプ速度に応じて前記メモリセルに対して第３の複数のパルスを印加することによって、前記書き込み操作を継続するステップと、
    前記メモリセルのサブセットの各々の閾値電圧が前記第２の暫定検証電圧との前記比較をパスする場合、前記第１の所定のランプ速度または前記第２の所定のランプ速度に応じて前記メモリセルに対して第４の複数のパルスを印加することによって、前記書き込み操作を継続するステップと、をさらに含む、請求項１に記載の方法。
11. メモリアレイのメモリセルに対して書き込み操作を実行する方法であって、該方法は、
    前記書き込み操作の消去手順において、
    第１の所定のランプ速度に応じて前記メモリセルのサブセットに所定数のパルスを印加するステップと、
    前記メモリセルのサブセットの少なくとも１つのメモリセルの閾値電圧が暫定検証電圧よりも大きいか否かを判定するステップと、
    前記メモリセルのサブセットの各メモリセルに対して複数の追加のパルスを印加するステップとを含み、
    前記メモリセルのサブセットの少なくとも１つの前記閾値電圧が前記暫定検証電圧よりも大きい場合、前記複数の追加のパルスは、前記第１の所定のランプ速度と比較して増大されたランプ速度を有する第２の所定のランプ速度に応じて印加され、
    前記メモリセルのサブセットの各メモリセルの前記閾値電圧が前記暫定検証電圧よりも大きくない場合、前記複数の追加のパルスは、前記第１の所定のランプ速度に応じて印加される、方法。
12. 前記消去手順の後、前記方法は、
    前記メモリセルに対してソフトプログラム手順を実行することによって前記書き込み操作を継続するステップを含む、請求項１１に記載の方法。
13. 前記書き込み操作の前記消去手順において、前記方法は、
    前記所定数のパルスの各パルスおよび前記複数の追加のパルスの各パルスが印加された後、前記メモリセルの前記サブセットの閾値電圧と消去検証電圧とを比較するステップをさらに含み、前記メモリセルのサブセットのすべてのメモリセルの前記閾値電圧が前記消去検証電圧を下回る場合、前記メモリセルに対する前記書き込み操作のソフトプログラム手順によって継続する、請求項１１に記載の方法。
14. 前記メモリセルは複数のページ内に配列され、複数のメモリセルとしての各ページ、前記メモリセルの前記サブセットは前記複数のページのうちの第１のページとしてさらに特徴づけられる、請求項１１に記載の方法。
15. 前記第１の所定のランプ速度は第１の電圧インクリメントを使用し、前記第２の所定のランプ速度は、前記第１の電圧インクリメントよりも大きい第２の電圧インクリメントを使用する、請求項１１に記載の方法。
16. 前記第１の所定のランプ速度は第１のパルス幅を使用し、前記第２の所定のランプ速度は前記第１のパルス幅よりも小さい第２のパルス幅を使用する、請求項１１に記載の方法。
17. 不揮発性メモリ（ＮＶＭ）システムであって、
    不揮発性であるメモリセルのアレイと、
    前記アレイに結合されるコントローラと、を備え、
    該コントローラは、書き込み操作のために、第１の所定のランプ速度に応じて前記書き込み操作の第１の複数のパルスを前記アレイに印加し、ここで、前記第１の複数のパルスは所定数のパルスであり、前記アレイのサブセットの閾値電圧と、暫定検証電圧とを比較し、
    前記サブセットのいずれかのメモリセルの閾値電圧が前記暫定検証電圧との前記比較に失敗する場合、前記コントローラは、前記第１の所定のランプ速度と比較して増大されたランプ速度を有する第２の所定のランプ速度に応じて第２の複数のパルスを前記アレイに印加することによって、前記書き込み操作を継続し、
    前記サブセットの各メモリセルの閾値電圧が前記暫定検証電圧との前記比較をパスする場合、前記コントローラは、前記第１の所定のランプ速度に応じて前記メモリセルに対して前記第２の複数のパルスを印加することによって、前記書き込み操作を継続する、ＮＶＭシステム。
18. 前記書き込み操作は、プログラム手順、ソフトプログラム手順、および消去手順のうちの少なくとも１つを含む、請求項１７に記載のＮＶＭシステム。

Images