KR20050057517A - 회로의 정지 전류를 테스팅하는 테스트 장치 및 디바이스테스트 방법과 집적 회로 - Google Patents

Abstract

테스트 중인 다바이스(DUT)를 테스팅하여 결함을 검출하는 테스트 장치는 측정 회로(ME)와, 임계 회로(TH)와, 제어 회로(CG)를 포함한다. 측정 회로(ME)는 클럭 펄스(CLK)의 카운트된 수(N)를 얻기 위해 카운트된 기간(TC) 동안 클럭 펄스(CLK)를 카운트하는 카운터(C1)를 포함한다. 카운트 기간(TC)은 DUT의 단자(IN)에 접속된 스위치(S)가 단자(IN)로부터 전원 전압(VDD)을 제거하고 단자(IN)에서의 전압(VDD')이 감쇠하기 시작하는 시점에서 발생하는 테스팅 사이클의 시작(t1)에 의해 결정되는 개시를 갖는다. 카운트 기간(TC)의 종료는 비교기(COM1)가 단자(IN)에서의 전압(VDD')이 기준 값(VREF)과 교차하는 것을 검출하는 시점(t2)에 의해 결정된다. 제어 회로(CG)는 테스트 중인 회로(CUT)의 제조 프로세스의 가변성을 고려하여 클럭 신호 및 기준 수(NTH)를 발생시킨다. 임계 회로(TH)는 카운트된 수(N)와 기준 수(NTH)를 비교하여 합격/불합격 신호(PF)를 증가시킨다.

Description

회로의 정지 전류를 테스팅하는 테스트 장치 및 디바이스 테스트 방법과 집적 회로{METHOD AND APPARATUS FOR DETERMINING IDDQ}

본 발명은 결함을 검출하는 테스트 중인 디바이스를 테스팅하는 테스트 장치, 테스팅 방법 및 테스트 회로를 포함한 집적 회로에 관한 것이다.

1995년 IEEE의 Proceeding of EDTC에서 페이지 581-585의 A. Rubio 등에 의한 "A built-in quiescent current monitor for CMOS VLSI circuit"의 명칭의 공개문헌에는 CMOS 디지털 회로에 대한 온칩 IDDQ 모니터(on-chip IDDQ monitor)가 개시되고 있다. 이 IDDQ 모니터는 드레인간 정지 전류(IDDQ:drain to drain quiescent current)를 측정하여 테스트중인 회로(또한 CUT로 지칭됨)에 대한 합격 또는 불합격을 제공한다. 내장 제어형 스위치는 상기 CUT의 VDD 전원 라인 상에서 동작한다. IDDQ 측정의 개시시에, 상기 스위치는 전원 라인으로부터 전원의 전압을 차단시킨다. 상기 CUT의 결함 전류 IDDQ의 측정은 CUT의 전원 라인의 기생 캐패시턴의 전압 감쇠 속도를 관측함으로써 수행된다. 작은 변화의 경우, 전압은 시간에 대해 선형적으로 감소한다. CUT의 IDDQ를 나타내는 감쇠 시간(decaying time)은 스위치가 전원 라인으로부터 전원 전압을 차단시키는 시점과 전원 라인에서 감소하는 전압이 기준값 아래로 떨어지는 시점 간의 시간으로서 측정된다.

도 1은 테스트 장치의 기본적인 블럭도이다.

도 2는 본 발명에 따른 테스트 장치의 실시예의 상세 블럭도이다.

도 3은 본 발명에 따른 임계 회로 TH의 실시예의 블럭도이다.

도 4는 카운트 값의 결정을 설명하는 파형도이다.

도 5는 IDDQ와 상대 속도 간의 상관의 일예를 나타내는 그래도이다.

상이한 도면에서의 동일 부호는 동일 신호이거나 동일한 기능을 수행하는 동일 소자를 지칭한다.

본 발명의 목적은 IDDQ를 보다 정확하게 측정하는, 테스트 중인 회로의 테스팅을 제공하는 것이다.

본 발명의 제 1 특징은 청구항 제 1 항에 기술되는 바와 같이 결함을 검출하는 테스트 중인 디바이스를 테스팅하는 테스트 장치를 제공한다. 본 발명의 제 2 특징은 청구항 제 13 항에 기술되는 바와 같은 테스팅 방법을 제공한다. 본 발명의 제 3 특징은 청구항 제 14 항에서 기술되는 바와 같이 테스트 회로를 포함한 집적 회로를 제공한다. 바람직한 실시예들은 종속 청구항에서 규정된다.

결함을 검출하는 테스트 중의 회로(CUT)를 테스팅하는 테스트 장치는 카운트된 클럭 펄스의 수를 얻기 위해 카운트 기간 동안 클럭 펄스를 카운트하는 카운터를 포함한다. 이 카운트 기간은 상기 CUT의 단자에 접속된 스위치가 상기 단자로부터 전원 전압을 제거하는 시점에 발생하는 테스팅의 개시에 의해 결정되는 개시점을 가지며, 상기 단자에서의 전압은 상기 단자에서 본래 존재하는 DUT 캐패시턴스를 방전하는 전류 IDDQ로 인해 감쇠하기 시작한다. 카운트 기간은 테스팅 사이클의 개시시에 혹은 테스팅 사이클의 개시 이후의 소정의 지연된 시간에 개시될 수 있다. 카운트 기간의 종료는 비교기가 입력단에서의 전압이 기준값과 교차하는 것을 검출하는 시점에 의해 결정된다. 카운트 기간의 종료는 기준값이 교차하거나 기준값이 교차한 후의 알려진 지연 시간의 시점일 수 있다. 통상, 테스트 장치는 집적 회로의 IDDQ를 테스트한다. 그러나, 보다 일반적으로는 테스트 중인 핀이 전원 전압으로부터 차단된 이후, 테스트되는 핀에서의 전압이 기준 전압값 아래로 떨어질 때까지 발생하는 클럭 펄스의 수를 카운트함으로써 상기 핀으로부터 테스트중인 회로에 의해 유도되는 전류를 결정할 수가 있다. 통상적으로, 테스트될 핀은 테스트중인 디바이스의 전원 핀(power supply pin)이다.

카운트 기간의 종료시에, 카운터의 카운트 값은 CUT의 캐패시턴스 및 IDDQ가 일정하다고 가정하면(이는 테스트가 수행되는 공급 전압의 범위 내의 적당한 값으로 가정) CUT의 IDDQ에 역비례한다.

임계 회로는 카운트된 수를 처리하며, 결과는 기준 수와 비교되어 테스트중인 디바이스 내에 결함이 존재하는지의 여부를 결정하게 된다. 결함이 존재하는 지의 결정의 정확성을 개선하기 위해, 제어 회로는 기준 수의 값 및/또는 클럭 신호의 주파수를 테스트 중인 회로의 특정 프로세스 파라미터에 따라 제어한다.

IDDQ의 값은 테스트 중인 CUT의 프로세스 파라미터에 따라 큰 범위, 가령 1 마이크로 암페어 내지 1밀리암페어 내에서 변화한다. 프로세스 파라미터는 한 뱃치의 웨이퍼들(one batch of wafers)에서 다른 뱃치의 웨이프로 변화할 수 있거나 혹은 동일한 웨이퍼의 상이한 위치들에서의 CUT에 대해서도 변화할 수 있다. 만약 관련 프로세스 파라미터가 공지된다면, IDDQ는 상기 큰 범위 내의 소정의 값 주위의 적은 범위 내에서 변화할 것이다. 따라서, IDDQ가 결함 CUT를 나타내는 소정의 값을 가지는 지의 여부의 검출의 정확성은 상기 기준 수가 프로세스 파라미터에 의존할 경우에 개선된다.

IDDQ가 특정 사이즈의 카운터에서 매우 큰 범위로 변화함에 따라, IDDQ의 값을 나타내는 시간의 측정의 정확성은 IDDQ의 실제 값에 따라 달라질 것이다. 높은 값의 IDDQ에서, 기준 레벨은 짧은 시간 내에 교차되고 단지 수 클럭 펄스들만이 카운트된다. 해상도 및 카운터의 정확성은 낮고, 그 결과 시간의 결정의 정확성은 낮다. 시간 측정의 정확성은 카운터의 사이즈를 크게 할 필요없이도 높은 값의 IDDQ에서 카운터의 클럭 주파수를 증가시킴으로써 증가된다. 따라서, 클럭 펄스를 측정하여 감쇠 시간을 측정함으로써 IDDQ가 결함 CUT를 나타내는지의 여부의 결정의 정확성은 측정 카운터에 제공되는 클럭 펄스의 주파수가 CUT의 프로세스 파라미터에 의존할 경우에 개선된다. 만약 속도가 높다면, 주파수는 비교적 높게 선택되어 충분한 해상도를 얻을 수 있게 된다. 만약 속도가 느리다면, 주파수는 비교적 낮게 선택되어 카운터의 사이즈를 제한하게 된다.

EP-A-0840227은 집적 회로일 수 있는 테스트중인 디바이스(또한 DUT로 지칭됨)에 대한 합격 혹은 불합격을 제공하기 위해 드레인간 정지 전류(또한 IDDQ로 지칭됨)를 측정하는 테스트 장비를 개시한다. 제 1 스위치는 전원을 DUT에 연결하며, 다른 스위치는 감지 신호를 집적 회로에 리턴시키며, 그에 따라 전원은 집적 회로 양단의 전압의 감쇠를 측정하도록 차단될 수 있다. 모니터는 DUT에 연결되어, 전압 감쇠의 모니터링을 가능하게 한다. 모니터는 전압을 주기적으로 샘플링하며, 각각의 샘플링된 전압값은 사전결정된 기준 값과 비교된다. 샘플링된 값이 기준값보다 낮다는 것이 검출되면, IDDQ는 기준값에 기반하여 그리고 제 1 스위치가 DUT로부터 전원을 차단한 시점에서 샘플링된 값이 기준값보다 작을 때까지의 사이에 취해진 샘플링의 수에 기반하여 계산된다.

이러한 종래 기술의 테스트 시스템은 각각의 샘플링 시점에 샘플링된 전압값과 기준값을 비교하고, 그리고 샘플링의 수와 기준 레벨로부터 IDDQ를 계산해야만 한다. 결과적으로, 많은 동작이 수행되어야만 한다.

본 발명은 보다 적은 동작을 사용하여 IDDQ를 측정하는, 테스트중인 디바이스의 테스팅을 제공한다.

청구항 제 2 항의 실시예에서, 제어 회로는 CUT의 상대 속도와 IDDQ의 범위 간의 상관에 관한 외부 결정 정보를 수신하는 입력단을 갖는다.

도 5와 관련하여 설명되는 바와 같이, 프로세스 파라미터에 의해 결정되는 CUT의 상대 속도와 특정의 상대 속도에서의 IDDQ의 범위 간에 강한 상관이 존재하는 것으로 나타났다. 결함이 존재하는 지의 여부에 관한 결정의 정확도는 IDDQ의 예상 범위에 보다 정확하게 적합하도록 상대 속도의 함수로서의 기준값을 적응시킴으로써 개선된다. 주목할 것은 제조 프로세스의 결과는 하나의 웨이퍼 내의 모든 집적 회로에 대해 동일하지 않다는 것이다. 이러한 것에 의해 집적 회로들은 서로 상이한 IDDQ 및 속도값을 갖게 된다. 따라서, 모든 파라미터들 간의 상관 함수는 상대적인 CUT 속도에 관한 허용가능한 IDDQ 값들의 영역을 규정할 수가 있다.

CUT의 상대 속도가 CUT가 생성되는 프로세스 파라미터에 따라 달라짐에 따라, 본 발명의 테스팅은 제조 프로세스의 가변성을 고려하고 있다.

하나의 동일한 뱃치의 CUT의 하나 이상의 샘플에 대한 외부 정보는 외부적으로 결정될 수 있다. 외부에서 결정되는 관련 정보는 기준값과 클럭 주파수를 설정하는 제어 회로에 공급된다.

청구항 제 3 항의 실시예에서, 제어 회로는 오실레이터와, CUT의 상대 속도를 결정하기 위해 소정의 기간 동안 상기 오실레이터에 의해 발생하는 클럭 펄스를 카운트하는 카운터를 포함한다. 이러한 것은 CUT의 상대 속도가 오실레이터의 주파수를 결정하기 때문에 가능하다. 상기 제어 회로는 IDDQ와 테이블에 저장된 상대 속도 간의 상관에 관한 정보를 갖는다. 제어기는 측정된 상대 속도에 종속하는 기준값을 결정한다. 이는 가령 테스트중인 모든 디바이스에 대해 측정된 DUT의 속도에 기반한 기준값을 동적으로 변화시킬 수가 있다. 이는 오류가 있는 테스트중의 디바이스의 정확한 검출을 상당히 개선시킨다.

제어기는 CUT의 속도 및 IDDQ의 값이 알려짐에 따라 스스로 상관에 관한 정보를 수집할 수 있다.

청구항 제 8 항의 실시예에서, 임계 회로는 제 1 카운트 기간 동안 결정된 클럭 펄스의 제 1 카운트 수와 제 2 카운트 기간 동안 결정된 클럭 펄스의 제 2 카운트 수 간의 차분인 차분 수를 결정하는 차분 회로를 포함한다. 비교기는 기준수와 상기 차분 수를 비교하여 결함이 DUT에 존재하는지의 여부를 결정한다. 합격 혹은 불합격을 신뢰성있게 검출하기 위해 동일한 DUT상에서 테스트 사이클을 다수 수행하는 것은 상식이다. 각각의 테스트 사이클 동안, 발생하는 IDDQ 값에 의존하는 카운트 기간이 발생한다. 통상, 각각의 테스트 사이클 이전에, 집적 회로는 테스트 벡터를 제공함으로써 잘 정의된 상태들 중의 하나로 된다.

이러한 방식으로, 단지 두 카운트 값의 차분은 테스트의 결과와 관련된다. 이제, 카운트 값이 IDDQ의 값에 역비례한다는 것은 전혀 무관하다. 차분이 충분히 작다면, 아마도 DUT에는 불합격이 존재하지 않을 것이다. IDDQ의 측정된 값에 대해 수행되는 차분 테스트는 US-B-6,239,606에 공지되고 있다. 차분 테스트를 통해 배경의 누설 전류보다도 훨씬 더 작은 IDDQ의 차분을 검출할 수가 있다.

청구항 제 9 항의 실시예에서, 테스트 장치는 테스트 중인 디바이스에 대한 일련의 테스트 사이클을 수행한다. 각각의 테스트 사이클 동안, 카운트된 수가 결정된다. 각각의 카운트된 수는 지금까지 결정된 카운트된 수의 현재 저장된 최소값과 비교되며, 이 저장된 최소값은 카운트된 수가 더 작다면 그 카운트된 수로 대체된다. 동일한 방식으로 저장된 최대값은 카운트된 수가 저장된 최대값보다 더 크다면, 카운트된 수로 대체된다. 모든 카운트된 수를 처리한 후, 일련의 카운트된 수의 최소 및 최대값을 이용할 수가 있다. 만약 최소 및 최대값 간의 차분이 기준 수보다 낮다면 테스트 중인 디바이스는 테스트에 합격하게 된다.

청구항 제 10 항의 실시예에서, 현재 카운트된 수는 이전에 저장된 수와 비교된다. 테스트 중인 디바이스는 만약 차분이 기준수 보다 더 작다면 테스트에 합격하게 된다.

청구항 제 11 항 및 제 12 항에서 규정된 바와 같은 실시예에서, 클럭 발생기는 집적 회로의 온도를 감지하는 온도 센서를 포함한다. 제어기는 감지된 온도에 기반하여 상기 기준 수 및 반복 주파수를 제어하도록 적응된다. 이는 IDDQ의 온도 의존성을 제거한다.

한편, 청구항 제 5 항 및 제 6 항의 실시예에서, 클럭 발생기의 출력이 DUT의 속도에 관련되고 테스트 장치로부터 획득된 카운트의 수가 IDDQ 전류와 관련되기 때문에, 그들은 집적 회로가 제조된 프로세스 코너를 특징짓는데 사용될 수 있다.

이러한 모든 특징 및 기타 특징들은 후술되는 실시예를 참조하여 명백하게 설명될 것이다.

도 1은 테스트 장치의 기본적인 블럭도이다.

전원 소스 VS는 전원 전압 VDD를 스위치를 통해 테스트 중인 디바이스 CUT의 입력단 IN에 공급한다. 제어 회로 CO는 제어 신호 CS를 스위치 S에 공급한다. 제어 신호 CS가 스위치 S를 제어하여 오픈하도록 하는 경우, CUT에 의해 입력단 IN에 접속된 캐패시터 C로부터 유도되는 정지 전류 IDDQ는 입력단 IN에서의 전압 VDD'를 감소시킨다. 캐패시터 C는 회로의 본래의 캐패시턴스와, VDD와 접지 간에 접속된 임의의 다른 의도된 추가 캐패시턴스에 의해 형성된 본래의 캐패시터이다.

측정 회로 ME는 전압 VDD'가 기준 전압 VREF보다 더 큰 값을 가질 때를 나타내는 출력 신호 CE를 공급하는 비교기 COM1을 포함한다. 카운터 C1은 클럭 신호 CLK를 수신하는 클럭 입력단과 출력 신호 CE를 비교기 COM1으로부터 수신하는 인에이블 입력단을 갖는다. 카운터 C1는 출력 신호 CE가 전압 VDD'가 기준 전압 VREF보다 큰 값을 갖는다는 것을 나타내는 시간 동안 발생하는 클럭 펄스의 수 N을 카운트한다. 카운터 C1은 n 비트 디지털 워드로서 카운트 수를 공급한다.

임계 회로 TH는 차분 결정 회로 DNC와 디지털 비교기 COM2를 포함한다. 차분 결정 회로 DNC는 두개의 연속하는 카운트 수 N, N', ...간의 차분 혹은 여러 테스트들의 적용 동안 발생한 최대 및 최소 카운트 수 N 간의 차분인 차분 수 DN을 공급한다. 비교기 COM2는 차분 수 DN과 기준 수 NTH를 비교하여 테스트 중인 디바이스 DUT가 테스트에 합격하는지 혹은 불합격하는지의 여부를 나타내는 신호 PF를 공급한다. 통상적으로, 테스트 중인 디바이스 DUT는 차분 수가 기준 수보다 큰 경우 테스트에 합격하는데, 왜냐하면 큰 차분 수는 카운트 수 N, N',...의 적어도 두개 및 IDDQ의 값의 적어도 두개는 상당히 차이를 가지기 때문이다.

클럭 발생기 회로 CG는 클럭 신호 CLK와 기준 수 NTH를 발생시킨다.

따라서, 측정 회로 ME는 전원 전압 VDD로부터 기준전압 VREF까지의 전압 강하 VDD'를 n비트의 디지털 워드(카운트 값 N)로 변환시킨다.

도 2는 본 발명의 테스트 장치의 실시예의 상세 블럭도이다.

또한, 테스트 장치는 전원 전압 VDD를 스위치 S를 통해 테스트 중인 디바이스 DUT의 입력단 IN에 공급하는 전원 소스 VS를 포함하며, 상기 테스트 중인 디바이스는 전원 소스 DCS로 모델링된다. 제어 신호 CS는 스위치 S를 제어한다. 제어 신호 CS가 스위치 S를 오픈하게 되면, 입력단 IN에 접속된 캐패시터 C로부터 DUT에 의해 유도되는 정지 전류 IDDQ는 입력단 IN에서의 전압 VDD'를 감소시킨다.

도 2에 도시된 측정 회로 ME는 도 1에 도시된 측정 회로 ME와 동일하며, 테스트 패턴에 속하는 각각의 테스트 사이클 TEC, TEC',...에 대해 길이가 n비트인 카운트 수 N을 제공한다. 만약 2^m 테스트 패턴이 DUT에 공급되면, 테스트 결과(카운트된 값 N, N',...)는 임계 회로 TH에 의해 추가 처리 이전에 메모리에 저장될 수 있다. 임계 회로 TH는 측정 회로 ME에 의해 공급되는 테스트 결과를 직접 처리할 수 있다.

임계 회로 TH는 레지스터 RE1, RE2 및 RE3와, 디지털 비교기 DCO1, DCO2 및 DCO3와, 감산기 DIF를 포함한다. 레지스터 RE1, RE2 및 RE3와, 디지털 비교기 DCO1 및 DCO2와, 감산기 DIF는 필요한 데이터를 교환하기 위해 n비트 폭의 디지털 버스를 통해 상호 접속된다. 데이터 흐름은 마이크로프로세서 혹은 전용의 제어기(도시안됨)에 의해 제어될 수 있다.

먼저, 레지스터 RE1 및 RE2는 초기화되며, 그에 의해 모든 카운트 값 N, N', ...의 가장 낮은 값을 저장할 레지스터 RE1는 가능한 한 높은 값(111...111)을 가지며, 모든 카운트 값 N, N', ...의 가장 높은 값을 저장할 레지스터 RE2는 가능한 한 낮은 값(000...000)을 갖는다. 다음에, 카운트된 수 N, N', ...중의 하나의 각각의 측정 후, 카운터 C1의 카운트된 수 N은 레지스터 RE3 내에 저장된다. 레지스터 RE3의 내용은 레지스터 RE1의 내용과 비교되며, 그리고 레지스터 RE2의 내용과 비교된다. 만약 레지스터 RE3의 내용이 레지스터 RE2의 내용보다 크다면, 레지스터 RE3의 내용은 레지스터 RE2 내에 저장된다. 만약 레지스터 RE3의 내용은 레지스터 RE1의 내용보다 작다면, 레지스터 RE3의 내용은 레지스터 RE1 내에 저장된다.

2^m 테스트 패턴에 속하는 모든 측정이 수행된 후, 감산기 DIF는 레지스터 RE2로부터 레지스터 RE1의 내용을 감산하여, 카운트된 수 N, N', ...의 최대값으로부터 카운트된 수 N, N', ...의 최소값을 감산한 차분 수 DF를 획득한다. 비교기 DCO3은 차분 수 DF와 기준 수 NTH를 수신하여 테스트중인 디바이스 DUT가 테스트에 합격인지 불합격인지의 여부를 나타내는 신호 PF를 공급한다. 만약 차분 수 DF가 기준 수 NTH보다 크다면, 신호 PF는 테스트 중인 디바이스 DUT가 IDDQ 테스트에 불합격이라는 것을 나타내며, 그렇지 않으면 신호 PF는 DUT가 IDDQ 테스트에 합격이라는 것을 나타낸다.

만약 모든 측정이 서로에 매우 근접한 카운트된 수 N, N', ...을 제공한다면, 하나 이상의 테스트 패턴에 대해 보다 높은 IDDQ를 야기하는 불합격은 발생하지 않는다. 모든 측정에 대해 동일한 커다란 오프셋 전류(offset current)는 두개의 카운트된 수 N, N',...의 차분이 결정되는 한 IDDQ의 차분의 검출에 영향을 미치지는 않을 것이다.

클럭 신호 CLK가 원하는 정확도에 도달하도록 고정된 값으로 선택될 지라도, 이 값은 적당히 높게 선택되어야 한다. 카운터 C1은 DUT의 IDDQ가 클 경우 짧은 카운트 기간 TC 동안 클럭 신호 CLK의 충분한 클럭 펄스의 수를 카운트한다. 오랜 카운트 기간 TC 동안, 많은 양의 클럭 펄스들이 카운트될 것이며, 카운터 C1의 비트의 수는 커야만 한다. 또한 기준 수 NTH는 테스트 중인 동일 디바이스 DUT의 뱃치의 확산을 커버하도록 선택된 고정된 수일 수 있다.

그러나, 도 5에서 설명되는 바와 같이, 테스트에 합격해야만 하는 테스트 중인 디바이스 DUT에 대한 IDDQ는 DUT의 상대 속도에 크게 상관된다. 이러한 의존성은 여러 상대 속도에 대한 IDDQ의 허용가능한 값을 나타내는 그레이 영역(gray area)으로 도시된다. 주목할 것은 1.5의 팩트를 갖는 상대 속도의 변화량은 기술에 따라 1000팩트 이상의 IDDQ의 변화량과 관련될 수 있다. 결과적으로, 만약 상대 속도가 알려져 있지 않다면, 기준 수 NTH는 테스트 중인 디바이스 DUT의 모든 뱃치의 가장 높은 상대 속도에서 발생하는 IDDQ의 허용가능 값의 최고값보다 더 높게 선택되어야만 한다.

만약 IDDQ와 상대 속도 간의 상관이 가령 별도의 측정으로부터 알려져 있다면, 각각의 특정 DUT는 잘 정의된 시간 기간 동안 내부 오실레이터 OSC의 클럭 펄스의 수 CLKi를 (카운터 C2에서) 카운트함으로써 상대 속도를 제일 먼저 측정할 수가 있다. 이제, 카운트된 수 CN은 특정 DUT의 상대 속도를 대표하게 된다. 또한, IDDQ와 제조된 DUT의 모든 뱃치의 상대 속도 간의 상관을 (IDDQ의 측정치로서)측정 회로 ME로부터의 수 N과, (DUT의 속도의 측정치로서) 클럭 발생기 CG의 카운터 C2로부터의 카운트 수 CN을 사용하여, 알아낼 수가 있다.

이제, 클럭 발생기 CG는 소정의 주파수를 갖는 클럭 신호 CLKi를 발생하는 오실레이터 OSC를 포함한다. 카운터 C2는 사전 결정된 시간 내에 발생하는 클럭 펄스 CLKi의 수 CN을 카운트한다. 상대 속도에 대한 측정치인 수 CN은 주파수 스케일러 FS 및 레지스터 RE4에 제공된다. 주파수 스케일러 FS는 카운터 C1에 클럭 신호 CLK를 공급한다. 클럭 신호 CLK의 실제 주파수는 수 CN 및 특정 DUT에 대한 상대 속도 측정치에 의존적이다. 레지스터 RE4는 수 CN 및 특정 DUT에 대한 상대 속도 측정치에 의존하는 기준 수 NTH를 제공한다.

요약하면, 만약 특정 DUT의 상대 속도가 알려져 있다면, IDDQ와 상대 속도 간의 관계(도 5에 도시된 예)는 최적의 기준 수 NTH의 선택을 가능하게 한다. 만약 IDDQ의 예상 범위가 알려져 있다면, 테스트 사이클 동안의 측정이 충분히 정확하도록 클럭 주파수 CLK가 최적으로 설정될 수 있는 반면, 카운터 C1에 대하여 요구되는 비트의 수는 과도하게 크지지는 않는다.

따라서, 특정 DUT에 대한 IDDQ 테스트 사이클이 시작되기 전에 상대 속도가 먼저 측정된다. 상대 속도는 상대 속도를 나타내는 수 CN으로부터 카운터 C1의 클럭 주파수를 최적으로 설정하는데 사용된다. 또한, 기준 수는 수 CN으로부터 설정된다. 가령, 만약 도 5에서 상대 속도가 1.2가 되도록 측정되면, 기준 수는 도 5의 값 V1보다 더 큰 IDDQ에 대응하도록 설정되어야 한다.

선택적인 온도 센서 TS가 DUT의 온도를 감지하며 주파수 스케일러 FS 및 레지스터 RE4에 온도 신호 ST를 제공하여 DUT의 온도 변화율에 대한 클럭 신호 CLK 및 기준 수 NTH를 보상한다.

단지 일예로서, 실제의 상황에서 캐패시터 C는 1나노패럿의 값을 가지며, IDDQ와 DUT의 상대 속도의 비율은 상대 속도 1.0에서의 1나노암페어에서 상대 속도 1.5에서의 1밀리암페어로 변화하고, 전원 전압 VDD와 기준 전압 VREF간의 차분은 300밀리볼트이다. 스위치 S가 개방된 이후 기준 전압 VREF에 도달하기 위해 전압 VDD'에 요구되는 시간은 만약 IDDQ가 1밀리암페어인 경우 300나노초이거나, IDDQ가 1마이크로암페어인 경우 300마이크로초이다. 전체 측정 범위의 1%의 최소 정확도를 얻기 위해, 클럭 신호 CLK의 반복 주파수는 333MHz이며 카운터 C1는 17비트 워드를 카운트할 수 있어야 한다.

만약 상대 속도의 전체 범위가 세부분, 즉 1.0 내지 1.16의 제 1 부분과, 1.16 내지 1.33의 제 2 부분과, 1.33 내지 1.5의 제 3 부분으로 분할된다면, 예상된 IDDQ의 범위는 각각 1 내지 10마이크로암페어와, 10 내지 100마이크로암페어와, 100 내지 1000마이크로암페어의 범위의 세개의 부분으로 분할된다. 동일한 정확도를 얻기 위해서는 카운터 C1은 10비트의 워드를 카운트할 수 있어야만 하는데, 그 이유는 클럭 신호 CLK의 반복 주파수가 제각기 3.3MHz, 33MHz 및 333MHz이기 때문이다. 상대 속도의 범위를 더 많은 부분으로 분할할 수도 있거나 혹은 측정된 상대 속도의 함수로서 클럭 신호 CLK의 반복 주파수를 지속적으로 적응시킬 수가 있다.

도 3은 본 발명의 임계 회로 TH의 실시예의 블럭도이다. 이 임계 회로 TH는 여러 테스트 벡터들에서 결정된 카운트 수 N, N',...의 차분으로부터 합격 혹은 불합격 신호 PF를 결정한다.

n비트 카운트된 수 N은 레지스터 RE3 및 회로 ABS에 n 비트 버스를 통해 공급된다. 레지스터 RE3의 출력은 n비트의 저장된 수 SN을 회로 ABS에 공급한다. 회로 ABS는 카운트된 수 N과 저장된 수 SN의 차분 AD의 절대값을 결정한다. 디지털 비교기 DC3은 AD의 값과 기준 수 NTH를 비교하여 합격/불합격 신호 PF를 공급한다.

임계 회로 TH의 동작을 설명하기 위해, 레지스터 RE3는 i 번째 테스트 패턴이 DUT에 제공된 이후 발생하는 n 비트 카운트 수 N(Ni를 가짐)을 저장한다고 가정한다. 카운트된 수 N(Ni+1을 가짐)는 (i+1) 번째 테스트 패턴 이후에 발생한다. 회로 ABS는 카운트된 수의 값 Ni와 Ni+1 간의 차분 AD의 절대값을 결정한다. 비교기는 이 차분 AD와 기준 수 NTH를 비교한다. 만약 AD의 값이 기준 수 NTH보다 커다면, 신호 PF는 불합격을 나타내며, 만약 그러하지 않다면 신호 PF는 합격을 나타낸다.

도 4는 카운트된 값의 결정을 설명하는 파형도이다. 도 4a는 스위치 S의 제어 신호를 도시하며, 하이 레벨은 스위치 S가 닫혀진 것을 나타낸다. 도 4b는 DUT의 테스트 입력단 IN에서의 전압 VDD'를 나타낸다. 도 4c는 레벨이 하이일 때 카운터 C1이 클럭 펄스 CLK를 카운트할 수 있도록 하는 인에이블 신호 CE를 나타낸다. 도 4d는 클럭 펄스 CLK를 도시한다.

제어 신호 CS가 하이 레벨이고 스위치 S가 닫혀있을 때의 기간 PRC 동안, 전원 전압 VDD는 테스트 입력핀 IN에 존재한다. DUT는 테스트 벡터를 인가함으로써 특정 상태로 들어간다. t1 시점에서, 제어 신호 CS는 로우 레벨로 변화하며, 스위치 S는 개방되고 인에이블 신호 CE는 하이 레벨로 된다. 전압 VDD'는 DUT의 테스트 입력핀 IN에서 유도되는 전류 IDDQ가 테스트 핀 IN에서 캐패시턴스 C를 방전하기 시작함에 따라 감소하기 시작한다. 시점 t2에서, 전압 VDD'는 기준 전압 VREF와 교차하며 인에이블 신호 CE는 로우 레벨로 변화한다. 카운터 C1은 인에이블 신호 CE가 하이 레벨일 때 시점 t1에서 시점 t2까지 지속하는 카운트 기간 TC 동안 발생하는 클럭 펄스 CLK의 수 N을 카운트한다.

시점 t3에서, 시점 t1에서 시작한 테스트 사이클 TEC의 종료시에, 제어 신호 CS는 다시 하이로 가며, 다음 기간 PRC'가 개시하며, 이 기간 동안 DUT는 전원을 공급받아 다음 테스트 벡터를 수신한다. 시점 t4에서, 다음 테스트 사이클 TEC'가 개시되며, 이 동안 카운터 C1은 인에이블 신호 CE가 하이 레벨일 때 시점 t4에서 시점 t5까지 지속하는 카운트 기간 TC' 동안 발생하는 클럭 펄스 CLK의 수 N'을 카운트한다.

도 5는 IDDQ와 상대 속도 간의 상관의 예를 나타내는 그래프이다. 수직 축은 마이크로암페어 단위의 IDDQ의 값을 나타내고, 수평 축은 상대 속도를 나타낸다.

테스트에 합격해야만 하는 DUT의 IDDQ는 DUT의 속도에 크게 상관된다. 이러한 종속성은 여러 상대 속도에 대한 IDDQ의 허용가능한 값들을 나타내는 그레이 영역으로 도시된다. 주목할 것은 1.5 팩트를 갖는 상대 속도의 변화율은 기술에 따라 1000 이상의 팩트의 IDDQ의 변화율과 관련된다는 것이다.

전술한 실시예는 본 발명을 한정하기보다는 예시하는 것으로 당업자는 첨부되는 특허청구범위의 영역 내에서 많은 수정을 가할 수 있을 것이라는 것에 주목해야 한다.

가령, 카운트된 수 N, N',...의 차분은 도 2 및 도 3에 도시된 본 발명의 실시예에 관해 설명된 바와 같이 다른 방식으로 결정될 수 있다.

이중 구현예에서, 전원 VS와 DUT의 입력단 IN 간에 배치된 스위치 S는 전원 VS의 VDD 폴(VDD pole) 대신에 접지에 접속될 것이다.

만약 이 스위치가 DUT 내부에 집적된다면, 캐패시턴스 C가 보다 작아지므로 보다 고속의 센서 동작이 가능하다.

만약 누설 제어를 제어하기 위해 MTCMOS로 지칭되는 기술이나 임의의 다른 누설 제어 기술이 스탠바이 상태의 회로의 부분을 차단하기 위해 스위치 S(MOS 트랜지스터)를 사용한다면, 상기 스위치는 스위치 S로서 사용될 수도 있다.

청구범위에서, 괄호 내의 임의의 참조 부호는 청구항을 제한하는 것으로 해석되지는 않는다. 단어 "포함한다"는 청구항에 기술된 요소 혹은 단계들 이외의 것의 존재를 배제하는 것이 아니다. 본 발명은 수개의 특징적인 구성요소를 포함하는 하드웨어와, 적당한 프로그래된 컴퓨터에 의해 구현될 수 있다. 수개의 수단을 열거하는 장치 청구항에서, 이들 수개의 수단은 하나의 동일한 아이템의 하드웨어에 의해 구현될 수 있다. 소정의 수단들이 서로 상이한 종속 청구항에서 열거된다는 사실은 이들 수단들의 조합이 사용될 수 없다는 것을 의미하는 것이 아니다.

Claims (14)

1. 테스트 중인 회로의 정지 전류를 테스팅하는 테스트 장치에 있어서,

   전원 전압을 공급하는 전원 전압원과,

   상기 테스트 중인 회로의 단자에 접속된 스위치와,

   상기 스위치를 제어하여 테스팅 사이클의 개시시에 상기 단자로부터 전원 전압을 제거하는 드라이버와,

   상기 단자에서의 전압과 기준값을 비교하기 위한 비교기와,

   클럭 펄스를 제공하는 클럭 발생기와,

   카운트 수를 얻기 위해 카운트 기간 동안 상기 클럭 펄스를 카운팅하는 카운터―상기 카운트 기간은 상기 테스팅 사이클의 개시에 의해 결정되는 개시와 상기 단자에서의 전압이 상기 기준값과 교차하는 시점에 의해 결정되는 종료를 가짐―와,

   카운트 수와 기준 수를 비교하여 합격/불합격 신호를 제공하는 임계 회로와,

   테스트 중인 회로의 프로세스 파라미터에 따라, 상기 기준 수의 값 및/또는 클럭 펄스의 주파수를 제어하는 제어 회로를 포함하는

   테스트 장치.
2. 제 1 항에 있어서,

   상기 테스트 중인 회로는 집적 회로이며,

   상기 제어 회로는 한편의 테스트 중인 회로의 속도와 다른 한편의 IDDQ의 허용가능한 범위 혹은 허용가능한 값들 간의 상관에 관한 외부 결정 정보를 수신하고 상기 상관에 기반하여 상기 기준 수의 값과 클럭 주파수의 주파수를 결정하는 입력단을 포함하는

   테스트 장치.
3. 제 1 항에 있어서,

   상기 테스트 중인 회로는 집적 회로이며,

   상기 제어 회로는 상기 테스트 중인 회로의 속도에 따른 주파수를 갖는 오실레이터 클럭 주파수를 발생시키는 오실레이터와,

   테스트 중인 회로의 속도를 결정하는 추가의 카운트 수를 얻기 위해 사전결정된 기간 동안 오실레이터 클럭 펄스를 카운트하는 추가의 카운터를 포함하는

   테스트 장치.
4. 제 2 항에 있어서,

   상기 외부에서 결정된 정보는 속도의 함수로서 정지 전류의 허용가능한 값의 범위를 나타내며,

   상기 제어 회로는 상기 상관에 관한 외부 결정 정보를 수신하여 상기 테스트 중인 회로의 관련 속도에서 정지 전류의 값의 범위의 상위 값보다 더 큰 기준 수의 값을 결정하는 입력단을 갖는 기준 수 계산기를 포함하는

   테스트 장치.
5. 제 3 항에 있어서,

   상기 제어 회로는 상기 추가 카운트된 수로부터 획득되는 속도와 상기 카운트된 수로부터 획득되는 정지 전류 간의 상관에 기반하여 기준 수를 결정하는 기준 수 계산기를 포함하는

   테스트 장치.
6. 제 2 항에 있어서,

   상기 클럭 발생기는 상기 상관에 관한 외부 결정 정보를 수신하여 상기 클럭 발생기에 의해 제공되는 클럭 펄스의 주파수를 상기 정지 전류의 값이 증가할 때 증가하도록 제어하는 입력단을 갖는 클럭 제어 회로를 포함하는

   테스트 장치.
7. 제 1 항에 있어서,

   상기 클럭 발생기는 상기 추가의 카운트된 수로부터 획득되는 속도와 상기 카운트된 수로부터 획득되는 정지 전류 간의 상관에 기반하여 클럭 발생기에 의해 제공되는 클럭 펄스의 주파수를 제어하는 클럭 제어 회로를 포함하는

   테스트 장치.
8. 제 1 항에 있어서,

   상기 임계 회로는

   제 1 카운트 기간 동안 제 1 카운트된 클럭 펄스의 수와 제 2 카운트 기간 동안 제 2 카운트된 클럭 펄스의 수 간의 차분인 차분 수를 결정하는 차분 회로와,

   상기 차분 수와 기준 수를 비교하는 비교기를 더 포함하는

   테스트 장치.
9. 제 8 항에 있어서,

   상기 차분 회로는 클럭 펄스들의 제각기의 카운트된 일련의 수의 최소값 및 최대값을 저장하는 메모리를 포함하며, 상기 최소값은 제 1 카운트된 수를 나타내며, 상기 최대값은 제 2 카운트된 수를 나타내는

   테스트 장치.
10. 제 8 항에 있어서,

    상기 차분 회로는 상기 제 1 카운트된 수를 저장하는 메모리를 포함하며, 상기 제 2 카운트된 수는 상기 제 1 테스트 사이클에 후속하는 제 2 테스트 사이클 동안 결정되는

    테스트 장치.
11. 제 4 항 또는 제 5 항에 있어서,

    상기 클럭 발생기는 상기 테스트 중인 회로의 감지된 온도를 공급하기 위한 온도 센서를 더 포함하며, 상기 기준 수 계산기는 상기 감지된 온도에 기반하여 상기 기준 수를 제어하도록 적응되는

    테스트 장치.
12. 제 6 항 또는 제 7 항에 있어서,

    상기 클럭 발생기는 상기 테스트 중인 회로의 감지된 온도를 공급하기 위한 온도 센서를 포함하며, 상기 제어 회로는 상기 감지된 온도 센서에 기반하여 클럭 펄스의 주파수를 제어하도록 적응되는

    테스트 장치.
13. 단자를 갖는 테스트 중인 회로를 테스팅하는 방법에 있어서,

    상기 테스트 중인 회로의 단자에 접속된 스위치를 통해 전원 전압을 공급하는 단계와,

    상기 스위치를 제어하여 테스팅 사이클의 개시시에 상기 단자로부터 전원 전압을 제거하는 단계와,

    상기 단자에서의 전압과 기준값을 비교하는 단계와,

    클럭 펄스를 제공하는 단계와,

    카운트 수를 얻기 위해 카운트 기간 동안 상기 클럭 펄스를 카운팅하는 단계―상기 카운트 기간은 상기 테스팅 사이클의 개시에 의해 결정되는 개시와 상기 단자에서의 전압이 상기 기준값과 교차하는 시점에 의해 결정되는 종료를 가짐―와,

    상기 카운트 수와 기준 수를 비교하여 합격/불합격 신호를 제공하는 단계와,

    상기 테스트 중인 회로의 프로세스 파라미터에 따라, 상기 기준 수의 값 및/또는 클럭 펄스의 주파수를 제어하는 단계를 포함하는

    테스트 방법.
14. 테스트 회로를 포함하여 집적 회로의 적어도 일부에 의해 유도되는 드레인간 정지 전류를 테스팅하는 집적 회로에 있어서,

    상기 테스트 회로는,

    상기 테스트 중인 회로의 단자에 접속된 스위치와,

    상기 스위치를 제어하여 테스팅 사이클의 개시시에 상기 단자로부터 전원 전압을 제거하는 드라이버와,

    상기 단자에서의 전압과 기준값을 비교하는 비교기와,

    클럭 펄스를 제공하는 클럭 발생기와,

    카운트 수를 얻기 위해 카운트 기간 동안 클럭 펄스를 카운트하는 카운터―상기 카운트 기간은 상기 테스팅 사이클의 개시에 의해 결정되는 개시와 상기 단자에서의 전압이 상기 기준값과 교차하는 시점에 의해 결정되는 종료를 가짐―와,

    상기 카운트 수와 기준 수를 비교하여 합격/불합격 신호를 제공하는 임계 회로와,

    상기 테스트 중인 회로의 프로세스 파라미터에 따라, 상기 기준 수의 값 및/또는 클럭 펄스의 주파수를 제어하는 제어 회로를 포함하는

    집적 회로.