1227896 玖、發明說明： 【發明所屬之技術領域】 本發明係關於非揮發性半導體記憶裝置，更特定而 是關於可變更抹除單位區塊（erase unit block)構造 閃記憶體。 【先前技術】 快閃記憶體係功能上屬於批次袜除型（b a t c h e r a t y p e )可電氣式寫入抹除的非揮發性半導體記憶裝置。 記憶體因為其低成本性及電氣抹除功能，因此在行動 等方面便迫切需要，近年正熱烈的進行研究開發。快 憶體係譬如具有漂浮閘極，可使臨限電壓產生變化的 體（以下稱「記憶體電晶體」）使用為記憶單元。 圖2 6所示係習知快閃記憶體的陣列構造圖。 在圖2 6中，為求說明上的簡化，針對整體為8 Μ位 記憶體陣列之情況進行說明。記憶體陣列 5 0 0係包^ 分別相當於4 k字元（6 4 k位元）之由記憶單元所構成的 B 0 0 0〜B 0 0 7 ;分別相當於3 2 k字元（5 1 2 k位元）之由記 元所構成的區塊 B 0 0 8〜B 0 2 2 ;以及區塊 B 1 0 0。 B 0 0 0〜B 0 2 2係分別構成快閃記憶體中抹除動作基本單 區塊。 快閃記憶體大多需要 4k字元的區域，因此記憶體 5 0 0 便含有記憶容量較少於普通資料儲存區域的 B 0 0 0〜B 0 0 7。此種4k字元區域稱之為如：引導區塊或參 塊0 312/發明說明書(補件)/92-11 /92122731 言 ， 的快 sing 快閃 裝置 閃記 電晶 元的 t有： 區塊 憶單 區塊 位的 陣列 區塊 數區 6 1227896 引導區塊係屬於當投入電源後的系統啟動時，引導著搭 載著快閃記憶體之系統的CPU之區域。此外，參數區域則 屬於將可能頻繁改寫之可能性較高的資料，假定寫入的區 域。另外，3 2 k字元的記憶容量區塊，乃使用為儲存普通 資料或程式的區域。依此，快閃記憶體便必須隨用途之不 同，而具備著不同大小的區塊。 再者，區塊 B 1 0 0係在位址分配上屬於區塊 B 0 0 0〜B 0 0 7 的區域，屬於未被使用的區域。即使未使用，但是因為區 塊B 1 0 0仍有保持記憶體陣列上之信號連續性的必要性，因 此具有與區塊B 0 0 8〜B 0 2 2各構造為相同的構造。 記憶體區塊的選擇係利用供選擇區塊縱向位置的區塊 選擇信號 BAVSO， BAVS1， BAVMO〜BAVM3，以及供選擇區塊 橫向位置的區塊選擇信號B A Η 0〜B A Η 3而執行。若縱向區塊 位置與橫向區塊位置均被活化的話，便執行其交點處區塊 的選擇。譬如，當選擇區塊Β 0 0 8的情況時，選擇信號BAVMO 與Β Α Η 1將被活化，而剩餘的選擇信號則被非活化。 圖 2 7所示係產生記憶體區塊的習知區塊選擇解碼器構 造的方塊圖。 參照圖2 6、圖2 7所示，區塊選擇解碼器5 0 2係採用從 外部所提供位址信號的位址位元 A 1 2〜A 1 8，而產生區塊選 解碼器5 0 2係包含有：接收位址位元A 1 5，A 1 6，A 1 7，A 1 8並輸 出選擇信號 Β 0 P的 4輸入 N 0 R電路 5 6 2 ;響應位址位元 A 1 4 , A 1 7，A 1 8與選擇信號 Β Ο P，而輸出縱向位置選擇信號 7 312/發明說明書(補件)/92-11/92122731 1227896 BAVS0，BAVS1，BAVM0〜BAVM3的縱向區塊選擇電路564;以及 響應位址位元A 1 2，A 1 3，A 1 5，A 1 6與選擇信號Β Ο P，而輸出 縱向位置選擇信號B A Η 0〜B A Η 3的橫向區塊選擇電路5 6 6。 縱向區塊選擇電路5 6 4係包含有：響應選擇信號Β Ο Ρ而 被活化，並將位址位元 A1 4 予以解碼而輸出信號 BAVSO, BAVS1的位址解碼部5 8 2 ;以及在選擇信號Β Ο P非活 化時產生動作，但在選擇信號Β Ο P活化時便停止動作的位 址解碼部 5 8 4。位址解碼部 5 8 4係在活化時將位址位元 A 1 7，A 1 8予以解碼並輸出信號B A V Μ 0〜B A V Μ 3。 橫向區塊選擇電路5 6 6係包含有.·若選擇信號BOP被活 化的話，便將位址位元A 1 2，A 1 3當作選擇位址位元S A 0，S A 1 而輸出，而當選擇信號 B0P 非活化時，便將位址位元 A 1 5，A 1 6當作選擇位址位元S A 0，S A 1而輸出的位址選擇部 6 1 0 ;以及將選擇位址位元S A 0，S A 1予以解碼，並輸出信號 B A Η 0〜B A Η 3的位址解碼部6 1 2。 圖2 6所示8 Μ位元的記憶體陣列之情況時，若採取1字 元 1 6位元構造的話，選擇 3 2 k字元區塊的位址位元便為 A 1 5，A 1 6，A 1 7，A 1 8。此外，選擇4 k字元區塊的位址位元則 為A 1 2，A 1 3，A 1 4。在此所說明的習知例，乃如同圖2 6，就 在橫向上配置4區塊記憶體區塊構造的情況，進行說明。 首先，利用 N 0 R電路5 6 2而決定選擇4 k字元區域的信 號Β 0 P之活化/非活化。 當相當於記憶體區塊 B 0 0 8〜B 0 2 2的位址被輸入的情況 時，信號 B0P便被非活化，位址解碼部 5 8 2 則將信號 8 312/發明說明書(補件)/92-11 /92122731 1227896 B A V S Ο，B A V S 1 非活化，位址解碼部 5 8 4 則響應位址位元 A 1 7，A 1 8，使縱向記憶體區塊的選擇信號B A V Μ 0〜B A V Μ 3中之 任一者活化。 此情況下，位址選擇部6 1 0乃因為將位址位元A 1 5，A 1 6 當作選擇位址位元S A Ο，S A 1而輸出，因此位址解碼部6 1 2 便將位址位元A1 5, A1 6予以解碼，並將選擇信號BAHO〜BAH 3 中之任一者活化。 此外，當位址位元A 1 5〜A 1 8全部為L位準的情況時，選 擇信號Β Ο P將被活化。此表示存在有對應著圖2 6中被設定 為不使用之記憶體區塊B 1 0 0的位址輸入。此情況下，便取 代選擇記憶體區塊 Β1 0 0，而改為選擇記憶體區塊 B 0 0 0〜B 0 0 7中任所對應的區域。具體而言，當信號Β Ο P活 化時，位址解碼部5 8 4將被非活化，且信號BAVMO〜BAVM3 將被非活化。然後’利用位址解碼部5 8 2將位址位元A 1 4 解碼，俾使信號B A V S 0，B A V S 1中之任一者被活化。 再者’當信號Β Ο P活化時，位址選擇部β 1 0乃因為將位 址位元A1 2, A1 3當作選擇位址位元SA0, SA1輸出，因此位 址解碼部6 1 2便將位址位元A 1 2，A 1 3予以解碼，並將選擇 信號B A Η 0〜B A Η 3中之任一者活化。 習知經區塊選擇解碼器5 〇 2而所決定區塊分割及位址分 配乃經常固定著。即，8Μ位元份的區域，經常以4k字元 區塊為8區塊’ 32 k字元區塊為b〇〇8〜B022之15區塊，總 計2 3區塊進行處理。 如上述所說明’圖2 6之記憶體陣列5 0 0乃因為所使用 9 312/發明說明書(補件)/9241/92122731 1227896 的記憶體區塊乃存在B Ο Ο 0〜B Ο 2 2的2 3區塊，因此在為 整體8 Μ位元記憶體陣列方面，便需要從晶片外部指 次的抹除動作。 再者，在圖 26中，4k字元區塊的 8區塊（即， B 0 0 0〜B 0 0 7 )將分配於位址的最下位。將此稱為底部引 (bottom boot type)。但是，隨所使用的系統之不同 有需要 4k字元區塊分配於位址最上位的頂部引導式 b ο 〇 t t y p e )快閃記憶體之情況。在習知中，在為將底 導式記憶體變更為頂部引導式記憶體並使用，便在位 入缓衝器中施行特定位址位元的反轉。 圖2 8所示係習知位址輸入緩衝器5 1 6構造電路圖 參照圖2 8，位址輸入緩衝器5 1 6係包含有響應當使 換為頂部引導式記憶體的情況時被活化的信號 TOP， 別將位址位元 A 1 5，A 1 6 , A 1 7之正轉/反轉予以切換的 反轉電路5 2 0, 5 2 2, 5 2 4。 位址反轉電路 5 2 0係包含有：接收從外部所提供的 位元e X t. A 1 5並反轉的反相器5 2 6 ;接收信號T 0 P並 的反相器5 2 8 ;接收反相器5 2 6之輸出與信號T 0 P的 電路530;接收位址位元ext.A15與反相器528之輸 NAND電路532;以及接收NAND電路530,532之輸出， 出位址位元A15的NAND電路534。 位址反轉電路5 2 2雖就輸入位址位元e X t · A 1 6並輸 址位元A 1 6之點有所不同，但是内部構造乃如同位址 電路5 2 0，因此不再重複說明。位址反轉電路 5 2 4雖 312/發明說明書(補件)/92-11 /92122731 抹除 f 23 區塊 導式 ，亦 (top 部引 址輸 用切 而分 位址 位址 反轉 NAND 出的 並輸 出位 反轉 就輸 10 1227896 入位址位元e x t. A 1 7並輸出位址位元A 1 6之點有 但是内部構造乃如同位址反轉電路 5 2 0，因此不 明。 圖2 9所示係習知其他快閃記憶體之陣列構造E 參照圖 2 9，區塊 B 0 0 0〜B 0 1 5係分別由相當於 (5 1 2 k位元）的記憶單元所構成的記憶體區塊。在 列 7 0 0中並無相當於4 k字元之記憶單元所構成 塊，全部由相當於3 2 k字元之記憶單元所構成1 6 的8 Μ位元區域。在圖2 6的記憶體陣列5 0 0之情 8 Μ位元區域的抹除上需要2 3次的抹除動作，但^ 元的情況時，在8 Μ位元區域的抹除上則僅要1 6 動作便可完成。 另外，相關區塊抹除的習知技術文獻，有如： 特開2 0 0 2 - 1 3 3 8 7 7號公報。 習知，區塊分割與對各區塊的位址分配係經常 結果，在如圖2 6所說明之8 Μ位元快閃記憶體的 具有4 k字元區塊之規格的產品，4 k字元區塊便 塊，3 2字元區塊則存在1 5區塊，合計存在2 3區 此外，在圖2 9所說明之未具4 k字元區塊的快 產品中，乃3 2 k字元區塊1 6區塊構成8 Μ位元。賴 需要依4 k字元的有無，設計、製造完全不同的J 再者，隨快閃記憶體容量的擴大，便有開發不 配的最上位或最下位，且在位址最下位側、最上 均具有4 k字元區塊的引導區塊的晶片。經此種晶 312/發明說明書(補件)/92-11 /92122731 所不同， 再重複說 國。 32k字元 記憶體陣 記憶體區 區塊構成 況時，在 t在8M位 次的抹除 曰本專利 固定著。 產品中， 存在8區 塊。 閃記憶體 ^句話說’ [品。 僅位址分 位側二處 片稱之為 11 1227896 雙引導式晶片。當將雙引導式晶片予以2片組合，而形成 較大記憶體空間使用的情況時，在位址空間的中央部分處 將存在4k字元的細切區塊，導致產生使用便利性惡化的問 題。 【發明内容】 本發明之目的在於提供在被分割為複數抹除區塊且其 中含有小記憶容量區塊（如：引導區塊）的快閃記憶體中，利 用單晶片同時實現具有4 k字元區塊的快閃記憶體、與未具 有4k字元區塊的快閃記憶體，以便將設計、製造簡單化。 本發明若概要說的話，為一種非揮發性半導體記憶裝 置，係具備有：構成批次抹除單位的第1基本記憶體區塊； 複數第2基本記憶體區塊；以及抹除控制電路。第1基本 記憶體區塊係複數記憶單元排列成行列狀，並具有構成批 次抹除單位的第1記憶容量。第1基本記憶體區塊之其中 一部份具有較第1記憶容量為小的第2記憶容量，此部份 並不致形成批次抹除單位。複數第2基本記憶體區塊係在 第1基本記憶體區塊之外另行設置。在複數第2基本記憶 體區塊中，分別由複數記憶單元排列成行列狀。複數第 2 基本記憶體區塊的記憶分別具有第2記憶容量。複數第2 基本記憶體區塊的記憶容量總計乃如同第1容量。抹除控 制電路係響應切換信號而切換第1動作與第2動作；而第 1動作係響應抹除指令而將複數第2基本記憶體區塊中之 一個予以抹除；第2動作係響應抹除指令而將複數第2基 本記憶體區塊批次式抹除。 12 31W發明說明書(補件)/92-11 /% 122731 1227896 依照本發明另一佈局的非揮發性半導體記憶裝置，係具 備有：構成批次抹除單位的第1基本記憶體區塊；複數第2 基本§己憶體區塊，以及抹除控制電路。第1基本記憶體區 塊係複數記憶單元排列成行列狀，並具有構成批次抹除單 位的第1記憶容量。第1基本記憶體區塊之其中一部份具 有較第1記憶容量為小的第2記憶容量，此部份並不致形 成批次抹除單位。複數第2基本記憶體區塊係在第1基本 記憶體區塊之外另行設置。在複數第 2基本記憶體區塊 中，分別由複數記憶單元排列成行列狀。複數第2基本記 憶體區塊的記憶分別具有第2記憶容量。複數第2基本記 憶體區塊的記憶容量總計乃如同第1容量。抹除控制電路 係響應切換信號而切換第1動作與第2動作；而第1動作 係響應抹除指令而將複數第2基本記憶體區塊中之一個予 以抹除；第2動作係響應抹除指令而將第1基本記憶體區 塊批次式抹除。 所以，依照本發明的話，若變更切換信號供應方式的 話，便可實現將較小區塊設為各抹除單位者、與較小區塊 統合為1個，並構成抹除單位的複數種類非揮發性半導體 記憶裝置，可削減複數品種的開發費用與製造管理費用。 本發明之上述内容與其他目的、特徵、佈局及優點，從 借助所附圖式予以理解的本發明的下述詳細說明中應可清 楚明瞭。 【實施方式】 以下，參照圖式詳細說明本發明實施形態。另外，圖中 13 312/發明說明書(補件)/92-11 /92122731 1227896 相同元件符號係指相同或相當的部分。 [實施形態1 ] 圖1為顯示本發明實施形態1之非揮發性半導體記憶裝 置構造的概略方塊圖。 參照圖1，非揮發性半導體記憶裝置1係包含有：輸出入 資料緩衝器2 2 ;執行寫入、讀取、抹除之控制的控制部2 ; 列、行解碼器2 0 ; Y閘2 4 ;以及記憶體陣列2 6。 輸出入資料緩衝器 2 2係在寫入時從晶片外部接收信號 DQO〜DQ1 5，而在讀出時則對晶片外部輸出信號DQO〜DQ1 5。 控制部 2係包含有：程式&確認電路4、感測放大器6、 内部控制器8、位址緩衝器1 6、預解碼器1 8、以及切換信 號產生電路 1 0。内部控制器 8 係從外部接收信號 CE，WE，OE，RP，WP等控制信號，並辨識從外部所供應的指 示，而執行位址緩衝器1 6、預解碼器1 8、及程式&確認電 路4的控制。此外，内部控制器8係當對晶片投入電源之 際，將輸出於切換信號產生電路 1 0 中的開電重設 (power-on r e s e t)信號P 0 R於一定期間活化之後，再施行 重設解除。 切換信號產生電路 1 0係響應既定的設定而輸出信號 B 0 0 T E。位址緩衝器1 6係分別接受從外部所提供的位址信 號之位址位元 ext.AO〜ext.A18，並將位址位元 A0〜A18輸 出於預解碼器1 8中。預解碼器1 8係利用從内部控制器8 所提供的信號BLKSEL等控制信號、以及從切換信號產生電 路1 0所提供的信號Β00ΤΕ，而進行動作切換，使位址位元 14 312/發明說明書(補件)/92-11/92122731 1227896 A 0〜A 1 8的解碼器結果產生變化。預解碼器 果輸出給列、行解碼器2 0。 記憶體陣列2 6係包含有：分別具有4 k字 記憶體區塊B 0 0 0〜B 0 0 7 ;以及分別具有3 2 k 的記憶體區塊 B 0 0 8〜B 0 2 2，B 1 0 0。其中，記 通常在未被使用的區域，為求記憶體陣列製 且為保持圖案連續性用，便設計成如同 Β008〜Β022相同構造。 區塊Β 0 0 0〜Β 0 0 7乃為記憶容量較小於通常 塊及參數區塊。當不需要引導區塊的情況時 接合操作等方式將信號ΒΟΟΤΕ設定於L位準 當信號B L K S E L為Η位準之情況時，控制部2 列之4區塊的同時選擇。此外，控制部2在 向之2區塊的同時選擇。此結果便執行區塊 8個區塊選擇。引導區塊與參數區塊係可視 區塊相同容量的1個區塊並批次抹除。 圖2為說明行列狀排列於記憶體陣列2 6 區塊的記憶體電晶體ΜΤ用之剖視圖。 參照圖2所示，記憶體電晶體ΜΤ係包含3 S U Β上之屬於雜質區域的源極S與汲極D ; 與汲極D間之區域上方的漂浮閘極F ;以及 極F上方的控制閘極G。 藉由將供應給控制閘極的電壓 VG、供應 V S、供應給汲極的電壓V D、及供應給基板部 312/發明說明書(補件)/92-11 /92122731
1 8則將解碼結 元記憶容量的 字元記憶容量 意體區塊 Β 1 0 0 造上的方便性 ]記憶體區塊 區塊的引導區 ，便利用打線 。在抹除時， 便執行橫向排 此時將執行縱 Β000〜Β007 的 為具有與通常 之各個記憶體 ί :形成於基板 形成於源極S 形成於漂浮閘 給源極的電壓 的電壓VWELL 15 1227896 設定於既定條件，便可使記憶體電晶體 MT的漂浮閘極 F 所預充的電荷量產生變化，隨此因為記憶體電晶體MT的臨 限電壓將產生變化，因此記憶體電晶體MT便可將經臨限電 壓值所供應的資訊予以記憶。 學3為顯示圖1之切換信號產生電路1 0構造的電路圖。 參照圖3所示，切換信號產生電路1 0係包含有：耦接於 被賦予信號#NOBOOT的焊墊56與節點N2之間的電阻32 ; 耦接於被賦予信號# Β Ο Ο T的焊墊5 8與節點N 1之間的電阻 3 4;耦接於節點N 1與被賦予電源電位V C C的節點之間的電 容器3 6 ;耦接於節點N 2與接地節點之間的電容器4 2 ;輸 入耦接於節點N 2而輸出耦接於節點N1的反相器3 8 ;輸入 耦接於節點N 1而輸出耦接於節點N 2的反相器4 0 ;輸入耦 接於節點N 2的反相器4 4 ;以及接收反相器4 4的輸出並反 轉而輸出信號Β Ο Ο T E的反相器4 6。 圖4為說明對圖3之切換信號產生電路的焊接操作用的 圖。 圖5為說明信號#NOBOOT，#BOOT設定狀態、與供切換用 之信號BOOTE的關係用的圖。 參照圖4、圖5所示，當將被賦予信號#NOBOOT的焊墊 5 6設定於L位準之時，便將晶片5 0周圍所存在複數導線 中，被賦予接地電位的導線5 2與焊墊5 6，利用金屬線5 4 而耦接。此情況下，焊墊5 8亦可未耦接於任何導線，亦可 利用其他金屬線柄接於被賦予電源電位的導線。若依此設 定的話，供切換用的信號BOOTE便被將設定於L位準。 16 312/發明說明書(補件)/92-11/92122731 1227896 若信號BOOTE被設定於L位準的話，圖1的記憶體區塊 B 0 0 0〜B 0 0 7便形成1個具有3 2 k字元之記憶容量的區塊， 並可依單次指示便批次抹除。當不需要引導區塊的情況 時，在為縮短抹除時間方面，便依此選擇焊接操作，並執 行非揮發性半導體記憶裝置的生產。 此外，當未利用金屬線 5 4搞接，取而代之，改用金屬 線5 5耦接導線5 2與焊墊5 8的情況時，信號# B 0 0 T便被設 定於L位準。所以，此情況下，焊墊5 6對被賦予電源電位 的導線，可採用其他金屬線進行耦接，亦可呈未耦接狀態。 若依此設定的話，供切換用的信號BOOTE便被設定於Η位 準 。 信號Β00ΤΕ被設定於Η位準的情況，乃相當於需要引導 區塊的情況，記憶體區塊Β 0 0 0〜Β 0 0 7便分別被當作抹除單 位的基本進行處理。 圖6為說明圖1之預解碼器構造用的方塊圖。 參照圖 6所示，預解碼器 1 8係包含有：接收位址位元 Α15，Α16，Α17，Α18並輸出信號Β0Ρ的4輸入NOR電路62; 接收當作控制信號用的信號BOOTE，BLKSEL及B0P，並響應 位址位元 A 1 4，A 1 7，A 1 8，輸出執行縱向區塊位置選擇之信 號8八乂80,6人¥31，6人¥从0〜8八¥从3的縱向區塊選擇電路64;接 收當作控制信號用的信號Β 0 0 T E，B L K S E L及Β 0 P，並根據位 址位元 A 1 2 , A 1 3，A 1 5 , A 1 6，輸出供執行橫向區塊位置選擇 用信號B A Η 0〜B A Η 3的橫向區塊選擇電路6 6 ;接收位址位元 A 6〜A 1 5，輸出相關列選擇之預解碼信號P D R 0 W的預解碼電 17 312/發明說明書(補件)/92-11/92122731 1227896 路6 8，以及根據位址位元A 0〜A 5，輸出相關行選擇之預解 碼信號P D C 0 L的預解碼電路7 0。 根據信號BAVS0，BAVS1，BAVM0〜BAVM3與信號BAH0〜BAH3、預 解碼信號P D R 0 W ’列解碼器7 2便執行列選擇。另外，根據 信號B A Η 0〜B A Η 3與預解碼信號p D c 〇 L，行解碼器7 4則執行 著行選擇。 被當作控制信號而供應的信號ΒΟΟΤΕ係利用圖1之切換 信號產生電路10而所產生的電路，當需要4k字元引導區 塊的情況時’便設定為Η位準。此外，信號BLKSEL係圖1 之内部控制裔8的輸出#號’乃控制著複數區塊之同時選 擇動作的信號。 圖7為說明圖6之縱向選擇電路構造用的電路圖。 參照圖7所示’縱向區塊選擇電路6 4係包含有：響應位 址位元Α14而輸出信號BAVSO, BAVS1的位址解碼部82 ;以 及響應位址位元Α1 7, Α1 8而輸出信號BAVMO〜BAVM3的位址 解碼部8 4。 位址解碼部82係包含有：當信號bLKSEL為η位準，且 信號ΒΟΟΤΕ為L位準之情況時，便輸出η位準信號，而其 他情況時則輸出L位準信號的閘電路8 6 ;當信號Β 〇 〇 τ Ε為 Η位準，且位址位元Α1 4為l位準之情況時，便輸出Η位 準信號，而其他情況時則輪出L位準信號的閘電路8 8 ;以 及接收信號ΒΟΟΤΕ與位址位元α14的AND電路90。 位址解碼部82係更包含有：接收閘電路86, 88的輸出的 OR電路92,接收閘電路86的輪出與AND電路9〇的輸出的 312/發明說明書(補件)/92-11 /92122731 18 1227896 OR電路94 ;接收OR電路92的輸出與信號BOP，並 號BAVS0的AND電路96;以及接收OR電路94的輸 號B0P，並輸出信號BAVS1的AND電路98。 位址解碼部 8 4係包含有：接收信號 B 0 P與位 A17，A18並輸出信號BAVM0的3輸入NOR電路102; B 0 P為L位準之情況時便被活化，當位址位元A 1 7 準，且位址位元A1 8為L位準之情況時，便將信號 活化的閘電路1 0 4 ;當位址位元A1 7為L位準，且 元A 1 8為Η位準之情況時，便將信號B A V Μ 2活化的 1 06 ;以及接收位址位元Α1 7, Α1 8並輸出信號BAVM3 電路1 0 8。 閘電路106與AND電路108中之所以未被輸入信 的理由，乃因為當位址位元A1 8為Η位準之情況時 利用圖6之NOR電路62，Β0Ρ將設定於L位準，因 輸入之需要。 再者，當信號Β00ΤΕ為Η位準之情況時，縱向區 電路6 4的動作將完全如同習知縱向區塊選擇電路。 Β00ΤΕ為L位準，且信號BLKSEL為L位準之情況時 區塊選擇電路6 4的動作，亦完全如同習知縱向區塊 路。 當信號Β00ΤΕ為L位準，且信號BLKSEL為Η位 況時，不管位址位元 A14 為 L 位準或 Η位準 BA VSO , B AVS 1均將為Η位準，並執行縱向2區塊的 擇。 312/發明說明書(補件)/92-11 /92122731 輸出信 出與信 址位元 當信號 為Η位 BAVM1 位址位 閘電路 的AND 號BOP ,因為 此便無 塊選擇 當信號 ’縱向 選擇電 準之情 ，信號 同時選 19 1227896 圖8為顯示圖6之橫向選擇電路構造的電路圖 參照圖8所示，橫向區塊選擇電路6 6係包含# 號Β Ο P而決定到底將位址位元A 1 2，A 1 3當作選擇 SAO, SA1而選擇、或者將位址位元A15，A16當作 位元S A 0，S A 1而選擇的位址選擇部 1 1 0 ;執行選 元 S A 0，S A 1之解碼的位址解碼部 1 1 2 ;以及決定 部1 1 2之輸出是否有效的輸出部1 1 4。 位址選擇部1 1 0係包含有：接收信號BOP並反 器1 1 6 ;接收位址位元A 1 2與信號Β Ο P的N A N D電 接收位址位元A I 5與反相器I I 6之輸出的N A N D 1 以及接收NAND電路 Π8，120之輸出並輸出選擇 SAO 的 NAND 電路 122。 位址選擇部 11 0係更包含有：接收位址位元 A 1 Β Ο P的N A N D電路1 2 4 ;接收位址位元A 1 6與反相 輸出的NAND電路126;接收NAND電路124,126 並輸出選擇位址位元SA1的NAND電路128。 位址解碼部1 1 2係包含有：檢測出選擇位址位元 均為L位準之情況的解碼器閘電路1 3 0 ;檢測出 位元S A 0為Η位準，且選擇位址位元S A1為L位 的解碼閘電路1 3 2 ;檢測選擇位址位元S A 0為L 選擇位址位元S A 1為Η位準的解碼閘電路1 3 4 ; 出選擇位址位元S A 0，S A 1均為Η位準的解碼閘電 輸出部1 1 4係包含有：檢測出信號BLKSEL，ΒΟΡ 準，且信號Β Ο Ο Τ Ε為L位準的閘電路1 3 8 ;接收閘 312/發明說明書(補件)/92-11 /92122731 Γ :響應信 位址位元 選擇位址 擇位址位 位址解碼 轉的反相 路 1 1 8 ; 〔路 1 20 ; 位址位元 3與信號 器1 1 6的 的輸出， SAO,SA1 選擇位址 準之情況 位準，且 以及檢測 路 1 3 6。 均為Η位 電路1 38 20 1227896 的輸出與解碼閘電路1 3 0的輸出，並輸出信號B A Η 0的0 R 電路1 4 Ο ;接收閘電路1 3 8的輸出與解碼閘電路1 3 2的輸 出，並輸出信號Β Α Η 1的0 R電路1 4 2 ;接收閘電路1 3 8的 輸出與解碼閘電路1 3 4的輸出，並輸出信號B A Η 2的0 R電 路1 4 4 ;以及接收閘電路1 3 8輸出與解碼閘電路1 3 6的輸 出，並輸出信號B A Η 3的0 R電路1 4 6。 當信號BOO ΤΕ為Η位準之情況時，圖8所示橫向區塊選 擇電路6 6的動作，乃完全如同習知的橫向區塊選擇電路。 當信號ΒΟΟΤΕ為L位準，且信號BLKSEL為L位準之情況時， 橫向區塊選擇電路 6 6的動作亦完全如同習知的橫向區塊 選擇電路。 當信號Β00ΤΕ為L位準，且信號BLKSEL為Η位準之情 況時，不管位址位元 A1 2, A1 3為 L位準或 Η位準，信號 BAHO, ΒΑΗ1，ΒΑΗ2, ΒΑΗ3均將為 Η位準，並執行橫向排列 4 區塊的同時選擇。此時，圖7的縱向區塊選擇電路乃因為 不管位址位元Α14為L位準或Η位準，信號BAVS0，BAVS1 均將為Η位準，並執行縱向2區塊的同時選擇，因此結果 便執行區塊Β 0 0 0〜Β 0 0 7的8個區塊選擇。 圖9為說明圖1之内部控制器在抹除時的動作流程用的 流程圖。 參照圖9所示，針對實施形態1發明的快閃記憶體中， 特徵性區塊單位之抹除動作進行說明。 快閃記憶體乃藉由依區塊批次實施抹除而具特徵。但 是，在抹除動作的流程中，對區塊整體記憶體批次施加脈 21 312/發明說明書(補件)/92-11 /92122731 1227896 衝，乃意味著：步驟S 2的區塊批次寫入、在步驟S 4中所實 施的區塊批次抹除脈衝1之施加、在步驟S 5中所施行的區 塊批次軟寫入、以及在步驟S 7中所實施的區塊批次抹除脈 衝2之施加。另外，所謂「區塊批次軟寫入」係指脈衝施 加時間較短於在步驟S 2中所實施寫入，且將所施加脈衝之 電壓的壓抑至較低的較弱批次寫入。 在本發明中，於步驟S 2，S 4，S 5，S 7的4步驟執行時，便 可利用圖7所示縱向區塊選擇電路6 4與圖8所示橫向區塊 選擇電路66，而同時選擇8個4k字元的區塊B000〜B007。 在該等4個步驟中，可將8個4 k字元作為1個主區塊（3 2 k 字元區塊）進行處理。 若依序說明圖9之動作流程的話，若從外部輸入抹除指 令與位址的話，在步驟S1中便開始抹除動作。在步驟S 2 中，指示批次寫入屬於抹除對象的區塊中。内部控制器 8 係當執行步驟S 2的情況時，便將信號B L K S E L設定於Η位 準。藉此，因為執行複數區塊的同時選擇，因此當形成未 使用4k字元之設定的情況時，便同時選擇圖1的記憶體區 塊B 0 0 0〜B 0 0 7，並批次地施加寫入脈衝。 此信號 B L K S E L乃僅在批次地將脈衝供應給抹除區塊之 記憶單元的步驟中，才被設定為Η位準。即，除在步驟S 2 執行時之外，在步驟S 4，S 5，S 7執行時亦將被設定為 Η位 準，此外的其他情況則均被設定為L位準。 接著便前進往步驟S 3並執行抹除確認1。抹除確認1係 指確認所指定記憶體區塊的記憶體電晶體之臨限電壓’是 22 312/發明說明書(補件)/9241/92122731 1227896 否成為對應著既定抹除狀態臨限電壓的確認動作。當尚未 到達一定抹除狀態的情況時，抹除確認便成為「失敗」，並 前進至步驟 S4，將區塊批次抹除脈衝施加給抹除對象區 塊。若步驟S4的抹除脈衝施加結束的話，便再度前進至步 驟S 3並執行抹除確認1。 在步驟S 3中，若抹除確認1過關的話，便前進至步驟 S 5並執行區塊批次軟寫入。然後，前進至步驟S 6並執行 抹除確認2。當抹除確認2尚未完成的情況時，便前進至 步驟S 7並將區塊批次抹除脈衝2供應給選擇區塊。然後， 前進至步驟S 6並再度執行抹除確認2。 在步驟S 6中，若抹除確認2過關的話，在步驟S 8中， 便執行檢測過抹除狀態的過抹除確認。所謂「過抹除」係 指利用施加抹除脈衝，使記憶體電晶體的臨限電壓變化為 超過既定範圍的現象。 若檢測出過抹除而過抹除確認為「失敗」的話，便在步 驟S 9中施行過抹除復原動作。然後，在步驟S 1 0中執行臨 限電壓V t h的下限值驗證（即，確認），若其結果為「失敗」 的話便返回步驟S 9。在步驟S 1 0中，若確認結果為「過關」 的話便在步驟S8中再度施行過抹除確認。在步驟S8中， 若結果為「過關」的話，便朝步驟S1 1前進並完成區塊抹 除的動作。 [切換信號產生電路之變化例] 圖1 0為說明圖3所說明切換信號產生電路之第1變化 例用的電路圖。 23 312/發明說明書(補件)/92-11 /92122731 1227896 參照圖1 0所示，切換信號產生電路1 Ο A係包含有：耦接 於被賦予信號# Β Ο Ο T的焊墊 1 5 2與節點 N 3之間的電阻 1 5 6 ;接收開電重設信號P 0 R並反轉的反相器1 5 4 ;耦接於 電源節點與節點N 3之間，且閘極接收反相器1 5 4的輸出的 P通道Μ 0 S電晶體1 5 8 ;以及耦接於電源節點與節點N 3之 間的電容器1 6 0。 切換信號產生電路 1 Ο Α係更包含有：輸入耦接於節點 N 3，且輸出耦接於節點N 4的反相器1 6 4 ;耦接於電源節點 與節點N 3之間，且閘極耦接於節點N 4的P通道Μ 0 S電晶 體1 6 2 ;耦接於節點Ν 4與接地節點之間的電容器1 6 6 ;輸 入耦接於節點Ν 4的反相器1 6 8 ;以及接收反相器1 6 8的輸 出並反轉，而輸出信號ΒΟΟΤΕ的反相器170。 圖1 1為說明圖1 0所示切換信號產生電路之設定與輸出 的說明圖。 參照圖 1 1所示，當利用打線焊接操作將被賦予接地電 位的導線，耦接於焊墊1 5 2的情況時，信號# Β Ο Ο Τ便將被 設定為L位準，響應此事，信號ΒΟΟΤΕ將被設定於Η位準。 再者，當焊墊1 5 2利用導線耦接於接收電源電位之導線 上的情況時、或呈開放狀態並未_接於導線的狀態下，信 號ΒΟΟΤΕ將被設定於L位準。依此亦可將切換信號產生電 路1 0進行變化。 圖1 2為顯示切換信號產生電路之第2變化例的電路圖。 參照圖1 2所示，切換信號產生電路1 〇 Β係包含有：接收 開電重設信號Ρ 0 R並反轉的反相器1 7 2 ;耦接於電源節點 24 312/發明說明書(補件)/92-11/92122731 1227896 與節點N 5之間，且閘極接收反相器1 7 2的輸出的P通道 Μ 0 S電晶體1 7 4 ;耦接於節點N 5與節點N 6之間並可利用雷 射光線切斷的熔絲元件1 7 6 ;以及耦接於節點Ν 6與接地節 點之間，且閘極接收反相器1 7 2的輸出的Ν通道Μ 0 S電晶 體 1 78。 切換信號產生電路1 Ο Β更包含有：輸入耦接於節點Ν 5， 且輸出耦接於節點Ν 7的反相器1 8 2 ;耦接於電源節點與節 點 Ν 5之間，且閘極耦接於節點 Ν 7的 Ρ通道Μ 0 S電晶體 1 7 4 ;接收反相器1 7 2的輸出並反轉的反相器1 8 4 ;接收反 相器1 8 2的輸出與反相器1 8 4的輸出的NOR電路1 8 6 ;接 收N 0 R電路1 8 6的輸出並反轉的反相器1 8 8 ;以及接收反 相器1 8 8的輸出並反轉且輸出信號Β00ΤΕ的反相器1 9 0。 圖1 3為說明熔絲元件狀態與控制切換的信號Β 0 0 T E間 之關係圖。 參照圖1 2、圖1 3所示，當熔絲元件1 7 6利用雷射光線 而切斷的情況時，節點N5將保持於Η位準，節點N7將呈 L位準。然後，在開電重設解除之後，反相器1 8 4的輸出 亦將呈L位準。如此的話，供切換控制用的信號Β00ΤΕ將 被設定於Η位準。 此外，當熔絲元件1 7 6處於導通狀態之情況時，若開電 重設被解除的話，節點Ν 5將被設定於L位準。結果，節點 Ν 7便被設定於Η位準。如此的話，因為Ν 0 R電路1 8 6的輸 出將呈L位準，供切換用的信號Β00ΤΕ將被設定於L位準。 當如非揮發性半導體記憶裝置的半導體記憶裝置，存在 25 312/發明說明書(補件)/92-11 /92122731 1227896 有不良記憶單元的情況時，因為執行與冗長記憶單 換，因此多數情況具有切斷熔絲元件的步驟。所以 切斷步驟中，若切斷切換信號產生電路之熔絲元件 即便未準備特別裝置，仍可改變切換信號的設定。 圖1 4為顯不切換信號產生電路之第3變化例的1 參照圖1 4所示，切換信號產生電路1 0 C係包含3 開電重設信號P 0 R並反轉的反相器1 9 2 ;耦接於電 與節點 N 8之間且閘極接收反相器1 9 2輸出的 P通 電晶體 1 9 6 ;將節點 N 8與高於普通電源電位的電 Η V C C，選擇性的耦接於Ν 9上的開關1 9 8 ;耦接於€ 與節點Ν 1 0之間的記憶體電晶體2 0 0 ;耦接於節點 接地節點之間的開關2 0 2 ;供控制著記憶體電晶體 控制閘極用的開關1 9 4。 記憶體電晶體2 0 0係具有與本發明非揮發性半導 裝置的記憶體陣列中所含記憶體電晶體為相同的構 以，即便未追加新步驟仍可利用變更圖案設計，便 換信號產生電路 1 0 C内部設置記憶體電晶體 2 0 0 1 9 8，1 9 4，2 0 2係供在既定的測試模式中，響應抹除 程式指令’控制者節點Ν 9、節點Ν 1 0及記憶體電晶 控制閘極而設置的。在此既定測試模式中，設定著 電晶體2 0 0之漂浮閘極的保持内容。 在記憶體電晶體2 0 0之記憶内容設定之後，開關 將反相器1 9 2輸出供應給記憶體電晶體2 0 0之控制 而開關1 9 8則耦接於節點Ν 8與節點Ν 9，開關2 0 2 312/發明說明書(補件)/92-11 /92122731 元的更 ，在此 的話， I：路圖。 f :接收 源節點 道MOS 源電位 存點N9 N1 0與 2 0 0之 體記憶 造。所 可在切 。開關 指令與 體200 記憶體 1 94便 閘極， 則耦接 26 1227896 於節點N 1 0與接地節點。 切換信號產生電路 1 0 C係更包含有：輸入耦接於節點 Ν 8，且輸出耦接於節點Ν 1 0的反相器2 0 6 ;耦接於電源節 點與節點 Ν 8之間，且閘極耦接於節點 Ν1 0的 Ρ通道Μ 0 S 電晶體2 0 4 ;接收反相器1 9 2的輸出並反轉的反相器2 0 8 ; 接收反相器2 0 6的輸出與反相器2 0 8輸出的Ν 0 R電路2 1 0 ; 接收Ν 0 R電路2 1 0的輸出並反轉的反相器2 1 2 ;以及接收 反相器212的輸出並反轉且輸出信號ΒΟΟΤΕ的反相器214。 圖1 5為顯示圖1 4之切換信號產生電路的記憶體電晶體 中，所設定的臨限電壓與信號ΒΟΟΤΕ間的關係圖。 參照圖1 4、圖1 5，當記憶體電晶體2 0 0之臨限電壓V t h 高於既定電壓的情況時，即便反相器1 9 2輸出被活化，記 憶體電晶體2 0 0仍處於非導通狀態。所以，在圖1 2中，將 形成如同熔絲元件1 7 6被切斷的狀態，信號Β Ο Ο T E將對應 此現象被設定於Η位準。 反之，當記憶體電晶體2 0 0之臨限電壓V t h低於既定電 壓的情況時，若反相器1 9 2輸出成為L位準的話，記憶體 電晶體2 0 0便將導通且節點N 9將耦接於節點Ν 1 0。所以， 便形成如同在圖1 2所示電路中熔絲元件1 7 6導通的情況， 信號ΒΟΟΤΕ將被設定於L位準。 依此的話，在本發明中，因為採用製造非揮發性記憶單 元的製程流程，且因為設定信號 ΒΟΟΤΕ，因此即便採用如 同非揮發性記憶單元相同的記憶體電晶體，仍可在未追加 製造步驟情況下，產生適當的切換信號。 27 312/發明說明書(補件)/92-11 /92122731 1227896 [實施形態1之變化例] 在以上的實施形態中，乃針對圖1之預解碼器1 8 藉由同時複數施加一定脈衝之時便進行區塊選擇的選 而依單次指示便同時抹除的構造進行說明，但是在内 制器中，藉由響應單次來自外部的指示，循序執行複 塊的抹除，若從外部觀之的話，仍可執行同樣的動作 圖1 6為說明實施形態1之變化例中，非揮發性半 記憶裝置構造用的方塊圖。 參照圖1 6所示，非揮發性半導體記憶裝置2 ; 在圖 1所說明的非揮發性半導體記憶裝置1 中 代控制部 2而含有控制部 2 A。控制部 2 A係在圖 控制部 2構造中，分別取代内部控制器8與預解 1 8，而改為含有内部控制器 8 A與預解碼器 1 8 A 他部分的非揮發性半導體記憶裝置 2 2 1 構造則 圖1所示非揮發性半導體記憶裝置1，因此便不 複說明。 預解碼器1 8 A係進行如同圖2 7所說明習知區塊選 作相同的動作。 圖1 7為說明圖1 6中的内部控制器抹除動作之流程 參照圖1 7所示，内部控制器8 A係從外部利用控制 而接收既定區塊之抹除指示的話，便在步驟S 2 1中開 除動作。 在步驟S 2 2中，對抹除對象的區塊指示批次寫入。去 便前進步驟S 2 3並執行抹除確認1。抹除確認1係指 312/發明說明書(補件)/92-11 /92122731 中， 擇， 部控 數區 〇 導體 :1係 ， 取 1的 碼器 。其 如同 再重 擇動 圖。 信號 始抹 I著， 確認 28 1227896 所指定記憶體區塊的記憶體電晶體之臨限電壓 對應著既定抹除狀態臨限電壓的確認動作。當 定抹除狀態的情況時，抹除確認便成為「失敗 步驟 S 2 4，將區塊批次抹除脈衝施加給抹除對 步驟S 2 4的抹除脈衝施加結束的話，便再度前il 並執行抹除確認1。 在步驟S 2 3中，若抹除確認1過關的話，便 S 2 5並執行區塊批次軟寫入。然後，前進至步 行抹除確認2。當抹除確認2尚未完成的情況 至步驟S 2 7並將區塊批次抹除脈衝2供應給選 後，前進至步驟S 2 6並再度執行抹除確認2。 在步驟S 2 6中，若抹除確認2過關的話，在步 便執行檢測過抹除狀態的過抹除確認。 若檢測出過抹除而過抹除確認為「失敗」的 驟S 2 9中施行過抹除復原動作。然後，在步驟 臨限電壓V t h的下限值驗證（即，確認），若其 敗」的話便返回步驟S 2 9。 在步驟S 3 0中，若確認結果為「過關」的話便 中再度施行過抹除確認。在步驟S 2 8中，若結J 的話，便朝步驟S 3 1前進。 在步驟S 3 1中，在切換信號產生部所產生的 被檢查。因為意味著若信號BOOTE為Η位準便 區塊，因此，抹除最初指定的區塊，而進入步 束抹除動作。 312/發明說明書(補件)/92-11 /92122731 ，是否成為 尚未到達一 」，並前進至 象區塊。若 ί至步驟S23 前進至步驟 驟S 2 6並執 時，便前進 擇區塊。然 •驟S 2 8中， 話，便在步 S 3 0中執行 結果為「失 在步驟S28 民為「過關」 信號ΒΟΟΤΕ 需要有引導 驟 S34 ，結 29 1227896 此外，若信號BOOTE呈L位準的話，因為意味著不需要 引導區塊，因此4 k字元區塊B 0 0 0〜B 0 0 7便成為批次抹除的 對象。所以，便朝步驟S 3 2前進，並判斷現在所抹除完成 的區塊是否為批次抹除對象區塊中的最後區塊。 當非屬於最後區塊的情況時，便朝步驟S 3 3前進，將下 一個區塊變更為抹除對象。譬如當現在所抹除的區塊為區 塊B 0 0 0的情況時，下一個區塊B 0 0 1便變更為抹除對象。 然後，再度前進步驟 S 2 2，將構成對象的區塊實施批次抹 除。 在步驟S 3 2中，當檢測出區塊屬於最後區塊的情況時（即 當從區塊 B000 依序抹除前進且現在所完成的區塊屬於 B 0 0 7的情況），便朝步驟S 3 4前進。此外，當現在所抹除 的區塊非屬於 4 k 字元區塊的情況時（即屬於區塊 B008〜B022的情況），同樣的便朝步驟S34前進並完成抹除 動作。 依此的話，即便未施行同時選擇複數區塊，仍可響應單 次的抹除指示，在控制器中組合成將複數區塊每次1個區 塊逐次抹除的順序。 [實施形態2 ] 在實施形態1中，乃針對將圖1之4k字元的記憶體區 塊B 0 0 0〜B 0 0 7個別抹除的情況、與批次抹除的情況，利用 既定設定可進行切換的非揮發性記憶體進行說明。此情況 下，記憶體區塊 B 1 0 0雖為記憶體陣列的連續性而必須設 計，但是屬於非經常使用的區域。當4 k字元區塊屬於不需 30 312/發明說明書(補件)/92-11 /92122731 1227896 要的情況時，亦可取代記憶體區塊 B Ο Ο 0〜B Ο Ο 7，改為選擇 習知形成未使用記憶體區塊Β 1 Ο 0方式而構成預解碼器。 圖1 8為顯示實施形態2之預解碼器1 8 Β構造的方塊圖。 參照圖1 8所示，預解碼器1 8 Β係在圖6所說明的預解 碼器18構造中，取代NOR電路62改為含ΒΟΡ產生電路 62B，取代縱向區塊選擇電路64改為含縱向區塊選擇電路 64B，取代橫向區塊選擇電路 66 改為橫向區塊選擇電路 6 6 B。其他部分的預解碼器1 8 B構造，則如同圖6中所說明 的預解碼器1 8，在此便不重複說明。 BOP 產生電路 6 2B 係包含有：接收位址位元 A15，A16，A17，A18的4輸入NOR電路222;以及接收NOR 電路2 2 2的輸出與信號BOOTE並輸出信號BOP的AND電路 2 2 3 ° 在實施形態1中，此信號Β Ο P係當被輸入未使用記憶體 區塊Β 1 0 0所對應位址的情況時，便取而代之，對選擇區塊 B 0 0 0〜B 0 0 7的動作執行預解碼器動作切換用的信號。圖1 8 所示構造係當信號BOOTE為L位準的情況時，便經常將使 信號Β Ο P非活化為L位準，並使區塊B 0 0 0〜B 0 0 7變為未被 選擇，取代之改為選擇3 2 k字元的區塊Β 1 0 0。所以，從外 部所提供的抹除指示，便如同圖 3 0所說明的記憶體陣列 7 0 0依1 6次完成。。 圖19為顯示圖18之縱向選擇電路構造的電路圖。 參照圖1 9所示，縱向區塊選擇電路6 4 B係在圖7所說 明縱向區塊選擇電路6 4構造中，取代位址解碼部8 2而改 31 312/發明說明書(補件)/92-11 /92122731 1227896 為位址解碼部 8 2 A。其他部分的縱向區塊選 造，均如同圖7所說明的縱向區塊選擇電路 重複說明。 位址解碼部8 2 A係包含有：當信號Β Ο P被 之時，便將位址位元A1 4反轉，並輸出信號 路 2 2 4 ;以及接收信號Β Ο P與位址位元 A 1 4 BAVS1 的 AND 電路 226 。 當信號BOP被非活化為L位準的情況時， 的信號 B A V S 0，B A V S 1均被非活化為 L位準 B 0 0 0〜B 0 0 7則處於未被選擇的狀態。此外， 活化為Η位準之時，響應位址位元A 1 4，信號 中任一者將被活化為 Η位準，俾成為可選 Β 0 0 0〜Β 0 0 7中任一者的狀態。 圖20為顯示圖18之橫向選擇電路構造的 參照圖 2 0所示，橫向區塊選擇電路6 6 Β 選擇部 1 1 0與位址解碼部1 1 2。位址選擇部 碼部1 1 2的構造乃如同圖8所說明，在此便；f 另外，在橫向區塊選擇電路6 6 B中，就分別 112 之解碼閘電路 1 3 0，1 3 2，1 3 4，1 3 6 8八110,8八}11，8六112,6八113之事項，乃不同於圖 圖1 8之信號BOOTE係如同實施形態1，決 有4k字元區域的信號。在實施形態2中，亦 1所說明，可採用切換信號產生電路 1 0，1 0 生。在圖18的BOP產生電路62B中，藉由利 312/發明說明書(補件)/92-11 /92122731 擇電路64B構 6 4，在此便不 活化為Η位準 BAVS0的閘電 ，並輸出信號 選擇縱向區塊 ，記憶體區塊 當信號ΒΟΡ被 BAVSO,BAVS1 擇記憶體區塊 電路圖。 係包含有位址 1 1 0與位址解 :再重複說明。 從位址解碼部 輸出信號 8所示。 定具有或未具 如同實施形態 A, 10Β，1 0C 產 用信號ΒΟΟΤΕ 32 1227896 直接控制著信號BOP，便可當信號BOP為Η位準之時，便 選擇記憶體區塊Β 0 0 0〜Β 0 0 7，當信號Β 0 Ρ為L位準之時， 便選擇記憶體區塊Β 1 0 0。藉此便可利用單一品種同時達成 具4 k字元記憶體區塊的快閃記憶體、與未具4 k字元記憶 體區塊的快閃記憶體。 在上述所說明的實施例中，4 k字元區域8區塊雖僅配置 於位址較小側（底側），但是即便將其配置於位址較大側（頂 側），仍可進行同樣的切換動作。此外，亦可在底側與頂側 均各配置著4k字元區域的記憶體區塊8區塊。 [應用例] 圖 2 1 為說明在採用本發明的位址區域底部與頂部二處 均配置 4k字元記憶體區塊的所謂雙引導式記憶體陣列的 說明圖。 參照圖2 1所示，記憶體陣列3 0 0係包含有：對應著底部 引導的記憶體區塊 B 0 0 0〜B 0 0 7 ;對應著主區塊的記憶體區 塊 B 0 0 8〜B021 ;以及對應著頂部引導的記憶體區塊 B022〜B029 ° 要求頂部引導與底部引導的理由，乃因為非揮發性半導 體記憶裝置所採用系統中所搭載的 CPU最初存取哪一區 域，係依CPU形式而存在二種形式的緣故。 所採用的系統僅要對應底部引導的話，記憶體區塊 B 0 0 0〜B 0 0 7便形成可個別抹除的構造，如實施形態1中所 說明般，將記憶體區塊B 0 2 2〜B 0 2 9依單一抹除指示便可批 次抹除，或亦可取代記憶體區塊B 0 2 2〜B 0 2 9的選擇，切換 312/發明說明書(補件)/92-11/92122731 33 1227896 為選擇記憶體區塊B 2 Ο 0。 所採用的系統僅要對應頂部引導的話，記憶體區塊 Β 0 2 2〜Β 0 2 9便形成可個別抹除的構造，如實施形態1中所 說明般，將記憶體區塊Β 0 0 0〜Β 0 0 7依單一抹除指示便可批 次抹除，或亦可取代記憶體區塊Β 0 0 0〜Β 0 0 7的選擇，切換 為選擇記憶體區塊Β 1 0 0。 依此的話，可雙引導的記憶體陣列中所採用本發明區塊 選擇構造的話，不論系統為底部引導的情況、頂部引導的 情況，還是無引導的形式，均僅要生產單一品種晶片的話， 便可藉由執行打線焊接變更、或熔絲切斷、既定非揮發性 記憶體的記憶内容變更，便可對應各種構造。 但是，當對應此種雙引導之非揮發性記憶體，採用2片 組合的情況時，習知雖存在於位址中央部分因存在4k字元 的細分區塊，而造成使用方便性惡化的問題，但是藉由將 本發明的非揮發性記憶體切換組合使用於頂部引導品種、 底部引導品種、無引導品種，即便2晶片構造的情況時， 仍可達成各種形式的非揮發性記憶體。 圖2 2為說明組合2片晶片時，實現雙引導式的構造說 明圖。 參照圖2 2所示，記憶體3 0 2係利用組合搭配記憶體陣 列3 0 4與記憶體陣列3 0 6而達成。記憶體陣列3 0 4係使圖 2 1所說明的雙引導式記憶體陣列3 0 0對應於底部引導而達 成的，記憶體陣列3 0 6乃採取使記憶體陣列3 0 0對應於頂 部引導。藉此在位址中央部分處被細分的4 k字元區塊，由 34 312/發明說明書(補件)/92-11 /92122731 1227896 使用者觀之的話便成為不存在狀態，因而使用便利性將變 佳。 圖2 3為說明組合2片晶片時，實現底部引導式的構造 說明圖。 參照圖 2 3所示，記憶體 3 0 8係利用組合搭配記憶體陣 列3 1 0與記憶體陣列3 1 2而達成。記憶體陣列3 1 0係使圖 2 1所說明的雙引導式記憶體陣列3 0 0對應於底部引導而達 成的，記憶體陣列3 1 2乃採取使記憶體陣列3 0 0對應於無 引導式。此情況下，亦是在位址中央部分或頂部份處被細 分的4 k字元區塊，由使用者觀之的話便成為不存在狀態， 因而使用便利性將變佳。 圖24為說明組合2片晶片時，實現頂部引導式的構造 說明圖。 參照圖 2 4所示，記憶體 31 4係利用組合搭配記憶體陣 列3 1 6與記憶體陣列3 1 8而達成。記憶體陣列3 1 6係使圖 2 1所說明的雙引導式記憶體陣列3 0 0對應於無引導式而達 成的，記憶體陣列3 1 8乃採取使記憶體陣列3 0 0對應於頂 部引導。此情況下，亦是在位址中央部分或底部份處被細 分的4k字元區塊，由使用者觀之的話便成為不存在狀態， 因而使用便利性將變佳。 圖2 5為說明組合2片晶片時，實現無引導之形式的構 造說明圖。 參照圖2 5所示，記憶體3 2 0係利用組合搭配記憶體陣 列3 2 2與記憶體陣列3 2 4而達成。記憶體陣列3 2 2，3 2 4係 35 312/發明說明書(補件)/92-11 /92122731 1227896 使圖2 1所說明的雙引導式記憶體陣列3 Ο 0對應於無引導式 而達成的。此情況下，亦是在位址的頂部分、中央部分、 或底部份處被細分的4k字元區塊，由使用者觀之的話便成 為不存在狀態，因而使用便利性將變佳。 雖詳細說明本發明，但該等僅止於例示本發明而已，並 非限定本發明，應可明確理解本發明的精神與範圍乃由所 附的申請專利範圍所限定。 【圖式簡單說明】 圖1為本發明實施形態1之非揮發性半導體記憶裝置構 造概略方塊圖。 圖2為記憶體陣列2 6之各個記憶體區塊排列成行列狀 的記憶體電晶體MT之說明剖視圖。 圖3為圖1之切換信號產生電路10構造的電路圖。 圖4為對圖3之切換信號產生電路的焊接操作說明圖。 圖5為供說明信號#NOBOOT，#BOOT設定狀態、與供切換 用之信號BOOTE的關係圖。 圖6為供說明圖1之預解碼器構造用的方塊圖。 圖7為供說明圖6之縱向選擇電路構造用電路圖。 圖8為圖6之橫向選擇電路構造的電路圖。 圖9為供說明圖1之内部控制器在抹除時的動作流程用 的流程圖。 圖1 0為供說明圖3所說明切換信號產生電路之第1變 化例用的電路圖。 圖1 1為圖1 0所示切換信號產生電路之設定與輸出的說 36 312/發明說明書(補件)/92-11/92122731 1227896 明圖。 圖1 2為切換信號產生電路之第2變化例的電路圖。 圖1 3為供說明熔絲元件狀態與控制切換的信號 BOOTE 間之關係圖。 圖1 4為切換信號產生電路之第3變化例的電路圖。 圖1 5為圖1 4之切換信號產生電路的記憶體電晶體中， 所設定的臨限電壓與信號BOOTE間的關係圖。 圖1 6為供說明實施形態1之變化例中，非揮發性半導 體記憶裝置構造用的方塊圖。 圖1 7為圖1 6中的内部控制器抹除動作之說明流程圖。 圖1 8為實施形態2之預解碼器1 8 B構造的方塊圖。 圖19為圖18之縱向選擇電路構造的電路圖。 圖20為圖18之橫向選擇電路構造的電路圖。 圖 2 1 為在採用本發明的位址區域底部與頂部二處均配 置 4k字元記憶體區塊，所謂雙引導式記憶體陣列的說明 圖。 圖2 2為組合2片晶片時，實現雙引導式的構造說明圖。 圖2 3為組合 2片晶片時，實現底部引導式的構造說明 圖。 圖2 4為組合2片晶片時，實現頂部引導式的構造說明 圖。 圖2 5為組合2片晶片時，實現無引導之形式的構造說 明圖。 圖2 6為習知快閃記憶體之陣列構造圖。 37 312/發明說明書(補件)/92-11 /92122731 1227896 圖 2 7為產生記憶體區塊選擇信號的習知區塊選擇解碼 器之構造方塊圖。 圖2 8為習知位址輸入緩衝器5 1 6的構造電路圖。 圖2 9為習知另一快閃記憶體之陣列構造圖。 (元件符號說明） 1 抹除確認
1,221 2, 2A 4 6 8, 8A 非揮發性半導體記憶裝置 控制部 程式&確認電路 感測放大器 内部控制器 10, 10A, 1 OB, 1 0C 15,A16,A17,A18 切換信號產生電路 位址位元 16.116 位址緩衝器 1 1 8, 1 2 0, 1 2 2, 1 2 4, 1 2 6, 128, 530,532, 534 1 8，1 8 A，1 8 B預解碼器 NAND電路 20 22 24 列、行解碼器 輸出入資料緩衝器 閘 26, 300, 304, 306, 310， 3 1 2, 3 1 6, 3 1 8, 3 2 2, 3 2 4， 5 0 0, 7 0 0 記憶體陣列 32, 34,156 電阻 312/發明說明書(補件)/92-11 /92122731 38 1227896 36,42,160,166 電容器 3 8, 4 0, 4 4, 4 6, 1 1 6, 1 5 4， 1 6 4, 1 6 8, 1 7 0, 1 7 2, 1 8 2， 1 8 4, 1 8 8, 1 9 0, 1 9 2, 2 0 6， 208, 212, 214, 526, 528 反相器 5 0 晶片 5 2 導線 5 4,5 5 金屬線 5 5 金屬線 5 6，5 8，1 5 2 焊墊 62B BOP產生電路 6 2, 1 0 2, 1 8 6, 2 1 0, 2 2 2， 562 NOR電路 64，64B，564縱向區塊選擇電路 66，66B，566橫向區塊選擇電路 6 8,7 0 預解碼電路 7 2 列解碼器 7 4 行解碼器 8 2, 8 2 A, 8 4, 1 1 2, 5 8 2, 5 8 4, 6 1 2 8 6, 8 8, 1 0 4, 1 0 6, 1 3 8, 2 2 4 9 0, 9 6, 9 8, 1 0 8, 2 2 3, 2 2 6 9 2, 9 4, 1 4 0, 1 4 2, 1 44, 1 4 6 110, 610 位址選擇部 114 輸出部 312/發明說明書(補件)/92-11 /92122731 位址解碼部 閘電路 AND電路 OR電路 39
1227896 130, 132, 134,136 解 碼 器 閘 電 路 158, 162, 174,196,： 204 P 通 道 MOS 電晶體 1 76 熔絲 元 件 1 78 N通 道 MOS 電 晶 體 1 94 開關 198, 202 開關 2 0 0, MT 1己憶 體 電 晶 體 3 0 2, 3 0 8, 314,320 記 憶 體 502 區塊 選 擇 解 碼 器 5 16 位址 輸 入 緩 衝 器 5 2 0, 5 2 2, 524 位 址 反 轉 電 路 B000 〜B 0 0 2 2, B1 00 記 憶 體 區 塊 ΒΑΗ0 〜BAH3, BOP 選 擇 信 號 BAVSO, BAVS1, BAVM0〜 BAVM3 塊 選 擇 信 號 D 汲極 F 漂浮閘極 G 控制閘極 PDCOL,PDROW 預解碼信號 POR 開電重設信號 S 源極 SA 選擇位址位元 SUB 基板 40
312/發明說明書(補件)/92-11 /92122731