JP7461868B2 - 半導体装置およびその制御方法 - Google Patents
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Description
以下の説明では、メモリとしてフラッシュメモリを備える半導体装置を、例にして説明する。また、フラッシュメモリにおいて、一括消去動作により消去されるブロックとしては、セクタを例にして説明する。1つのセクタは、例えば512バイト(Byte)の電気的に書き換え可能なメモリセルによって構成されている。例えば、メモリセルが、2値のデータを記憶するメモリセルであり、1バイトが、8ビット(Bit)であった場合、1つのセクタは、512*8個のメモリセルによって構成されている。勿論、セクタを構成するメモリセルの数はこれに限定されるものではない。また、セクタは一例であって、ブロックはセクタに限定されるものではない。
図21および図22は、課題を説明するための図である。ここで、図21(A)は、一括消去動作を説明するための模式図であり、図21(B)は、一括消去動作のフォローチャート図である。
図1は、実施の形態1に係る半導体装置の構成を示すブロック図である。図1において、1は、半導体装置を示している。実施の形態1では、例えばマイクロコントローラによって半導体装置1が構成されている。半導体装置(マイクロコントローラ)1は、種々の回路ブロック等を備えているが、図1には、以下の説明で必要な回路ブロックが描かれている。図1において、2はプロセッサ(CPU)を示し、3は入出力ブロック(I/O)等を示し、4は揮発性のメモリ(RAM)を示している。また、5は、電気的に消去および書き込みが可能な複数のメモリセルを備えたフラッシュメモリ(Flash)を示し、6は、フラッシュメモリ5を制御する制御ブロック(FCB)を示している。
図2は、実施の形態1に係る制御ブロックの構成を示すブロック図である。制御ブロック6は、フラッシュメモリ5を制御するために複数の回路ブロックを備えているが、図2には、以下の説明で必要な消去に関する回路ブロックのみが描かれている。また、図2には、フラッシュメモリ5と制御ブロック6との間で送受信される信号を説明するために、フラッシュメモリ5も描かれている。
次に、プロセッサ2から一括消去を指示するセクタ消去命令が、制御ブロック6に供給された時の動作を、図面を用いて説明する。図3は、実施の形態1に係る一括消去の動作を説明するためのフローチャート図である。また、図4~図8は、実施の形態1に係る一括消去の動作を模式的に説明するための図である。
実施の形態1では、図3に示したステップS07において、再設定される消去範囲が、2のべき乗で表される場合に、消去時間が長くなるのを抑制する例を示した。実施の形態2においては、再設定される消去範囲が、2のべき乗で表されない場合に、消去時間が長くなるのを抑制することが可能な半導体装置が提供される。
実施の形態3においては、一括消去範囲制御回路6_1に再設定される消去範囲、言い換えるならば、前回(例えば1回目)の消去ベリファイ動作では、消去に成功と判定されずに残ったセクタ(残りセクタ)の個数に応じて、実施の形態1に係る構成または実施の形態2に係る構成とが、自動的に切り替えられる半導体装置が提供される。
5 フラッシュメモリ(Flash)
6 制御ブロック(FCB)
6_1 一括消去範囲制御回路
6_2 アドレス&モード制御回路
6_3 アドレス切替回路
6_4、6_7 セレクタ
6_5 べき乗アドレス計算回路
6_6 比較回路
EIR 消去命令信号
EV_1~EV_4 消去ベリファイ動作
VR ベリファイ(Verify)結果信号
Claims (6)
- 電気的に消去可能な複数のメモリセルを備え、消去に成功したか否かを示すベリファイ結果信号を出力するメモリと、
前記メモリを制御する制御ブロックと、
を備え、
前記制御ブロックは、前記メモリにおいて一括消去する範囲を示す一括消去範囲制御回路を備え、
前記一括消去範囲制御回路によって特定された第1範囲のセクタの消去が行われた後、前記ベリファイ結果信号によって消去の失敗が示されたとき、消去に失敗したセクタを特定するフェイルセクタアドレスと前記第1範囲の終了を特定する終了セクタアドレスとに基づいて、再度消去を行う第2範囲が特定され、前記一括消去範囲制御回路に設定され、前記第2範囲のセクタに対して消去が行われる、半導体装置。 - 請求項1に記載の半導体装置において、
前記制御ブロックは、
前記第1範囲の開始を特定する開始セクタアドレスと、前記フェイルセクタアドレスとが供給されるセレクタと、
前記ベリファイ結果信号に基づいて、前記セレクタによる選択を制御する選択信号を出力する切替回路と、
を備える、半導体装置。 - 請求項1に記載の半導体装置において、
前記制御ブロックは、前記終了セクタアドレスと、前記フェイルセクタアドレスとに基づいて、前記失敗したセクタを含み、一括消去可能な2のべき乗の範囲を示すセクタアドレスを算出し、前記第2範囲として、消去する、
半導体装置。 - 請求項3に記載の半導体装置において、
前記制御ブロックは、前記フェイルセクタアドレスを含む、最小範囲の2のべき乗のセクタアドレスを算出するべき乗アドレス計算回路を備える、
半導体装置。 - 請求項2に記載の半導体装置において、
前記制御ブロックは、
前記終了セクタアドレスと、前記フェイルセクタアドレスとに基づいて、前記失敗したセクタを含み、一括消去可能な2のべき乗の範囲を示すセクタアドレスを算出し、前記セレクタへ供給する、べき乗アドレス計算回路と、
前記フェイルセクタアドレスと前記終了セクタアドレスとに基づいて、消去に成功したか否かの確認が行われていないセクタの個数を判定し、個数しきい値と比較する比較回路と、
を備え、
前記セレクタは、前記ベリファイ結果信号と前記比較回路の判定結果に従って、セクタアドレスの選択を行う、
半導体装置。 - 電気的に消去可能な複数のメモリセルを備え、消去に成功したか否かを示すベリファイ結果信号を出力するメモリを備えた半導体装置の制御方法であって、
開始セクタアドレスと終了セクタアドレスで特定される第1範囲における複数のセクタを消去する消去工程と、
前記消去工程の後、前記第1範囲におけるセクタが消去されているか否かを確認するベリファイ工程と、
前記ベリファイ工程において、消去されていないセクタが確認されたとき、消去されていないセクタを特定するフェイルセクタアドレスと、前記終了セクタアドレスによって特定される第2範囲におけるセクタを消去する再消去工程と、
を備える半導体装置の制御方法。
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