CN111033628B - 具有分布式扇区的行冗余 - Google Patents

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Abstract

本文描述了用于具有行冗余的闪存的技术。在示例实施例中，半导体装置包括嵌入式闪存。嵌入式闪存包括包含多个物理扇区的存储体，其中每个物理扇区包含多个擦除扇区。在存储体中，附加擦除扇区的多个部分分别分布在多个物理扇区中。附加擦除扇区的多个部分被配置为用于存储体的行冗余扇区。

Description

具有分布式扇区的行冗余
优先权
本申请是于2017年12月21日提交的第15/850,779号美国非临时申请的国际申请，其要求于2017年8月29日提交的第62/551,314号美国临时申请的优先权，所有这些申请通过引用以其整体并入本文。
技术领域
本公开总体上涉及非易失性存储器装置，且尤其涉及在闪存中提供硬件行冗余。
背景
诸如闪存的非易失性存储器被广泛用于在计算装置中存储数据和指令。闪存通常包括物理扇区的一个或更多个存储体，这些物理扇区具有按行和列排列的存储器单元。一些半导体装置(例如微控制器)可以包括嵌入在同一半导体芯片上的闪存。
期望的是为嵌入式闪存提供行冗余，用于制造缺陷的制造后校正，但是以有效的方式实现这种行冗余并非易事。例如，在一些应用中，所需的行冗余量是物理扇区的四分之一大小。然而，将如此少量的闪存添加到每个存储体需要使用具有小的非标准尺寸的隔离物理扇区，但是这带来了在管芯(die)面积方面的大的开销。这是因为正常尺寸的X解码器和Y解码器对于在小的非标准物理扇区上执行存储器操作是必要的，并且这种正常的X解码器和Y解码器占据与操作正常物理扇区所需的解码器相同大小的管芯面积。
附图简述
图1是示出根据一些实施例的x2物理扇区结构的示例管芯布局的框图。
图2是示出没有行冗余的闪存的示例存储体的框图。
图3是示出根据一些实施例的具有分布式行冗余的闪存的示例存储体的框图。
图4是示出根据一些实施例的具有分布式行冗余的示例物理扇区的结构的框图。
图5是示出根据一些实施例的具有嵌入式闪存的示例微控制器的框图。
详细描述
下列描述阐述了很多特定的细节，诸如特定系统、部件、方法等的示例，以便提供本文所描述的用于闪存中分布式行冗余的技术的各种实施例的良好理解。然而对本领域的技术人员将明显的是至少一些实施例可在没有这些特定细节的情况下被实施。在其他实例中，未详细描述或以简单框图形式呈现众所周知的部件或方法，以便避免不必要地模糊本文所描述的技术。因此，在下文中阐述的特定细节仅仅是示例性的。特定的实施方式可根据这些示例性细节而变化，并且仍然被设想为在本发明的精神和范围内。
在描述中对“实施例”、“一个实施例”、“示例实施例”、“一些实施例”和“各种实施例”的引用意味着结合实施例所描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。此外，在描述中的各处出现的短语“实施例”、“一个实施例”、“示例实施例”、“一些实施例”和“各种实施例”并不一定都指相同的实施例。
该描述包括对附图的参考，附图形成了详细描述的一部分，并且其中相似的参考数字可以指代相似的部件或操作。附图显示根据示例性实施例的图示。在本文中也可被称为“示例”的这些实施例被足够详细地描述，以使本领域的技术人员能够实施在本文描述的要求保护的主题的实施例。在不偏离要求保护的主题的范围和精神的情况下，可将实施例组合，可利用其它实施例，或可做出结构的、逻辑的和电气的改变。应理解，本文描述的实施例并不旨在限制所描述主题的范围，而是使本领域的技术人员能够实施、完成和/或使用这种主题。
闪存(例如嵌入式闪存)通常需要具有一定量的行冗余存储器单元，其可以代替具有与行相关的制造缺陷(例如，诸如存储器单元阵列中沿X方向的缺陷)的存储器单元。必要的行冗余量可以基于各种制造参数来确定，例如产量分析、物理扇区尺寸等。在一些应用中，标准要求是具有至少一个擦除扇区(例如，每个～1MB存储体)用于制造后替换有缺陷的制造的擦除扇区，其中在存储体中四个擦除扇区可以包括一个物理扇区。如果在分拣流程操作(sort flow operation)期间在擦除扇区中制造后发现行相关的缺陷，则对于所有闪存操作(例如，编程、擦除、验证和读取)，必须用冗余扇区选择栅极(SG)线(也被称为字线或WL)、存储器栅极(MG)线和源极线(SL)来替换有缺陷的擦除扇区。分拣流程操作是一种制造后操作，当管芯被放置在封装中时或者在封装被运送给客户之前的任何其他时间处，当管芯仍在晶圆上时可以通过管芯上的测试探针和其他制造器件来执行该分拣流程操作。可通过分拣流程操作检测的缺陷可能取决于制造技术，并且行相关的缺陷可能包括MG到MG短路、SG到SG短路、MG到SL短路、MG到BL(位线)短路、MG开路、SG开路和SL开路等。
增加行冗余的挑战是最小化管芯面积损失。例如，一些应用可能使用x2结构的物理扇区，这意味着一个物理扇区不能单独被添加，而是必须同样添加其相邻扇区。原因在于存储器读取操作使用本地差分读出放大器(SA)来执行，该放大器使用从位于相邻物理扇区的参考单元提供的参考电流。例如，这种x2结构在需要一次对一个物理扇区进行存储器访问的应用中可能是优选的，因为同一组SA可以被用于两个物理扇区，从而节省了管芯面积，否则该管芯面积在每个物理扇区都有它自己的SA的情况下将是必需的。图1是示出根据一些实施例的这种x2物理扇区结构的管芯布局的框图。
在图1中，x2结构100包括具有闪存单元的核心区域和管芯区域101、103和105，它们基本上是“外围”管芯区域开销。管芯区域101设置在两个相邻的物理扇区102a和102b之间，每个物理扇区包括具有以行和列排列的闪存单元的核心区域。闪存单元通常包括选择栅极、存储器栅极和一个或更多个存储器晶体管，该存储器晶体管设置在集成电路(IC)衬底中、在该衬底上的源极区和漏极区之间形成的沟道上。管芯区域101容纳本地SA(其在物理扇区102a和102b上操作)和被配置为选择顶部(奇数和偶数)SG线的电路。管芯区域103容纳用于选择底部/偶数SG线的电路，管芯区域105容纳用于选择底部/奇数SG线的电路。X2结构100还包括SG驱动器106、SL驱动器108和MG驱动器110。驱动器是电子元件(例如，晶体管、二极管、逻辑门等)的电路，其被配置为在耦合到其上的其他电子元件或部件(例如，导线、存储器单元等)上施加特定电压和/或电流。在图1中，SG驱动器106被配置为驱动耦合到物理扇区102a和102b中的存储器单元的选择栅极的SG线(也被称为字线)。SL驱动器108被配置成驱动耦合到物理扇区102a和102b中的存储器单元的源极区的源极线。MG驱动器110被配置为驱动耦合到物理扇区102a和102b中的存储器单元的存储器栅极的MG线。应当认识到，在管芯上，各种驱动器中的半导体元件的间距大于闪存单元设置在物理扇区102a和102b的核心区域中的间距。
实现行冗余的一种传统方法是向存储器阵列添加专用物理扇区。例如，在使用x2物理扇区结构(例如，如图1所示)的应用中，替换一个擦除扇区所需的适当量的WL需要被添加为单独的(尽管很小)物理扇区。这种方法有两个问题。首先，对于x2物理扇区结构所需的外围电路(例如，SA和选择元件)需要与用于操作核心闪存单元的外围电路分开添加。第二，专用行冗余扇区中的WL的数量只是正常物理扇区的1/4。由于专用扇区的扇区高度仅是正常扇区的高度的1/4，并且没有足够的宽度来匹配图1所示的MG驱动器和SL驱动器，所以这两个问题都给X解码器(例如，其中包括SG驱动器、SL驱动器和MG驱动器)带来了很大的布局问题。这导致解码器的宽度增加，这会影响整个阵列的宽度。虽然对于正常的物理扇区，MG驱动器和SL驱动器的共享可能是广泛的(从而减少了X解码器的总宽度)，但是对于专用行冗余扇区的共享选项是有限的，并且导致更宽的X解码器。
为了解决这些和其他问题，本文描述了用于闪存中分布式行冗余的技术的各种实施例。在这些实施例中，上述问题的解决方案是将行冗余(RR)WL分布在多个正常物理扇区内，使得耦合到RR WL的存储器单元的总尺寸等于将被用作行冗余扇区的至少一个擦除扇区的尺寸。当行冗余扇区实际上被配置为替换有缺陷的擦除扇区时，存储器操作将访问相同的正常物理扇区，但是具有不同的解码地址目标，这将指向耦合到分布式行冗余扇区中的RR WL的存储器单元。以这种方式，本文描述的分布式行冗余技术将使用对于正常物理扇区所使用的同一组解码和辅助电路。例如，用于正常物理扇区的X解码器(例如，具有其SG驱动器、MG驱动器和SL驱动器)、选择Y解码晶体管和SA将与用于在分布式行冗余扇区中选择RR WL的X解码器共享相同的管芯区域。这导致管芯区域的显著节省和稳健的冗余方案。
在一个示例实施例中，半导体装置包括嵌入式闪存，该嵌入式闪存包括具有多个物理扇区的存储体。每个物理扇区包括多个擦除扇区，其中，附加擦除扇区的多个部分分别分布在多个物理扇区中，并且附加擦除扇区的多个部分被配置为用于存储体的行冗余扇区。在该实施例的一个方面中，存储体包括有缺陷的擦除扇区(例如，其可以在嵌入式闪存上的分拣流程操作期间被确定)，并且附加擦除扇区的多个部分被配置为替换存储体内的有缺陷的擦除扇区。在示例方面中，嵌入式闪存被配置为在存储体上的存储器操作期间访问附加擦除扇区的多个部分，而不是有缺陷的擦除扇区。存储器操作可以是例如读取操作或编程操作。存储器操作也可以是在多个物理扇区上串行或并行执行的擦除操作，以擦除附加擦除扇区的多个部分中的每一个。在一个方面，半导体装置包括耦合到多个物理扇区中的第一存储器单元的第一WL，以及分布在多个物理扇区中的除了第一WL之外的第二WL，其中第二WL耦合到附加擦除扇区的多个部分中的第二存储器单元。在另一方面，除了多个物理扇区之外，存储体包括不包含附加擦除扇区的一部分的一个或更多个物理扇区。
在另一个示例实施例中，系统包括微控制器和嵌入微控制器内的闪存。闪存包括包含多个物理扇区的存储体。每个物理扇区包括多个擦除扇区，其中，附加擦除扇区的多个部分分别分布在多个物理扇区中，并且附加擦除扇区的多个部分被配置为用于存储体的行冗余扇区。在该实施例的一个方面中，存储体包括有缺陷的擦除扇区(例如，其可以在嵌入式闪存上的分拣流程操作期间被确定)，并且附加擦除扇区的多个部分被配置为替换存储体内的有缺陷的擦除扇区。在示例方面中，闪存被配置为在存储体上的存储器操作期间访问附加擦除扇区的多个部分，而不是有缺陷的擦除扇区。存储器操作可以是例如读取操作或编程操作。存储器操作也可以是在多个物理扇区上串行或并行执行的擦除操作，以擦除附加擦除扇区的多个部分中的每一个。
在另一示例实施例中，一种配置具有行冗余的嵌入式闪存的方法包括：提供设置在嵌入式闪存中的存储体的多个物理扇区中的第一WL，其中每个物理扇区包括多个擦除扇区；以及提供设置在多个物理扇区内的除第一WL之外的第二WL，其中第二WL被配置为形成分别分布在多个物理扇区中的附加擦除扇区的多个部分，并且其中附加擦除扇区被配置为用于存储体的行冗余扇区。在该实施例的一个方面中，该方法还包括：确定(例如，在嵌入式闪存上的分拣流程操作期间)存储体包括有缺陷的擦除扇区；以及配置嵌入式闪存以用存储体中的附加擦除扇区的多个部分替换有缺陷的擦除扇区。在示例方面中，该方法还可以包括针对存储器操作(例如，读取或编程操作)配置嵌入式闪存，该嵌入式闪存将访问附加擦除扇区的多个部分而不是有缺陷的擦除扇区。在另一个示例方面中，该方法还可以包括配置嵌入式闪存以用于将在多个物理扇区上串行或并行执行的擦除操作，以擦除附加擦除扇区的多个部分中的每一个。
根据本文描述的技术，传统解决方案的替代方案是在用于用户数据的正常物理扇区之间分配必要的行冗余扇区。例如，图2示出了没有行冗余的闪存的1MB存储体。在图2中，存储体200包括耦合到八个物理扇区202的读出放大器201，每个物理扇区202具有128KB的闪存单元。应当认识到，虽然读出放大器201被示出为设置在存储体200的底部，但是在各种架构中，读出放大器201可以占据不同的管芯区域。例如，在使用x2物理扇区结构的存储体中，读出放大器201可以分布并设置在四对物理扇区202中的每一对之间。如图2所示，每个物理扇区202包括四个擦除扇区202_0、202_1、202_2和202_3，每个擦除扇区具有32KB的闪存单元。
为了给图2中的存储体增加行冗余，在一些实施例中，物理扇区的多个部分分布在每个物理扇区内，这些部分的总和等于32KB闪存单元的一个擦除扇区。这种分布式行冗余的示例在图3中示出。
在图3中，存储体300包括耦合到八个物理扇区302的读出放大器301，其中每个物理扇区302具有128KB的闪存单元和用于存储体的4KB部分的行冗余擦除扇区。应当认识到，在各种架构中，读出放大器301可以占据不同的管芯区域。例如，在使用x2物理扇区结构的存储体中，读出放大器301可以分布并设置在四对物理扇区302中的每一对之间。每个物理扇区302包括四个擦除扇区302_0、302_1、302_2和302_3以及行冗余扇区的一部分304，每个擦除扇区具有32KB的闪存单元，行冗余扇区的一部分304具有4KB的闪存单元。
根据本文所述的技术，闪存存储体被提供有配置信息，用于用分布在存储体中的正常物理扇区中的行冗余扇区的部分来替换有缺陷的擦除扇区。例如，当分拣流程操作识别到存储体中的有缺陷的擦除扇区时，有缺陷的扇区的位置被记录在存储体中的配置触发器、寄存器和/或综合逻辑中。配置触发器、寄存器和/或综合逻辑可以被永久编程以存储这样的位置信息，或者可以在启动时用这样的信息刷新。然后，基于该位置信息，以访问有缺陷的扇区为目标的存储器操作改为在行冗余扇区上执行。例如，X解码器的内部逻辑可以使用该位置信息来确定目标地址指向有缺陷的擦除扇区中的存储器单元，并且解码目标地址以指示分布式行冗余扇区中的设置在正常物理扇区中的对应部分。以这种方式，行冗余分布在多个正常物理扇区中的事实仅仅是地址解码的问题。读取和编程存储器操作(其在单个WL基础上执行)不受影响，并且擦除操作(其在整个行冗余扇区上执行)可以串行执行，一次在正常物理扇区中的一个位置执行，而不会施加任何显著的性能损失。
图4是示出根据本文描述的技术的一些实施例的具有分布式行冗余的示例物理扇区402的结构的框图。物理扇区402包括四个擦除扇区402_0至402_3，以及行冗余扇区的一部分404。擦除扇区402_0中设置有SG线406_0、SL 408_0和MG线410_0。擦除扇区402_3中设置有SG线406_3、SL 408_3和MG线410_3。行冗余扇区的部分404中设置有SG线416、SL 418和MG线420。在擦除扇区402_0至403_3中的每一个和行冗余扇区的部分404中，各个SG线(例如，406_0至406_3，416)耦合到核心存储器单元的选择栅极；各个SL(408_0至408_3，418)耦合到核心存储器单元的源极区；并且各个MG线(410_0至410_3，420)耦合到核心存储器单元的存储器栅极。物理扇区402中(例如，擦除扇区402_0至402_3中以及行冗余扇区的部分404中)的核心存储器单元可以是任何类型的闪存单元，包括但不限于分离栅存储器单元、双晶体管(2T)存储器单元、NAND存储器单元、NOR存储器单元等。
应当认识到，图4中的分布式行冗余线(例如，SG线、SL线和MG线)是物理扇区402中的线的同质扩展，因此物理扇区中的区域优化被最大化，并且其中的存储器阵列的一致性被保持。还应该认识到，分配行冗余WL的总量导致向每个正常物理扇区添加如此少量的额外WL，以至于它对物理扇区几乎没有任何模拟影响(例如，额外电容、电阻等)。这对于管芯面积非常有效，并且节省了与专用冗余扇区相关联的开销。因此，与使用专用物理扇区的传统行冗余方案不同，本文描述的技术提供了具有全部功能性和可靠性的有效行冗余方案(管芯面积方面(die area wise))，并且没有任何其他损失。
图5是示出根据示例实施例的具有嵌入式闪存的示例微控制器单元(MCU)的框图。应该认识到，在图5中为了说明的目的，MCU 500已经被简化，并且不打算进行完整的描述。还应该认识到，与图5中的实施例相比，MCU可以包括一些、全部或不同/附加的部件。此外，应当认识到，在各种实施例中，除了MCU之外的半导体装置(例如，控制器、专用处理器、数字信号处理器(“DSP”)、专用集成电路(“ASIC”)、现场可编程门阵列(“FPGA”)等)可以体现本文描述的用于分布式行冗余的技术。因此，图5中的MCU 500应被视为说明性的，而不是限制性意义上的。
MCU 500被体现为半导体衬底的单个管芯上的集成电路(IC)。除了其他元件之外，MCU 500包括中央处理单元(CPU)核心502(其可以包括一个或更多个处理器)、只读存储器(ROM)504、静态随机存取存储器(SRAM)506和闪存510，它们通过互连508彼此耦合。注意，在各种实施例中，不同的和/或附加的元件可以被包括在具有每种选择或类型的CPU核心的MCU中，并且这些元件可以直接或通过总线、桥和/或不同于互连的其他电路耦合到CPU核心和/或彼此耦合。
CPU核心502被配置为执行可以从ROM 504、SRAM 506、闪存510和/或其他存储模块(如果配置了这些模块)中获取的指令。ROM 504被编程为固件，以存储可由CPU核心502和MCU 500的其他元件访问的指令和/或数据(例如，配置数据)。SRAM 506是易失性存储器装置，其被配置为存储数据和/或指令而不需要刷新(只要电源被施加到其上)，并且可以以任何顺序写入或读取，而不管被访问的最后一个存储器位置如何。互连508被配置为在CPU502和其他MCU元件之间提供地址、数据和控制接口。
闪存510是嵌入式非易失性存储器(NVM)存储器装置，其可以存储数据、配置信息和/或可执行指令。闪存510耦合到互连508(例如，通过地址、数据和控制总线)，并被配置为从互连508接收信息和向互连508发送信息。除了其他元件之外，闪存510包括闪存控制器512、X解码器514、Y解码器516和存储器阵列520。闪存控制器512配置有各种硬件部件(例如，晶体管、逻辑门和各种其他模拟和/或数字电路)，以提供用于闪存510的状态和命令控制。例如，闪存控制器512被耦合以接收来自各种控制线和总线的信号，发送控制和命令信号(例如，发送到X解码器514、Y解码器516等)，并在各种存储器操作期间控制施加到存储器阵列520的信号。
存储器阵列520是按行和列排列的闪存单元的阵列，使得每个存储器单元可以通过行和列驱动器电路由行和列地址访问。存储器单元可以在其存储器晶体管中存储一位或更多位信息，这些信息可以在读取、编程和擦除操作中被访问。在图5的实施例中，存储器阵列520中的存储器单元被设置在可以被布置为一个或更多个存储体的多个物理扇区中，并且每个物理扇区可以包括多个行和列的存储器单元。
存储器阵列520通过选择栅极线、源极线和存储器栅极线以及其他MCU元件耦合到X解码器514。存储器阵列520还通过多条位线以及其他MCU元件耦合到Y解码器516。X解码器514和Y解码器516包括电路，该电路被配置为在存储器操作期间从闪存控制器512接收地址信息，并且解码地址信息以确定相应的存储器单元。例如，除了其他电路之外，X解码器514包括SG驱动器、SL驱动器、MG驱动器和各种外围电路(例如电荷泵、数模转换器、放大器等)，该X解码器可操作地在存储器操作期间识别存储器单元的寻址行。除了其他电路之外，Y解码器516包括位线驱动器和各种外围电路，该Y解码器用于在存储器操作期间识别存储器单元的寻址列。
存储器阵列520包括读出放大器520a。注意，在各种架构中，读出放大器520a可以占据存储器阵列520的不同管芯区域。例如，在使用x2物理扇区结构的实施例中，读出放大器可以设置在存储器阵列中的每对物理扇区之间。在存储器操作期间，读出放大器520a被配置成从存储器阵列中的存储器单元读取多位字，并将多位字传送到由闪存控制器512控制的电路(例如，锁存器、数据缓冲器等)。
在读取存储器操作中，从读取操作中指定的地址读取存储在存储器阵列520中的位。地址信息从闪存控制器512传递，并由X解码器514和Y解码器516解码，以确定相应的存储器单元。作为基于电流的感测的示例，为了读取存储在解码地址处的位，电压被施加到相应存储器单元的存储器栅极。该电压被精确地生成，使得它在存储“高”位时导通存储器晶体管所需的目标电压和存储“低”位时导通晶体管所需的目标电压之间基本等距，以便清楚地区分两种状态。如果在读取操作期间施加电压导致读出放大器520a检测到存储器单元的源极和漏极之间相当于目标电流范围的实质电流，则存储器单元保持“高”位。可选地，如果在读取操作期间施加电压没有导致读出放大器520a检测到存储器单元的源极和漏极之间相当于目标电流范围的实质电流，则存储器单元保持“低”位。
在编程存储器操作中，存储在存储器阵列520中的位被写入编程操作中指定的地址。地址信息被传递给X解码器514和Y解码器516并由它们解码，以确定相应的存储器单元。正电压被施加到存储器单元的选择栅极，而更高的正电压被施加到其存储器栅极。存储器栅极和存储器单元的源极之间的偏置条件有效地对存储器单元的存储器晶体管内的“低”位进行编程，即使在移除各种电压之后，该“低”位仍继续被存储。
在擦除存储器操作中，存储在存储器阵列520的给定擦除扇区的存储器单元中的位基于擦除操作中指定的地址信息被擦除。地址信息被传递给X解码器514和Y解码器516并由它们解码，以确定目标擦除扇区的位置。为了“擦除”可能存储在存储器单元的存储器晶体管中的任何电荷并将它的状态返回到“高”位，向存储器单元的源极施加精确的电压。存储器单元的漏极浮动(或保持在某一偏置处)，精确生成的高负电压施加到其存储器栅极，并且其选择栅极接地。存储器栅极和存储器单元的源极之间的偏置条件有效地将存储器晶体管擦除到“高”位状态。
根据本文描述的用于行冗余的技术，在分拣流程操作期间识别有缺陷的擦除扇区。然后，例如通过在配置触发器、寄存器和/或其他逻辑中编程/存储有缺陷的扇区的位置信息，用分布式行冗余扇区替换闪存520中的有缺陷的擦除扇区。在使用中，当针对有缺陷的擦除扇区中的地址启动读取或编程存储器操作时，X解码器514解码该地址以识别分布式行冗余扇区的相应部分中的存储器单元的行。确定对应于所识别行的正常物理扇区，并且所请求的数据从设置在物理扇区内的行冗余扇区的部分中读取或被编程到其中。当针对有缺陷的擦除扇区启动擦除操作时，X解码器514在擦除操作中解码地址，并确定它需要擦除分布式行冗余扇区中的存储器单元。控制逻辑(例如，在闪存控制器512中)然后将必要的电压串行或并行地施加到设置在物理扇区的每一个中的行冗余扇区的每个部分，从而擦除分布式行冗余扇区中的存储器单元。
在各种实施例中，本文描述的分布式行冗余方案的使用导致用于闪存产品的管芯面积的整体减少。分布式冗余方案提高了制造产量，并克服了行相关制造缺陷的影响。例如，本文描述的行冗余方案提供了将行冗余字线、源极线和存储器栅极线添加到存储体的多个物理扇区，从而在正常物理扇区中分配必要的冗余，而不是使用单独的冗余扇区。这允许设置作为用于操作正常物理扇区的类似逻辑的一部分或与其一起来操作行冗余线所必需的逻辑(例如，配置触发器、寄存器、综合逻辑、驱动电路等)。应当认识到，本文描述的行冗余方案对于需要快速访问但需要避免大管芯面积损失的非易失性存储器架构(例如，嵌入式闪存)特别有用。这种架构的一个示例是用于汽车半导体产品的闪存架构，其通常需要高制造产量与低缺陷率和低管芯面积影响。
本文描述的用于闪存中分布式行冗余的技术的各种实施例可以包括各种操作。这些操作可由硬件部件、固件或其组合执行。如本文中所使用的，术语“耦合到”和“与...耦合”可意味着直接耦合或通过一个或更多个中间部件间接耦合。通过本文所述的在各种总线上提供的任何信号可以与其它信号时间复用并通过一个或更多个公共总线被提供。此外，在电路部件或块之间的互连可被示为总线或单信号线。总线中的每一个可以可选地是一个或更多个单信号线，并且单信号线中的每一个可以可选地是总线。
虽然本文中的任何方法的操作可以以特定次序示出和描述，但是每种方法的操作次序可以被改变，使得特定操作可以以相反次序执行，或使得特定操作可与其他操作至少部分地同时执行。在其它实施例中，指令或不同操作的子操作可以是间歇和/或交替的方式。
在前述说明书中，本发明已参考其特定示例实施例进行描述。然而明显的是，在不偏离如在所附权利要求中阐述的本发明的更宽的精神和范围的情况下，可对其做出各种修改和改变。说明书和附图相应地是从说明性意义上而非从限制性意义上来考虑的。

Claims (20)

1.一种半导体装置，包括：
嵌入式闪存，所述嵌入式闪存包括存储体，所述存储体包含多个物理扇区，其中每个物理扇区包括多个擦除扇区，并且其中：
附加擦除扇区的多个部分分别分布在所述多个物理扇区中；和
所述附加擦除扇区的所述多个部分被配置为用于所述存储体的行冗余扇区。
2.根据权利要求1所述的半导体装置，其中：
所述存储体包括有缺陷的擦除扇区；和
所述附加擦除扇区的所述多个部分被配置成替换所述存储体内的所述有缺陷的擦除扇区。
3.根据权利要求2所述的半导体装置，其中，所述嵌入式闪存被配置为在所述存储体上的存储器操作期间访问所述附加擦除扇区的所述多个部分，而不是所述有缺陷的擦除扇区。
4.根据权利要求3所述的半导体装置，其中，所述存储器操作是读取操作或编程操作。
5.根据权利要求3所述的半导体装置，其中，所述存储器操作是擦除操作，所述擦除操作在所述多个物理扇区上串行执行以擦除所述附加擦除扇区的所述多个部分中的每一个。
6.根据权利要求3所述的半导体装置，其中，所述存储器操作是擦除操作，所述擦除操作在所述多个物理扇区上并行执行以擦除所述附加擦除扇区的所述多个部分中的每一个。
7.根据权利要求2所述的半导体装置，其中，在所述嵌入式闪存上的分拣流程操作期间，所述有缺陷的擦除扇区被确定。
8.根据权利要求1所述的半导体装置，其中，所述半导体装置包括：
第一字线，所述第一字线耦合到所述多个物理扇区中的第一存储器单元；和
除所述第一字线之外的第二字线，所述第二字线分布在所述多个物理扇区中，其中，所述第二字线耦合到所述附加擦除扇区的所述多个部分中的第二存储器单元。
9.根据权利要求1所述的半导体装置，其中，除了所述多个物理扇区之外，所述存储体包括不包含所述附加擦除扇区的一部分的一个或更多个物理扇区。
10.一种系统，包括：
微控制器单元；和
嵌入所述微控制器单元内的闪存，所述闪存包括存储体，所述存储体包含多个物理扇区，其中每个物理扇区包括多个擦除扇区，并且其中：
附加擦除扇区的多个部分分别分布在所述多个物理扇区中；和
所述附加擦除扇区的所述多个部分被配置为用于所述存储体的行冗余扇区。
11.根据权利要求10所述的系统，其中：
所述存储体包括有缺陷的擦除扇区；和
所述附加擦除扇区的所述多个部分被配置成替换所述存储体内的所述有缺陷的擦除扇区。
12.根据权利要求11所述的系统，其中，所述闪存被配置为在所述存储体上的存储器操作期间访问所述附加擦除扇区的所述多个部分，而不是所述有缺陷的擦除扇区。
13.根据权利要求12所述的系统，其中，所述存储器操作是读取操作或编程操作。
14.根据权利要求12所述的系统，其中，所述存储器操作是擦除操作，所述擦除操作在所述多个物理扇区上串行执行以擦除所述附加擦除扇区的所述多个部分中的每一个。
15.根据权利要求12所述的系统，其中，所述存储器操作是擦除操作，所述擦除操作在所述多个物理扇区上并行执行以擦除所述附加擦除扇区的所述多个部分中的每一个。
16.一种将嵌入式闪存配置有行冗余的方法，所述方法包括：
提供设置在所述嵌入式闪存中的存储体的多个物理扇区中的第一字线，其中，每个物理扇区包括多个擦除扇区；和
提供设置在所述多个物理扇区内的除所述第一字线之外的第二字线，其中，所述第二字线耦合到附加擦除扇区的多个部分，所述附加擦除扇区的所述多个部分分别分布在所述多个物理扇区中，并且其中，所述附加擦除扇区被配置为用于所述存储体的行冗余扇区。
17.根据权利要求16所述的方法，还包括：
确定所述存储体包括有缺陷的擦除扇区；和
配置所述嵌入式闪存以用所述存储体中的所述附加擦除扇区的所述多个部分替换所述有缺陷的擦除扇区。
18.根据权利要求17所述的方法，还包括针对存储器操作配置所述嵌入式闪存，所述嵌入式闪存访问所述附加擦除扇区的所述多个部分，而不是所述有缺陷的擦除扇区。
19.根据权利要求18所述的方法，其中，所述存储器操作是读取操作或编程操作。
20.根据权利要求17所述的方法，还包括配置所述嵌入式闪存以用于擦除操作，所述擦除操作将在所述多个物理扇区上串行执行以擦除所述附加擦除扇区的所述多个部分中的每一个。
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