JP4082513B2 - 半導体処理装置 - Google Patents

Description

本発明は、電気的に書込み可能な不揮発性半導体記憶装置におけるメモリセルアレイの欠陥救済技術、さらには基板実装後に発生した欠陥を冗長用の記憶素子で救済可能にする技術、そして、基板実装後に発生したメモリセルアレイの欠陥を修復可能なデータプロセッサに関し、例えば電気的に書換え可能なフラッシュメモリを内蔵したシングルチップマイクロコンピュータに適用して有効な技術に関する。

本発明者はＥＥＰＲＯＭやフラッシュメモリのような不揮発性半導体記憶装置のメモリセルアレイにおける欠陥救済について検討した。メモリセルアレイの欠陥を冗長記憶素子で救済する公知の技術において、救済されるべき記憶素子のアドレスは例えばヒューズの選択的な溶断によってプログラム可能にされる。この技術は製造段階で検出されるような初期不良に対して適用できるが、完成品として回路基板に実装された後に発生する不良の救済には適用し難い。電気的に書換え可能な不揮発性記憶装置は、書換え回数が増大する程記憶素子の特性が劣化していくから、実装後の経時的に発生する欠陥を救済できることが必要性であることを本発明者は見い出した。信頼性向上という点においてＥＣＣのようなエラー検出訂正機能を備えた半導体記憶装置もあるが、そのためにはエラーチェックビットのために通常よりも大きな記憶容量が必要になり、救済可能な事象も制限され、実使用段階で発生する欠陥の救済に対する有効な手段とはなり得ない。

特開平３−１３９８号公報には、ＥＰＲＯＭを内蔵した１チップマイクロコンピュータにおいて当該ＥＰＲＯＭが不良であった場合、補助ＥＰＲＯＭに切換える回路を内蔵する技術が記載される。特開昭６２−１０７５００には、不揮発性記憶素子に記憶された不良アドレス情報をパワーオン時にデコーダ内のラッチに転送し、不良アドレスが選択された場合にデコーダの切換えを行う技術が記載される。また、特開平２−１１８９９９号公報に記載の技術は、ＥＥＰＲＯＭ内蔵マイクロコンピュータにおいて当該ＥＥＰＲＯＭの不良アドレスを特定領域に記憶しておき、ＥＥＰＲＯＭアクセス時にはＣＰＵがその不良アドレスをチェックし、一致した場合には代替領域を使うようにするものである。特開平３−１６２７９８号公報には、救済すべき不良アドレス情報をメモリセルアレイの特定の記憶素子に記憶させ、読出しアドレスによって当該記憶素子から読出される情報に従って冗長記憶素子へのアクセス切換えを行うようにすることが記載されている。

特開平３−１３９８号公報 特開平２−１１８９９９号公報 特開平３−１６２７９８号公報

しかしながら、上記特開平３−１３９８、特開昭６２−１０７５００の各号公報に記載の技術において救済されるべきアドレスなどの救済情報はメモリセルアレイとは別の場所に配置された不揮発性記憶素子が保持するため、書換えのための周辺回路をそれ専用に設けなければならない。

特開平３−１６２７９８号公報に記載の技術は救済情報をメモリセルアレイに含まれる不揮発性記憶素子に保持させるが、その救済情報はアクセスの度にそのアクセスアドレスによって読出されるため、データの読出し動作は比較的遅くなると予想される。特開平２−１１８９９９号公報に記載の技術においても不良箇所アドレスのような救済情報は不揮発性記憶素子に保持させるので上記同様にデータ読出し動作は比較的遅くなると予想される。

また、特開平２−１１８９９９号公報に記載の技術においてＥＥＰＲＯＭをデータ領域として利用する場合には救済は比較的容易であるが、そのＥＥＰＲＯＭをプログラム領域として利用する場合を想定すると、不良の領域を避けるにはジャンプ命令などを用いてその領域の利用を回避しなければならない。そのためにはプログラムのコンパイル（アッセンブル）やリンクからやり直す必要があると考えられる。したがって、不揮発性半導体記憶装置若しくはそれをオンチップで内蔵するデータプロセッサを回路基板に実装したまま（所謂オンボードの状態）で、プログラムが格納された不揮発性記憶素子の欠陥救済を行うことは難しいと考えられる。

本発明の目的は、救済を施した場合でも読出し動作の高速化を図ることができる不揮発性半導体記憶装置そして当該半導体記憶装置を搭載したデータプロセッサを提供することにある。

本発明の別の目的は、プログラム情報とデータ情報の区別なく共にオンボードの状態でメモリセルアレイの欠陥を救済できる不揮発性半導体記憶装置を提供することにある。

本発明の更に別の目的は、プログラム情報とデータ情報の区別なく共にオンボードの状態で内蔵不揮発性記憶措置の欠陥を内蔵中央処理装置によって救済できるデータプロセッサを提供することにある。

更に別の目的は、ヒューズ方式等に比らべて救済の為に必要な回路規模を最少にし、かつ特別な製造工程を必要としない不揮発性半導体記憶装置、そして当該不揮発性半導体記憶装置を搭載したデータプロセッサを提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

（１）不揮発性半導体記憶装置（ＦＭＲＹ）は、選択端子がワード線に結合され且つデータ端子がデータ線に結合された複数の不揮発性記憶素子がマトリクス配置されたメモリセルアレイ（ＡＲＹ０〜ＡＲＹ７）を備え、上記不揮発性記憶素子に対して電気的な書込みが可能とされ、上記メモリセルアレイは、救済されるべき不揮発性記憶素子を代替するための冗長用の不揮発性記憶素子（ＭＣ−Ｒ）と、該冗長用の不揮発性記憶素子によって代替すべき不揮発性記憶素子を指定するための救済情報格納用の不揮発性記憶素子（ＭＣ−Ｃ）とを含み、外部から供給されるアドレス情報に基づいてメモリセルアレイから不揮発性記憶素子を選択する第１の選択手段（ＸＡＤＥＣ，ＹＡＤＥＣ）と、上記救済情報を書込むための指示に応答して救済情報格納用の不揮発性記憶素子を選択し、上記救済情報を読出すための指示に応答して救済情報格納用の不揮発性記憶素子を選択する第２の選択手段（ＲＳＥＬ）と、第２の選択手段にて選択された救済情報格納用の不揮発性記憶素子から読出された救済情報を保持するラッチ手段（ＣＬＡＴ）と、上記ラッチ手段の出力と外部から供給されるアドレス情報とに基づいて、救済されるべき不揮発性記憶素子に対するアクセスを検出することにより当該救済されるべき不揮発性記憶素子の選択に代えて冗長用の不揮発性記憶素子を選択する第３の選択手段（ＡＣＭＰ）とを備える。

（２）上記冗長用の不揮発性記憶素子のデータ端子を予備データ線に結合することができる。

（３）上記ラッチ手段は、救済されるべき不揮発性記憶素子のアドレス情報を保持する第１の領域と、該第１の領域の値の有効性を第３の選択手段に与えるための情報（ＲＥ）を保持する第２の領域とを備え、上記第３の選択手段は第２の領域の情報が有効を意味する場合に第１の領域の値の基づく冗長用の不揮発性記憶素子の選択動作が可能にされるようにすることができる。

（４）データプロセッサは、上記不揮発性半導体記憶装置を同一半導体基板に含み、当該不揮発性半導体記憶装置をアクセス制御可能な中央処理装置を備えて構成できる。

（５）上記救済情報を読出すための指示を、データプロセッサ内部のリセット信号によって与えるようにできる。救済情報の読出しは、中央処理装置が不揮発性半導体記憶装置をその第１の選択手段を介してアクセスする期間以外の期間に行なわれる。

（６）上記中央処理装置は、不揮発性半導体記憶装置に対する書込み動作におけるベリファイによって書込み異常を検出したとき、当該書込み異常を生じたアクセスアドレスを書込みデータとして出力すると共に、上記救済情報格納用の不揮発性記憶素子を上記第２の選択手段に選択させる指示を与え、当該書込み動作の完了後に、上記救済情報格納用の不揮発性記憶素子を上記第２の選択手段に選択させて、当該救済情報格納用の不揮発性記憶素子から上記ラッチ手段に救済情報を読出すようにできる。

（７）本発明に係るデータプロセッサの別の観点によれば、不揮発性記憶装置は、選択端子がワード線に結合され且つデータ端子がデータ線に結合された複数の不揮発性記憶素子がマトリクス配置されたメモリセルアレイを備え、該メモリセルアレイは、救済されるべき不揮発性記憶素子を代替するための冗長用の不揮発性記憶素子と、該冗長用の不揮発性記憶素子によって代替すべき不揮発性記憶素子を指定するための救済情報格納用の不揮発性記憶素子とを含み、上記救済情報格納用の不揮発性記憶素子から読出された救済情報を保持するラッチ手段と、上記ラッチ手段の出力と外部から供給されるアドレス情報とに基づいて、救済されるべき不揮発性記憶素子へのアクセスに対しては当該救済されるべき不揮発性記憶素子の選択に代えて冗長用の不揮発性記憶素子を選択し、救済を要しない不揮発性記憶素子へのアクセスに対しては当該救済を要しない不揮発性記憶素子を選択する選択手段とを含んで、上記不揮発性記憶素子への電気的な書換えが可能にされて成り、中央処理装置は、上記不揮発性半導体記憶装置をアクセス制御可能であって、上記救済情報格納用の不揮発性記憶素子に救済情報を書込む第１の制御モードと、内部初期化動作において上記救済情報格納用の不揮発性記憶素子からラッチ手段に救済情報を読出させる第２の制御モードとを有するものであり、上記不揮発性記憶装置及び中央処理装置は１個の半導体基板に形成されて成る。

上記手段（１）によれば、救済情報格納用の不揮発性記憶素子がメモリセルアレイに設けられることは、書込みのための高電圧発生回路などを救済情報の書込みなどにも流用可能にして物理的な回路規模の増大を最小限とする。第３の選択手段に与えられる救済情報はラッチ手段から与えられるので、アクセスの度に救済情報格納用の不揮発性記憶素子をリードするアクセスを必要とせず、冗長による救済が可能であってもアクセススピードが低下する事態を抑える。救済されるべき不揮発性記憶素子に対するアクセスの検出とそのとき置き換えられる冗長用の不揮発性記憶素子の選択とを第３の選択手段が行うことは、外部に負担をかけることなく不良を冗長に置き換え可能にする。換言すれば、格納される情報がデータであってもプログラムであっても同様にメモリセルアレイの欠陥を救済できる。

上記手段（２）によれば、特定のデータ線にデータ端子が結合する少数の不揮発性記憶素子がノーマリー・オンの態様で欠陥を有する場合には当該データ線を共有する何れの記憶素子もその欠陥の影響を受けることになり、予備データ線はその様な態様の欠陥を救済可能にする。少数の予備ワード線ではそのような態様の欠陥を効率的に救済し難い。

上記手段（３）によれば、第１の領域の値の有効性を示すための第２の領域の情報は救済イネーブル情報とされ、救済すべきアドレス情報及び救済イネーブル情報の双方共にヒューズ溶断によるプログラムを必要としない。

上記手段（４）によれば、上記不揮発性半導体記憶装置をアクセス制御可能な中央処理装置を備えたデータプロセッサは、オンボードの状態で上記不揮発性半導体記憶装置におけるメモリセルアレイの欠陥を救済可能にする。別の観点による手段（７）によれば、救済情報格納用の不揮発性記憶素子に救済情報を書込む第１の制御モードと、内部初期化動作において上記救済情報格納用の不揮発性記憶素子からラッチ手段に救済情報を読出させる第２の制御モードとを有して上記不揮発性半導体記憶装置をアクセス制御可能な中央処理装置を備えたデータプロセッサは、オンボードの状態で当該不揮発性半導体記憶装置におけるメモリセルアレイの欠陥を救済可能にする。

上記手段（５）によれば、上記救済情報の読出し指示をデータプロセッサ内部のリセット信号によって与えることは、ラッチ手段に対する救済情報の初期ロードを簡単化する。

上記手段（６）によれば、中央処理装置による不揮発性半導体記憶装置に対する書換え動作の一環として救済情報の格納と当該救済情報のラッチ手段への初期ロードとを実現することは、欠陥救済のための制御手順を容易化する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、面積の大幅な増加やアクセスタイムの増加を伴なわず、またプログラムとデータの区別なく共に、オンボードの状態で、不揮発性半導体記憶装置のメモリアレイの欠陥を救済できる。換言すれば、特別な工程や装置を要さず、且つ、機器に込んだ後で発生する記憶素子の特性劣化に対しても、メモリセルアレイの欠陥を救済できる。

中央処理装置と共にオンチップで不揮発性半導体記憶装置が内蔵される場合には、中央処理装置がセルフテストを行い、その結果に応じて冗長用の記憶素子で欠陥を自己修復することもできる。

本発明の実施例を以下の項目
〔１〕フラッシュメモリの情報記憶原理
〔２〕予備データ線を持つフラッシュメモリ
〔３〕予備ワード線を持つフラッシュメモリ
〔４〕マイクロコンピュータ
〔５〕オンボード状態での欠陥救済手順、に従って説明する。

〔１〕フラッシュメモリの情報記憶原理
図１０にはフラッシュメモリの原理が示される。同図（Ａ）に例示的に示されたメモリセルは、２層ゲート構造の絶縁ゲート型電界効果トランジスタにより構成されている。同図において、１はＰ型シリコン基板、２は上記シリコン基板１に形成されたＰ型半導体領域、３，４はＮ型半導体領域である。５はトンネル絶縁膜としての薄い酸化膜６（例えば厚さ１０ｎｍ）を介して上記Ｐ型シリコン基板１上に形成されたフローティングゲート、７は酸化膜８を介して上記フローティングゲート５上に形成されたコントロールゲートである。ソースは４によって構成され、ドレインは３，２によって構成される。このメモリセルに記憶される情報は、実質的にしきい値電圧の変化としてトランジスタに保持される。以下、特に述べないかぎり、メモリセルにおいて、情報を記憶するトランジスタ（以下メモリセルトランジスタとも記す）がＮチャンネル型の場合について述べる。

メモリセルへの情報の書込み動作は、例えばコントロールゲート７及びドレインに高圧を印加して、アバランシェ注入によりドレイン側からフローティングゲート５に電子を注入することで実現される。この書込み動作により記憶トランジスタは、図１０の（Ｂ）に示されるように、そのコントロールゲート７からみたしきい値電圧が、書込み動作を行わなかった消去状態の記憶トランジスタに比べて高くなる。

一方消去動作は、例えばソースに高圧を印加して、トンネル現象によりフローティングゲート５からソース側に電子を引き抜くことによって実現される。図１０の（Ｂ）に示されるように消去動作により記憶トランジスタはそのコントロールゲート７からみたしきい値電圧が低くされる。図１０の（Ｂ）では、書込み並びに消去状態の何れにおいてもメモリセルトランジスタのしきい値は正の電圧レベルにされる。すなわちワード線からコントロールゲート７に与えられるワード線選択レベルに対して、書込み状態のしきい値電圧は高くされ、消去状態のしきい値電圧は低くされる。双方のしきい値電圧とワード線選択レベルとがそのような関係を持つことによって、選択トランジスタを採用することなく１個のトランジスタでメモリセルを構成することができる。記憶情報を電気的に消去する場合においては、フローティングゲート５に蓄積された電子をソース電極に引く抜くことにより、記憶情報の消去が行われるため、比較的長い時間、消去動作を続けると、書込み動作の際にフローティングゲート５に注入した電子の量よりも多くの電子が引く抜かれることになる。そのため、電気的消去を比較的長い時間続けるような過消去を行うと、メモリセルトランジスタのしきい値電圧は例えば負のレベルになって、ワード線の非選択レベルにおいても選択されるような不都合を生ずる。尚、書込みも消去と同様トンネル電流を利用して行うこともできる。

読み出し動作においては、上記メモリセルに対して弱い書込み、すなわち、フローティングゲート５に対して不所望なキャリアの注入が行われないように、ドレイン及びコントロールゲート７に印加される電圧が比較的低い値に制限される。例えば、１Ｖ程度の低電圧がドレインに印加されるとともに、コントロールゲート７に５Ｖ程度の低電圧が印加される。これらの印加電圧によってメモリセルトランジスタを流れるチャンネル電流の大小を検出することにより、メモリセルに記憶されている情報の論理値“０”、“１”を判定することができる。

図１１は前記メモリセルトランジスタを用いたメモリセルアレイの構成原理を示す。同図には代表的に４個のメモリセルトランジスタＱ１乃至Ｑ４が示される。Ｘ，Ｙ方向にマトリクス配置されたメモリセルにおいて、同じ行に配置されたメモリセルトランジスタＱ１，Ｑ２（Ｑ３，Ｑ４）のコントロールゲート（メモリセルの選択ゲート）は、それぞれ対応するワード線ＷＬ１（ＷＬ２）に接続され、同じ列に配置された記憶トランジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のドレイン領域（メモリセルの入出力ノード）は、それぞれ対応するデータ線ＤＬ１（ＤＬ２）に接続されている。上記記憶トランジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のソース領域は、ソース線ＳＬ１（ＳＬ２）に結合される。

図１２にはメモリセルに対する消去動作及び書込み動作のための電圧条件の一例が示される。同図においてメモリ素子はメモリセルトランジスタを意味し、ゲートはメモリセルトランジスタの選択ゲートとしてのコントロールゲートを意味する。同図において負電圧方式の消去はコントロールゲートに例えば−１０Ｖのような負電圧を印加することによって消去に必要な高電界を形成する。同図に例示される電圧条件から明らかなように、正電圧方式の消去にあっては少なくともソースが共通接続されたメモリセルに対して一括消去を行うことができる。したがって図１１の構成においてソース線ＳＬ１，ＳＬ２が接続されていれば、４個のメモリセルＱ１乃至Ｑ４は一括消去可能にされる。ソース線分割方式には図１１に代表的に示されるようなデータ線を単位とする場合（共通ソース線をデータ線方向に延在させる）の他にワード線を単位とする場合（共通ソース線をワード線方向に延在させる）がある。一方、負電圧方式の消去にあっては、コントロールゲートが共通接続されたメモリセルに対して一括消去を行うことができる。

〔２〕予備データ線を持つフラッシュメモリ
図１には本発明の一実施例に係るフラッシュメモリＦＭＲＹの一例回路図が示される。同図に示されるフラッシュメモリＦＭＲＹは、８ビットのデータ入出力端子Ｄ０〜Ｄ７を有し、各データ入出力端子毎にメモリアレイＡＲＹ０〜ＡＲＹ７を備える。各メモリアレイＡＲＹ０〜ＡＲＹ７は同じ様に構成され、それらによって一つのメモリセルアレイを成す。

夫々のメモリアレイＡＲＹ０〜ＡＲＹ７には前記図１０で説明した２層ゲート構造の絶縁ゲート型電界効果トランジスタによって構成されたメモリセルＭＣ，ＭＣ−Ｒ，ＭＣ−Ｃがマトリクス配置されている。メモリセルＭＣは欠陥がある場合に救済可能にされる被救済用のメモリセルであり、メモリセルＭＣ−Ｒは救済されるべきメモリセルＭＣを代替するための冗長用のメモリセルであり、ＭＣ−ＣはメモリセルＭＣ−Ｒによって代替すべきメモリセルＭＣを指定するための救済情報を格納する救済情報格納用のメモリセルである。各メモリセルＭＣ，ＭＣ−Ｒ，ＭＣ−Ｃの配置は全てのメモリアレイＡＲＹ０〜ＡＲＹ７で共通とされる。従って、メモリセルＭＣ−Ｒは各メモリアレイに一列配置され、ＭＣ−Ｃは全部のメモリアレイで合計８個（８ビット分）設けられている。

同図においてＷＬ０〜ＷＬｎ、ＷＬ−Ｃは全てのメモリアレイＡＲＹ０〜ＡＲＹ７に共通のワード線である。同一行に配置されたメモリセルのコントロールゲートは、それぞれ対応するワード線に接続される。ワード線ＷＬ−ＣはメモリセルＭＣ−Ｃに専用化されたワード線である。夫々のメモリアレイＡＲＹ０〜ＡＲＹ７において、同一列に配置されたメモリセルＭＣ，ＭＣ−Ｒ，ＭＣ−Ｃのドレイン領域は、それぞれ対応するデータ線ＤＬ０〜ＤＬ７，ＤＬ−Ｒに接続されている。データ線ＤＬ−ＲはメモリセルＭＣ−Ｒ，ＭＣ−Ｃに専用化された予備データ線である。メモリセルＭＣ，ＭＣ−Ｒのソース領域はソース線ＳＬに共通接続される。メモリセルＭＣ−Ｃのソース領域は接地（本実施例に従えば０Ｖ）されている。

前記ソース線ＳＬにはインバータ回路のような電圧出力回路ＶＯＵＴから消去に利用される高電圧Ｖｐｐが供給される。電圧出力回路ＶＯＵＴの出力動作は、消去制御回路ＥＣＯＮＴから出力される消去信号ＥＲＡＳＥ＊（信号＊はこれが付された信号がローイネーブルの信号であることを意味する）によって制御される。すなわち、消去信号ＥＲＡＳＥ＊のローレベル期間に、電圧出力回路ＶＯＵＴは高電圧Ｖｐｐをソース線ＳＬに供給して全てのメモリセルＭＣ及びＭＣ−Ｒのソース領域に消去に必要な高電圧を供給する。これによって、フラッシュメモリＦＭＲＹは全体が一括消去可能にされる。メモリセルＭＣ−Ｃは斯る全面消去の対象から除外されている。

前記ワード線ＷＬ０〜ＷＬｎの選択は、ＸアドレスラッチＸＡＬＡＴを介して取り込まれるＸアドレス信号ＡＸをＸアドレスデコーダＸＡＤＥＣが解読することによって行われる。ワードドライバＷＤＲＶはＸアドレスデコーダＸＡＤＥＣから出力される選択信号に基づいてワード線を駆動する。データ読出し動作においてワードドライバＷＤＲＶは、電圧選択回路ＶＳＥＬから供給される５Ｖのような電圧Ｖｃｃと０Ｖのような接地電位とを電源として動作され、選択されるべきワード線を電圧Ｖｃｃによって選択レベルに駆動し、非選択とされるべきワード線を接地電位のような非選択レベルに維持させる。データの書き込み動作においてワードドライバＷＤＲＶは、電圧選択回路ＶＳＥＬから供給される１２Ｖのような電圧Ｖｐｐと０Ｖのような接地電位とを電源として動作され、選択されるべきワード線を１２Ｖのような書き込み用高電圧レベルに駆動する。データの消去動作においてワードドライバＷＤＲＶの出力は０Ｖのような低い電圧レベルにされる。

ワード線ＷＬ−Ｃは救済ビット選択回路ＲＳＥＬの出力を受けるワードドライバＷＤＲＶ−Ｃによって駆動される。駆動電圧はワードドライバＷＤＲＶと同様に電圧選択回路ＶＳＥＬによって与えられる。

夫々のメモリアレイＡＲＹ０〜ＡＲＹ７において前記データ線ＤＬ０〜ＤＬ７，ＤＬ−ＲはＹ選択スイッチＹＳ０〜ＹＳ７，ＹＳ−Ｒを介して共通データ線ＣＤに共通接続される。Ｙ選択スイッチＹＳ０〜ＹＳ７のスイッチ制御は、ＹアドレスラッチＹＡＬＡＴを介して取り込まれるＹアドレス信号ＡＹをＹアドレスデコーダＹＡＤＥＣが解読することによって行われる。ＹアドレスデコーダＹＡＤＥＣの出力選択信号は全てのメモリアレイＡＲＹ０〜ＡＲＹ７に共通に供給される。したがって、ＹアドレスデコーダＹＡＤＥＣの出力選択信号のうちの何れか一つが選択レベルにされることにより、各メモリアレイＡＲＹ０〜ＡＲＹ７の共通データ線ＣＤには１本のデータ線が接続される。予備データ線ＤＬ−Ｒに専用化されたＹ選択スイッチＹＳ−Ｒはアドレス比較回路ＡＣＭＰの出力に基づいて選択される。

メモリセルＭＣから共通データ線ＣＤに読出されたデータは選択スイッチＲＳを介してセンスアンプＳＡに与えられ、ここで増幅されて、データ出力バッファＤＯＢを介してデータバスに出力される。前記選択スイッチＲＳは読出し信号ＲＥＡＤによってスイッチ制御される。ＣＬＡＴはメモリセルＭＣ−Ｃから読出された救済情報を格納する救済情報ラッチである。全てのメモリアレイＡＲＹ０〜ＡＲＹ７において救済情報ラッチＣＬＡＴは全部で８ビット分存在する。

外部から供給される書き込みデータはデータ入力バッファＤＩＢを介してデータ入力ラッチＤＩＬに保持される。データ入力ラッチＤＩＬに保持されたデータが”０”のとき、書き込み回路ＷＲは選択スイッチＷＳを介して共通データ線ＣＤに書き込み用の高電圧を供給する。この書き込み用高電圧はＹ選択スイッチＹＳ０〜ＹＳ７，ＹＳ−Ｒによって選択された何れかのデータ線を通して、ワード線によってコントロールゲートに高電圧が印加されるメモリセルのドレインに供給され、これによって当該メモリセルが書き込みされる。前記選択スイッチＷＳは制御信号ＷＲＩＴＥによってスイッチ制御される。書き込みの各種タイミングや電圧の選択制御のような書込み動作手順は書込み制御回路ＷＣＯＮＴが制御する。この書込み制御回路ＷＣＯＮＴに対する書込み動作の指示や書込みベリファイ動作の指示、そして上記消去制御回路ＥＣＯＮＴに対する消去動作の指示や消去ベリファイ動作の指示は、書込み／消去用の制御レジスタＷＥＲＥＧが与える。この制御レジスタＷＥＲＥＧはデータバスに接続可能にされ、外部から制御データの書込みが可能にされる。

上記制御レジスタＷＥＲＥＧは、図２に示されるように、Ｖｐｐビット、ＰＶビット、Ｐビット、及びＥビットを有する。Ｐビットは書込み動作の指示ビットとされる。Ｅビットは消去動作の指示ビットとされる。Ｖｐｐビット及びＥビットが設定されることによって、これを参照する消去制御回路ＥＣＯＮＴが所定の手順に従って消去のための内部動作を制御する。また、Ｖｐｐビット及びＰビットが設定されることにより、これを参照する書込み制御回路ＷＣＯＮＴが所定の手順に従って書込みのための内部動作を制御する。消去及び書込みのための内部動作は上記図１２で説明した電圧を形成することによって行われる。消去ベリファイ動作は消去されたメモリセルに対して読出し動作を行って消去が完了したか否かを検証する動作とされ、書込みベリファイ動作は書込みされたメモリセルから当該書込みデータを読出してこれを書込みデータと比較することによって書込みが完了したか否かを検証する動作とされる。これらベリファイ動作は外部のＣＰＵ又はデータプロセッサがフラッシュメモリに対するリードサイクルを起動して行われる。

ここで図１のフラッシュメモリＦＭＲＹにおける欠陥救済のための構成を詳細に説明する。

先ず、８ビット分の救済情報ラッチＣＬＡＴは図３の（Ａ）に示されるように、最下位から３ビットは欠陥アドレスＡ２〜Ａ０が格納され、４ビット目には救済イネーブルビットＲＥ＊が格納される。図１に従えば、各メモリアレイＡＲＹ０〜ＡＲＹ７には夫々８本のデータ線ＤＬ０〜ＤＬ７と１本の予備データ線ＤＬ−Ｒを有するから、アドレス信号の下位３ビットによって欠陥アドレスを特定できる。救済イネーブルビットＲＥ＊はそのローレベルによって救済情報ラッチＣＬＡＴの下位３ビットの値が有効であることを示す。即ち、救済イネーブルビットＲＥ＊がローレベルである場合に初めて救済情報ラッチＣＬＡＴの下位３ビットは欠陥アドレスとみなされる。

概略的には上記救済ビット選択回路ＲＳＥＬは救済情報格納用のメモリセルＭＣ−Ｃの選択を制御し、アドレス比較回路ＡＣＭＰは予備データ線ＤＬ−Ｒ選択のための制御を行う。救済ビット選択回路ＲＳＥＬには救済モード信号ＭＤ１とリセット信号ＭＤ２が供給される。アドレス比較回路ＡＣＭＰには救済ビット選択回路ＲＳＥＬの出力、ＹアドレスラッチＹＬＡＴの出力及び救済情報ラッチＣＬＡＴから出力される救済情報が供給される。フラッシュメモリＦＭＲＹは、救済モード信号ＭＤ１がアクティブレベルのときは救済プログラムモードとされ、リセット信号ＭＤ２がアクティブレベルのときは救済情報ラッチモードとされ、救済モード信号ＭＤ１及びリセット信号ＭＤ２がインアクティブレベルのときは通常モードとされる。救済プログラムモード及び救済情報ラッチモードにおいて救済ビット選択回路ＲＳＥＬはローレベルの制御信号φを出力する。

救済モード信号ＭＤ１がアクティブレベルにされて上記救済プログラムモードが設定されると、救済ビット選択回路ＲＳＥＬはローレベルの制御信号φによってＸアドレスデコーダＸＡＤＥＣによるワード線選択動作を禁止し、それに代えて救済情報格納用のメモリセルＭＣ−Ｃに専用化されたワード線ＷＬ−Ｃを選択制御する。そしてアドレス比較回路ＡＣＭＰにはＹアドレスデコーダＹＡＤＥＣによるＹ選択スイッチＹＳ０〜ＹＳ７の選択動作を禁止させ、それに代えて予備データ線ＤＬ−Ｒに専用化されたＹ選択スイッチＹＳ−Ｒをアドレス比較回路ＡＣＭＰに選択させる。このとき、書込み／消去制御レジスタＷＥＲＥＧに対してＶｐｐビットとＰビットがセットされて書込み動作が指示されると、メモリアレイＡＲＹ０〜ＡＲＹ７のデータラッチＤＩＬに外部から供給された救済情報がメモリセルＭＣ−Ｃに書込まれる。これによって書込まれる救済情報は、図３の（Ａ）に対応され、救済されるべき欠陥アドレスＡ２〜Ａ０と、ローレベルのようなアクティブレベルにされた救済イネーブルビットＲＥ＊とされる。

リセット信号ＭＤ２がアクティブレベルにされて上記救済情報ラッチモードが設定されると、救済ビット選択回路ＲＳＥＬはローレベルの制御信号φによってＸアドレスデコーダＸＡＤＥＣによるワード線選択動作を禁止し、それに代えて救済情報格納用のメモリセルＭＣ−Ｃに専用化されたワード線ＷＬ−Ｃを選択制御する。そしてアドレス比較回路ＡＣＭＰにはＹアドレスデコーダＹＡＤＥＣによるＹ選択スイッチＹＳ０〜ＹＳ７の選択動作を禁止させ、それに代えて予備データ線ＤＬ−Ｒに専用化されたＹ選択スイッチＹＳ−Ｒをアドレス比較回路ＡＣＭＰに選択させる。さらに、救済ビット選択回路ＲＳＥＬは制御信号ＲＥＡＤを選択レベルにすると共に、センスアンプＳＡを活性化し、且つ救済情報ラッチＣＬＡＴをラッチ動作させる。これにより、メモリセルＭＣ−Ｃに格納された救済情報が救済情報ラッチＣＬＡＴに内部転送される。内部転送された救済情報はアドレス比較回路ＡＣＭＰに向けて出力される。リセット信号ＭＤ２は、特に制限されないが、フラッシュメモリＦＭＲＹが適用されるシステムのパワーオンリセット信号又はフラッシュメモリＦＭＲＹに対するリセット信号とされる。したがって、不揮発的にメモリセルＭＣ−Ｃに保持されている救済情報は電源投入と共に救済情報ラッチＣＬＡＴにロードされる。したがって、読出し又は書込みアクセス毎に、予じめメモリセルＭＣ−Ｃから救済情報を読出すことを要せず、その分アクセスの高速化を図ることができる。また、救済情報をメモリセルＭＣ−Ｃにプログラムした直後においてはリセット信号ＭＤ２にて救済情報ラッチモードを設定することにより、救済情報の初期ロードを行うことができる。

上記通常モードにおいてアドレス比較回路ＡＣＭＰはＹアドレスラッチＹＡＬＡＴから出力されるアドレス信号と救済情報ラッチＣＬＡＴから出力される欠陥アドレスとを比較する。その比較結果が一致である場合、換言すれば欠陥を有する被救済用のメモリセルＭＣがアクセスされる場合には、ＹアドレスデコーダＹＡＤＥＣによるＹ選択スイッチＹＳ０〜ＹＳ７の選択動作を禁止させ、それに代えて予備データ線ＤＬ−Ｒに専用化されたＹ選択スイッチＹＳ−Ｒを選択する。これにより、欠陥アドレスＡ２〜Ａ０と同じ下位アドレスを含むアドレス信号による読出し又は書込みアクセスでは予備データ線ＤＬ−Ｒが選択される。尚、アドレス比較回路ＡＣＭＰによる一致出力は上記救済イネーブルビットＲＥ＊がローレベルのようなアクティブレベルにされている場合に限られる。

アドレス比較回路ＡＣＭＰの一例は図４に示される。即ち、排他的負論理和ゲートＥＸＮＯＲで各アドレスビットＡ０，Ａ１，Ａ２の一致検出を行い、全ビットが一致で且つ救済イネーブルビットＲＥ＊がローレベルの場合にのみ論理積ゲートＡＮＤの出力がハイレベルにされる。論理積ゲートＡＮＤの出力と救済ビット選択回路ＲＳＥＬの出力信号φの反転信号とは負論理和ゲートＮＯＲに供給され、その出力を受けるドライバ回路ＤＲＶの出力によって予備データ線選択信号が形成される。上記信号φは救済プログラムモード及び救済情報ラッチモードにおいてローレベルにされる。

〔３〕予備ワード線を持つフラッシュメモリ
図５には本発明の別の実施例として予備ワード線を持つフラッシュメモリＦＭＲＹが示される。図１との相違点は、予備データ線ＤＬ−Ｒの代わりに一行分の予備ワードＷＬ−Ｒ線を備え、それに伴ってＹ選択スイッチＹＳ−Ｒが廃止され、それらの変更点に対応する機能が救済ビット選択回路ＲＳＥＬ及びアドレス比較回路ＡＣＭＰに与えられたことである。その他の構成は図１で説明したのと同じである。図１と同一機能を有する回路ブロック及び回路記号には同一符合を付してその詳細な説明を省略する。図１との相違点を以下に詳述する。

先ず、８ビット分の救済情報ラッチＣＬＡＴは図６に示されるように、最下位から７ビットは欠陥アドレスＡ３〜Ａ９が格納され、最上位ビットには救済イネーブルビットＲＥ＊が格納される。この欠陥アドレスのビット数は図５においてワード線ＷＬ０〜ＷＬｎの本数が１２８本ある場合を想定している。救済イネーブルビットＲＥ＊はそのローレベルによって救済情報ラッチＣＬＡＴの下位７ビットの値が有効であることを示す。即ち、救済イネーブルビットＲＥ＊がローレベルである場合に初めて救済情報ラッチＣＬＡＴの下位７ビットは欠陥アドレスとみなされる。

概略的には上記救済ビット選択回路ＲＳＥＬは救済情報格納用のメモリセルＭＣ−Ｃの選択を制御し、アドレス比較回路ＡＣＭＰは予備ワード線ＷＬ−Ｒ選択のための制御を行う。救済ビット選択回路ＲＳＥＬには救済モード信号ＭＤ１とリセット信号ＭＤ２が供給される。アドレス比較回路ＡＣＭＰにはＸアドレスラッチＸＬＡＴの出力と、全部のメモリアレイの救済情報ラッチＣＬＡＴから出力される救済情報が供給される。フラッシュメモリＦＭＲＹは、救済モード信号ＭＤ１がアクティブレベルのときは救済プログラムモードとされ、リセット信号ＭＤ２がアクティブレベルのときは救済情報ラッチモードとされ、救済モード信号ＭＤ１及びリセット信号ＭＤ２がインアクティブレベルのときは通常モードとされる。救済プログラムモード及び救済情報ラッチモードにおいて救済ビット選択回路ＲＳＥＬはローレベルの制御信号φを出力する。

救済モード信号ＭＤ１がアクティブレベルにされて上記救済プログラムモードが設定されると、救済ビット選択回路ＲＳＥＬはローレベルの制御信号φによってＸアドレスデコーダＸＡＤＥＣによるワード線選択動作を禁止し、それに代えて救済情報格納用のメモリセルＭＣ−Ｃに専用化されたワード線ＷＬ−Ｃを選択制御する。更にＹアドレスデコーダＹＡＤＥＣにはＹ選択スイッチＹＳ７を選択させる。このとき、書込み／消去制御レジスタＷＥＲＥＧに対してＶｐｐビットとＰビットがセットされて書込み動作が指示されると、メモリアレイＡＲＹ０〜ＡＲＹ７のデータラッチＤＩＬに外部から供給された救済情報がメモリセルＭＣ−Ｃに書込まれる。これによって書込まれる救済情報は、図６に対応され、救済されるべき欠陥アドレスＡ９〜Ａ３と、ローレベルのようなアクティブレベルにされた救済イネーブルビットＲＥ＊とされる。

リセット信号ＭＤ２がアクティブレベルにされて上記救済情報ラッチモードが設定されると、救済ビット選択回路ＲＳＥＬはローレベルの制御信号φによってＸアドレスデコーダＸＡＤＥＣによるワード線選択動作を禁止し、それに代えて救済情報格納用のメモリセルＭＣ−Ｃに専用化されたワード線ＷＬ−Ｃを選択制御する。更にＹアドレスデコーダＹＡＤＥＣにはＹ選択スイッチＹＳ７を選択させる。そして、救済ビット選択回路ＲＳＥＬは制御信号ＲＥＡＤを選択レベルにすると共に、センスアンプＳＡを活性化し、且つ救済情報ラッチＣＬＡＴをラッチ動作させる。これにより、メモリセルＭＣ−Ｃに格納された救済情報が救済情報ラッチＣＬＡＴにラッチされる。ラッチされた救済情報はアドレス比較回路ＡＣＭＰに向けて出力される。

上記通常モードにおいてアドレス比較回路ＡＣＭＰはＸアドレスラッチＸＡＬＡＴから出力されるアドレス信号と救済情報ラッチＣＬＡＴから出力される欠陥アドレスＡ９〜Ａ３とを比較する。その比較結果が一致である場合、換言すれば欠陥を有する被救済用のメモリセルＭＣがアクセスされる場合には、ＸアドレスデコーダＸＡＤＥＣによるワード線ＷＬ０〜ＷＬｎの選択動作を禁止させ、それに代えて予備ワード線ＷＬ−Ｒを選択する。これにより、欠陥アドレスＡ９〜Ａ３と同じ上位アドレスを含むアドレス信号による読出し又は書込みアクセスでは予備ワード線ＷＬ−Ｒが選択される。尚、アドレス比較回路ＡＣＭＰによる一致出力は上記救済イネーブルビットＲＥ＊がローレベルのようなアクティブレベルにされている場合に限られる。この場合のアドレス比較回路ＡＣＭＰの一例は、図４において負論理和ゲートＮＯＲを、論理積ゲートＡＮＤの出力を反転して出力するインバータに変更して得られる回路によって構成できる。

〔４〕マイクロコンピュータ
図７には上記フラッシュメモリＦＭＲＹを内蔵した本発明の一実施例に係るシングルチップマイクロコンピュータが示される。同図に示されるシングルチップマイクロコンピュータ１０は、フラッシュメモリＦＭＲＹ、ＣＰＵ１２、ＤＭＡＣ１３、バスコントローラ（ＢＳＣ）１４、ＲＯＭ１５、ＲＡＭ１６、タイマ１７、シリアルコミュニケーションインタフェース（ＳＣＩ）１８、第１乃至第９入出力ポートＩＯＰ１〜ＩＯＰ９、クロック発振器（ＣＰＧ）１９の機能ブロック乃至はモジュールから構成され、公知の半導体製造技術により１つの半導体基板上に半導体集積回路として形成される。

上記シングルチップマイクロコンピュータ１０は、電源端子として、グランドレベル端子Ｖｓｓ、電源電圧レベル端子Ｖｃｃ、フラッシュメモリＦＭＲＹの書込み消去用高電圧端子Ｖｐｐ、その他専用制御端子として、リセット端子ＲＥＳ、スタンバイ端子ＳＴＢＹ、モード制御端子ＭＯＤＥ、クロック入力端子ＥＸＴＡＬ、ＸＴＡＬを有する。それらは外部端子である。フラッシュメモリＦＭＲＹの書込み消去用高電圧を電源電圧レベル端子Ｖｃｃから供給される５Ｖのような電圧を内部昇圧で得る場合には当該高電圧専用の外部端子を省略できる。クロック入力端子ＥＸＴＡＬ、ＸＴＡＬに接続される、図示はされない水晶振動子に基づいて、クロック発振器９が生成するシステムクロックに同期して、シングルチップマイクロコンピュータ１０は動作する。或は外部クロックをＥＸＴＡＬ端子に入力してもよい。システムクロックの１周期を１ステートと呼ぶ。システムクロックはノン・オーバーラップの２相クロックとされる。

上記機能ブロックは、内部バスによって相互に接続される。内部バスはアドレスバス・データバスの他、リード信号、ライト信号、さらにバスサイズ信号、そしてシステムクロックなどを含む制御バスなどによって構成される。内部アドレスバスには、ＩＡＢ、ＰＡＢが存在し、内部データバスにはＩＤＢ、ＰＤＢが存在する。ＩＡＢ、ＩＤＢはフラッシュメモリＦＭＲＹ、ＣＰＵ１２、ＲＯＭ１５、ＲＡＭ１６、バスコントローラ１４、入出力ポートＩＯＰ１〜ＩＯＰ９の一部に接続される。ＰＡＢ、ＰＤＢはバスコントローラ１４、タイマ１７、ＳＣＩ１８、入出力ポートＩＯＰ１〜９に接続される。ＩＡＢとＰＡＢ、ＩＤＢとＰＤＢは、それぞれバスコントローラ１４でインタフェースされる。特に制限されないが、ＰＡＢとＰＤＢはそれが接続されている機能ブロック内のレジスタアクセスに専ら用いられる。

入出力ポートＩＯＰ１〜ＩＯＰ９は、外部バス信号と、入出力回路の入出力信号との入出力に兼用とされている。これらは、動作モードあるいはソフトウエアの設定により、機能を選択されて、使用される。外部アドレス、外部データは、それぞれ、これらの入出力ポートに含まれる図示しないバッファ回路を介してＩＡＢ、ＩＤＢと接続されている。ＰＡＢ、ＰＤＢは入出力ポートやバスコントローラ１４などの内蔵レジスタをリード／ライトするために使用され、外部バスとは直接の関係はない。

内部バス及び外部バス共に１６ビットバス幅とされ、バイトサイズ（８ビット）及びワードサイズ（１６ビット）のリード／ライトが行われるようになっている。なお、外部バスは８ビット幅とすることもできる。

上記リセット端子ＲＥＳにシステムリセット信号が加えられると、モード制御端子ＭＯＤＥで与えられる動作モードを取り込み、シングルチップマイクロコンピュータ（以下単にマイクロコンピュータとも記す）１０はリセット状態にされる。動作モードは、特に制限はされないものの、内蔵ＲＯＭ１５の有効／無効、アドレス空間を１６Ｍバイトまたは１Ｍバイト、データバス幅の初期値を８ビットまたは１６ビットの何れにするかなどを決定する。必要に応じてモード制御端子ＭＯＤＥは複数端子とされ、これらの端子への入力状態の組合せで動作モードが決定される。

リセット状態を解除すると、ＣＰＵ１２は、スタートアドレスをリードして、このスタートアドレスから命令のリードを開始するリセット例外処理を行なう。前記スタートアドレスは、特に制限はされないものの０番地から始まる領域に格納されているものとする。その後、ＣＰＵ１２は前記スタートアドレスから順次命令を実行する。

ＤＭＡＣ１３は、ＣＰＵ１２の制御に基づいてデータの転送を行なう。ＣＰＵ１２とＤＭＡＣ１３は互いに排他的に内部バス・外部バスを使用してリード／ライト動作を行なう。ＣＰＵ１２またはＤＭＡＣ１３のいずれが動作するかの調停はバスコントローラ１４が行なう。

バスコントローラ１４はＣＰＵ１２またはＤＭＡＣ１３の動作に呼応して、バスサイクルを構成する。即ち、ＣＰＵ１２またはＤＭＡＣ１３の出力するアドレス、リード信号、ライト信号、バスサイズ信号に基づき、バスサイクルを形成する。例えば、ＲＡＭ１６に相当するアドレスをＣＰＵ１２が内部アドレスバスＩＡＢに出力した場合、バスサイクルは１ステートとされ、バイト／ワードサイズに拘らず、１ステートでリード／ライトが行われるようになっている。タイマ１７、ＳＣＩ１８、入出力ポートＩＯＰ１〜ＩＯＰ９に相当するアドレスをＣＰＵ１２が内部アドレスバスＩＡＢに出力した場合、バスサイクルは３ステートとされ、内部アドレスバスＩＡＢの内容が内部アドレスバスＰＡＢに出力され、バイト／ワードサイズに拘らず、３ステートでリード／ライト動作を行なうようになっている。この制御はバスコントローラ１４が行う。

本実施例のマイクロコンピュータ１０においてフラッシュメモリＦＭＲＹはユーザプログラム、チューニング情報、データテーブルなどを適宜格納する。ＲＯＭ１５は、特に制限されないが、ＯＳのようなシステムプログラムが格納される。

ここで、ＣＰＵ１２によるフラッシュメモリＦＭＲＹの動作制御について説明する。フラッシュメモリＦＭＲＹは内部バスＩＡＢ，ＩＤＢに結合され、ＣＰＵ１２などによってアクセス可能にされる。即ち、ＣＰＵ１２は、書込み／消去制御レジスタＷＥＲＥＧに対する制御情報の設定、メモリセルＭＣからデータを読出すための読出し動作を指示するときの上記制御信号ＲＥＡＤの供給、アドレス信号の供給、書込みデータの供給、救済モード信号ＭＤ１の供給を制御する。そして外部のリセット回路などに対してリセット端子ＲＥＳへのシステムリセット信号入力を制御してリセット信号ＭＤ２を生成させる所謂ソフトウェアリセットのような処理を制御する。これについては詳細を後述する。消去ベリファイ及び書込みベリファイのためのリード動作の指示はＣＰＵ１２が行い、読み込んだデータをＣＰＵ１２がベリファイする。

フラッシュメモリＦＭＲＹに対する上記救済情報ラッチモードは、マイクロコンピュータのリセット端子ＲＥＳに所定レベルのシステムリセット信号が加えられることでマイクロコンピュータの内部が初期化されるとき、リセット信号ＭＤ２にて設定される。リセット端子ＲＥＳへのリセットの指示はシステム上に配置されたリセット回路から与えられる。当該図示しないリセット回路は、パワーオンリセット又は図示しないシステム上に配置されたリセットボタンの押下操作、或はマイクロコンピュータ１０からに指示に基づいて、リセット端子ＲＥＳへのリセットを指示する。したがって、不揮発的に上記メモリセルに格納されている救済情報は電源投入及びシステムの初期化毎に自ずから救済情報ラッチＣＬＡＴにロードされて利用可能にされる。

上記マイクロコンピュータ１０からの指示に基づくリセットは、ＣＰＵ１２がフラッシュメモリＦＭＲＹに対する書換えのようなデータ処理の途上で救済情報プログラムモードを設定して救済情報を書込んだ後にフラッシュメモリＦＭＲＹに救済情報ラッチモードを設定したりするときに利用する。即ち、書換えにおけるベリファイによってメモリセルＭＣの欠陥を検出したとき、救済情報をメモリセルＭＣ−Ｃに書込んで、その救済情報を利用した欠陥救済を可能にするために行われる。リセット回路に対するシステムリセット信号出力指示は、所定の入出力ポートから所定のタイミングでリセット回路に与えればよい。救済情報それ自体の書込みは、例えばＣＰＵ１２がフラッシュメモリＦＭＲＹに対する書換えを行っているとき消去ベリファイ又は書込みベリファイによりメモリセルＭＣの欠陥を検出した場合、ＣＰＵ１２が救済モード信号ＭＤ１をフラッシュメモリＦＭＲＹに供給し、救済プログラムモードにすることによって行う。

特に制限されないが、本実施例のマイクロコンピュータは、複数ビットから成るモード信号ＭＯＤＥが所定の値にされるとフラッシュメモリＦＭＲＹに対する外部からの直接アクセスを可能にする動作モードが設定される。この動作モードにおいて、ＣＰＵ１２は外部に対する実質的な制御動作が停止若しくはＣＰＵ１２と内部バスＩＤＢ，ＩＡＢとの接続が切り離され、フラッシュメモリＦＭＲＹは例えば入出力ポートＩＯＰ１及びＩＯＰ２を介して外部から直接アクセス可能にされる。この動作モードにおいてマイクロコンピュータは見掛けフラッシュメモリＦＭＲＹの単体チップと等価にされる。したがって、フラッシュメモリＦＭＲＹに対する上記全てのアクセス制御情報は図示しない外部のデータプロセッサなどから供給されることになる。

したがって、本実施例のマイクロコンピュータに内蔵されたフラッシュメモリＦＭＲＹに対してプログラムやデータを最初に書込む動作は、ＥＰＲＯＭライタのような書込み装置を用いて能率的に行ったり、或は内蔵ＣＰＵ１２の制御で行ったりすることができる。後者にあってはマイクロコンピュータが回路基板に実装された状態（オンボード状態）でも書換えが可能であることを意味する。例えばオンボード状態でチューニング情報を書換えるような場合に適用される。特に、メモリセルＭＣの欠陥に対してはオンボード状態或はチップ状態の何れの場合においても救済情報ビットをメモリセルＭＣ−Ｃに書込むことによって対処する。したがって、当初欠陥が無くても、メモリセルＭＣの特性が経時的に劣化して欠陥が後から発生した場合にも、その欠陥に対応する救済情報をオンボード状態でプログラムすることによって救済可能になる。フラッシュメモリＦＭＲＹに格納される情報がプログラム情報であっても、回路構造的には欠陥メモリセルＭＣを冗長用のメモリセルＭＣ−Ｒに置き換えてその欠陥を救済できる。欠陥メモリセルを冗長メモリセルに置き換える制御は、アドレス比較回路ＡＣＭＰが救済情報に従って行うから、当該置き換えのための処理によってＣＰＵなどに負荷がかかることはない。

〔５〕オンボード状態での欠陥救済
図８にはオンボード状態での欠陥救済手順の一例が示される。同図の手順は図１のフラッシュメモリＦＭＲＹの構成に対応されるものであり、説明を明瞭にするために予備データ線ＤＬ−Ｒが１本の場合を想定し、その制御主体をマイクロコンピュータ内蔵のＣＰＵ１２とする。

先ずＣＰＵ１２がメモリセルＭＣに対する消去書込みを行い（ステップＳ１）、それに対するベリファイで異常があるかを検証し（ステップＳ２）、異常がなければ救済不要とされる。異常がある場合にはＣＰＵ１２によって不良アドレスがチェックされ（ステップＳ３）、データ線１本のみの不良か否かが判定され（ステップＳ４）、複数本に亘る不良の場合には救済不可能とされる。データ線１本のみの不良である場合にはＣＰＵ１２が救済モード信号ＭＤ１にてフラッシュメモリＦＭＲＹに救済プログラムモードを設定する（ステップＳ５）。この動作モードを設定した後、ＣＰＵ１２はフラッシュメモリＦＭＲＹの書込み／消去制御レジスタＷＥＲＥＧにＶｐｐビットとＰビットをセットして書込みモードを設定し、当該不良メモリセルＭＣが結合された１本のデータ線を指定する不良アドレスＡ２〜Ａ０とローレベルの救済イネーブルビットＲＥ＊とを含む救済情報を書込みデータとしてフラッシュメモリＦＭＲＹに供給して、当該救済情報をメモリセルＭＣ−Ｃに書込む（ステップＳ６）。その後ＣＰＵ１２は、通常モードに戻され（ステップＳ７）、所定の入出力ポートを介して外部のリセット回路にシステムリセット信号出力を指示する。このとき、上記書込みに供されるデータ又はプログラムは、マイクロコンピュータ１０のリセット状態によっても失われないように図示しない２次記憶装置などに退避される。これによってマイクロコンピュータ１０はリセットされ、それと共にマイクロコンピュータ内部のリセット信号ＭＤ２がアクティブレベルにされてフラッシュメモリＦＭＲＹに救済情報ラッチモードが設定される（ステップＳ８）。ステップＳ８のリセットスタートにより、ステップＳ６でメモリセルＭＣ−Ｃに書込まれた救済情報が救済情報ラッチＣＬＡＴにロードされ、当該救済情報による欠陥救済が可能な状態にされる。その後、外部からの割込みなどにより、予備データ線ＤＬ−Ｒのメモリセルに不良がないかを更に検証するため再度消去、書込みが行われる（ステップＳ９）。この時、上記不良データ線のメモリセルは予備データ線ＤＬ−ＲのメモリセルＭＣ−Ｒに代替された書込みが行われる。それに対してベリファイが行われ（ステップＳ１０）、異常がなければ処理を終了し、異常があれば冗長用のメモリセルＭＣ−Ｒなどに欠陥があることなり、当該フラッシュメモリＦＭＲＹは不良とされる。

上記制御手順は単体チップとしてのフラッシュメモリＦＭＲＹに対しても外部のＣＰＵ又はデータプロセッサが同様に行うことができる。

図９には上記処理手順による書込むべきデータ又はプログラムを外部のホスト装置から受ける場合のシステム構成例が示される。特に制限されないがホスト装置（パーソナルコンピュータ，ワークステーションなど）２０は実装基板上のマイクロコンピュータ１０のＳＣＩ１８とインタフェースされ、書込みデータ又はプログラムはＣＰＵ１２を介してフラッシュメモリＦＭＲＹに与えられる。図９において２３はリセット回路を含むＴＴＬ回路である。２２は図８のステップＳ８で行われるリセットスタートのためのシステムリセット信号であり、２１はリセット回路にシステムリセット信号２２を出力させるための指示信号とされる。図９のような場合には、上記ステップＳ８のリセットスタートの直前において書込み対象データやプログラムの退避は不要である。また、ステップＳ９を開始するための指示は、ホスト装置２０がＣＰＵ１２に与えればよい。以上のような書換えはマイクロコンピュータ１０のユーザが行うことができる。ユーザによる書込みは実装基板に実装状態でのみ許容することに限定されず、汎用ＰＲＯＭライタのような書込み装置にソケットアダプタを介してマイクロコンピュータ１０を装着して行えるようにすることも可能である。

上記実施例によれば以下の作用効果を得ることができる。
（１）救済情報格納用のメモリセルＭＣ−Ｃをメモリセルアレイに設けることにより、書込みのための高電圧発生回路などを救済情報の書込みなどにも流用可能にしてフラッシュメモリＦＭＲＹの物理的な回路規模の増大を最小限とすることができる。
（２）救済情報を書込むときのメモリセルＭＣ−Ｃの選択を救済モード信号ＭＤ１のような特定の信号を用いて簡単行うことができる。
（３）救済イネーブル情報ＲＥ＊を含む救済情報をメモリセルＭＣ−Ｃに格納することにより、ヒューズ溶断による救済プログラムを一切必要としない。
（４）アドレス比較回路ＡＣＭＰに与えられる救済情報は救済情報ラッチＣＬＡＴから与えられるので、アクセスの度に救済情報格納用のメモリセルＭＣ−Ｒをリードするアクセスを必要とせず、冗長による救済が可能であってもアクセススピードが低下することを防止できる。
（５）救済されるべきメモリセルＭＣに対するアクセスの検出とそのとき置き換えられる冗長用のメモリセルＭＣ−Ｒの選択とをアドレス比較回路ＡＣＭＰが行うので、外部に負担をかけることなく不良を冗長に置き換えできる。
（６）上記により、格納される情報がデータであってもプログラムであっても同様にメモリセルアレイの欠陥を救済できる。さらに、上記により、経時的なメモリセルＭＣの特性劣化による欠陥をも簡単に、換言すればオンボード状態で救済できる。
（７）特定のデータ線にデータ端子が結合する少数の不揮発性記憶素子がノーマリー・オンの態様で欠陥を有する場合には当該データ線を共有する何れの記憶素子もその欠陥の影響を受けることになり、予備データ線ＤＬ−Ｒはその様な態様の欠陥を容易に救済可能にできる。
（８）上記フラッシュメモリＦＭＲＹをアクセス制御可能なＣＰＵ１２を備えたマイクロコンピュータ１０は、オンボードの状態で上記フラッシュメモリＦＭＲＹにおけるメモリセルアレイの欠陥を簡単に救済できる。
（９）上記救済情報の読出し指示をマイクロコンピュータ１０内部のリセット信号ＭＤ２によって与えることにより、電源投入時と救済情報書込み直後との双方において区別なく救済情報ラッチＣＬＡＴへの救済情報のロードを簡単に行うことができる。
（１０）ＣＰＵ１２によるフラッシュメモリＦＭＲＹに対する書換え動作の一環としてメモリセルＭＣ−Ｃへの救済情報の格納と救済情報ラッチＣＬＡＴへの当該救済情報の初期ロードとを実現することにより、欠陥救済のための制御手順を容易化できる。
（１１）情報書換に際して、或は定期的に、消去及び書込みベリファイのようなセルフテストをＣＰＵ１２が行い、その結果に応じて冗長用のメモリセルＭＣ−Ｒで欠陥を自己修復することができる。上記実施例のフラッシュメモリにおいてはメモリセルアレイ全面が一括消去されるので、修復に利用される書込みデータ或はプログラム情報を外部から受け取って書換えに供することができる。

以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、救済情報格納用のメモリセル（ＭＣ−Ｃ）からラッチ手段（ＣＬＡＴ）への救済情報のロードの指示はリセット信号（ＭＤ２）を用いることに限定されず、それ専用の制御信号を割り当ててもよい。不揮発性半導体記憶装置がデータプロセッサに内蔵されるものであり場合には、内蔵ＣＰＵが書換え動作の一環としてその制御信号を出力するようにしてもよい。あるいはＣＰＵが第１の選択手段を介してフラッシュメモリをアクセスしていない期間に救済情報を読み出す様にしても良い。何れにしても、救済情報の読出しタイミングはデータ処理上支障のない範囲で任意に決定することができる。少なくともＣＰＵによるフラッシュメモリのアクセス動作と競合しないタイミングをソフトウェア的に又はハードウェア的に形成すればよい。

また、不揮発性半導体記憶装置は全面一括消去型のフラッシュメモリに限定されず、ブロック単位での消去可能なフラッシュメモリであってもよい。例えば消去単位ブロック毎にメモリセルのソース線を共通化しておき、消去対象ブロックアドレスを外部から指定可能にしておけばよい。また不揮発性半導体記憶装置はＭＮＯＳかたのトランジスタを用いたＥＥＰＲＯＭであってもよい。あるいは紫外線消去型のＥＰＲＯＭであっても良い。また、マイクロコンピュータはＲＯＭ１５を持たず、それをフラッシュメモリのような不揮発性半導体記憶装置だけで実現してもよい。また、フラッシュメモリのような不揮発性半導体記憶装置に格納される情報は、プログラム情報又はデータ情報の何れか一方だけにしてもよい。

本発明の一実施例に係る予備データ線を持つフラッシュメモリの回路図である。 書込み／消去制御レジスタの一例説明図である。 図１のフラッシュメモリにおける救済情報とそれを用いる救済手順の一例説明図である。 アドレス比較回路の一例論理回路図である。 本発明の他の実施例に係る予備ワード線を持つフラッシュメモリの回路図である。 図５のフラッシュメモリにおける救済情報とそれを用いる救済手順の一例説明図である。 本発明に斯るデータプロセッサの一実施例であるシングルチップマイクロコンピュータのブロック図である。 オンボード状態でのフラッシュメモリに対する欠陥救済手順の一例を示すフローチャートである。 オンボード状態でのフラッシュメモリ書換えのための一例システムブロック図である。 フラッシュメモリの原理説明図である。 フラッシュメモリにおけるメモリセルアレイの原理的な回路図である。 フラッシュメモリのメモリセルに対する消去、書込み動作のための電圧条件の一例説明図である。

符号の説明

ＦＭＲＹ フラッシュメモリ
ＷＬ０〜ＷＬｎ ワード線
ＤＬ０〜ＤＬ７ データ線
ＷＬ−Ｒ 予備ワード線
ＤＬ−Ｒ 予備データ線
ＭＣ メモリセル
ＭＣ−Ｒ 冗長用のメモリセル
ＭＣ−Ｃ 救済情報格納用のメモリセル
ＸＡＤＥＣ Ｘアドレスデコーダ
ＹＡＤＥＣ Ｙアドレスデコーダ
ＲＳＥＬ 救済ビット選択回路
ＡＣＭＰ アドレス比較回路
ＣＬＡＴ 救済情報ラッチ
ＥＣＯＮＴ 消去制御回路
ＷＣＯＮＴ 書込み制御回路
ＷＥＲＥＧ 書込み／消去制御レジスタ
ＲＥ 救済イネーブルビット
１０ シングルチップマイクロコンピュータ
１２ ＣＰＵ

Claims (4)

1. ＣＰＵと、
   複数のワード線と、複数のデータ線と、おのおのが上記複数のワード線内の１本のワード線及び複数のデータ線内の１本のデータ線とに結合された複数の不揮発性記憶素子と、を含む不揮発性メモリアレイと、
   上記複数のデータ線の選択されたデータ線に結合されるセンスアンプと、
   上記ＣＰＵから供給されるアドレス情報に応じて、上記複数のワード線のうち１のワード線を選択する第１アドレスデコーダと、上記複数のデータ線の内上記センスアンプに結合させる１のデータ線を選択する第２アドレスデコーダと、
   上記センスアンプの出力に結合され、上記不揮発性メモリアレイの動作を制御する情報を保持するラッチ手段と、
   上記ラッチ手段に格納された上記情報に応答して、上記不揮発性メモリアレイの動作を制御する制御部と、を具備し、
   上記不揮発性メモリアレイ内の上記複数の不揮発性記憶素子は、共通のソース線に結合されることで消去ブロックを構成し前記ＣＰＵにより実行されるプログラムが格納される複数の第１不揮発性記憶素子と、上記複数の第１不揮発性記憶素子とは異なるワード線及びソース線に接続され上記情報を格納する第２不揮発性記憶素子とを含み、
   リセット端子に所定の信号が印加されることで行われる内部初期動作において、上記第２不揮発性記憶素子内に格納された上記情報は上記ＣＰＵからの指示を不要として上記第２不揮発性記憶素子から上記センスアンプを介して上記ラッチ手段に読出され、前記内部初期動作状態の解除に応じて前記ＣＰＵは所定のアドレスからプログラムの読出しを開始し、
   上記情報を格納する上記第２不揮発性記憶素子は上記不揮発性メモリアレイの一括消去の対象から除外され、
   上記制御回路は上記ＣＰＵの出力するアドレス情報と前記ラッチ手段に格納された上記情報とを比較し、一致しない場合は上記ＣＰＵの出力するアドレス情報に応じて上記第１アドレスデコーダと第２アドレスデコーダとが各々１のワード線と１のデータ線とを選択し、一致する場合は上記第１アドレスデコーダが選択する１のワード線又は第２アドレスデコーダが選択する１のビット線に代えて別の１のワード線又は別の１のデータ線を選択させる比較回路を有する、ことを特徴とする半導体基板上形成された半導体処理装置。
2. 上記不揮発性メモリアレイ内の上記複数の第１不揮発性記憶素子は、欠陥がある場合に救済可能にされる被救済用の記憶素子と、上記被救済用の記憶素子を代替するための冗長用の記憶素子と、を含み、
   上記不揮発性メモリアレイ内の上記第２不揮発性記憶素子に格納される上記情報は、上記被救済用の記憶素子を指定するための情報であることを特徴とする請求項１記載の半導体処理装置。
3. 上記複数のデータ線内の所望のデータ線に結合された不揮発性記憶素子は、上記複数の第１不揮発性記憶素子の一部の記憶素子と、上記第２不揮発性記憶素子の一部の記憶素子と、を含むことを特徴とする請求項１記載の半導体処理装置。
4. ＣＰＵと、
   複数のワード線と、複数のデータ線と、おのおのが上記複数のワード線内の１本のワード線及び複数のデータ線内の１本のデータ線とに結合された複数の不揮発性記憶素子と、を含む不揮発性メモリアレイと、
   上記複数のデータ線から選択されたデータ線に結合されるセンスアンプと、
   上記ＣＰＵから供給されるアドレス情報に応じて、上記複数のワード線の内１のワード線を選択する第１アドレスデコーダと、上記複数のデータ線のうち上記センスアンプに結合させる１のデータ線を選択する第２アドレスデコーダと、
   上記センスアンプの出力に結合され、上記不揮発性メモリアレイの動作を制御する情報を保持するラッチ手段と、
   上記ラッチ手段に格納された上記情報に応答して、上記不揮発性メモリアレイの動作を制御する制御部と、を具備し、
   上記不揮発性メモリアレイ内の上記複数の不揮発性記憶素子は、共通のソース線に結合されることで消去ブロックを構成し上記ＣＰＵで実行されるプログラムを格納する複数の第１不揮発性記憶素子と、上記複数の第１不揮発性記憶素子とは異なるワード線及びソース線に接続され上記情報を格納する第２不揮発性記憶素子とを含み、
   リセット端子に所定の信号が印加されることにより行われる内部初期動作において、上記ＣＰＵからの指示を要することなく上記第２不揮発性記憶素子内に格納された上記情報は上記センスアンプを介して上記ラッチ手段に読出され、上記内部初期動作の解除に応じて前記ＣＰＵは所定のアドレスからプログラムの読み出しを開始し、
   上記情報を格納する上記第２不揮発性記憶素子は上記不揮発性メモリアレイの一括消去の対象から除外され、
   上記複数のデータ線内の所望のデータ線に結合された不揮発性記憶素子は、上記第１不揮発性記憶素子の一部の記憶素子と上記第２不揮発性記憶素子の一部の記憶素子とを含み、
   上記制御回路は上記ＣＰＵの出力するアドレス情報と前記ラッチ手段に格納された上記情報とを比較し、一致しない場合は上記ＣＰＵの出力するアドレス情報に応じて上記第１アドレスデコーダと第２アドレスデコーダとが各々１のワード線と１のデータ線とを選択し、一致する場合は上記第１アドレスデコーダが選択する１のワード線又は第２アドレスデコーダが選択する１のビット線に代えて別の１のワード線又は別の１のデータ線を選択させる比較回路を含むことを特徴とする半導体基板に形成された半導体処理装置。

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