KR100617333B1

KR100617333B1 - 불휘발성 반도체 기억 장치

Info

Publication number: KR100617333B1
Application number: KR1020000009364A
Authority: KR
Inventors: 이치카와다카아키
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1999-09-17
Filing date: 2000-02-25
Publication date: 2006-08-30
Also published as: US6226199B1; EP1085521A1; TW536704B; JP2001084780A; EP1085521B1; JP3209733B2; KR20010029573A; DE60043485D1

Abstract

본 발명은 간단하고 용이한 회로 구성으로서, 보다 효과적인 보안 기능을 갖는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.

인증 데이터를 기억하는 OTP 영역(9)과, 패스워드를 기억하는 패스워드 영역(11)과, 어드레스 신호에 포함되는 패스워드와 패스워드 영역(11)에 기억된 패스워드가 일치하는지 여부를 판정하는 판정 회로(1)와, 판정 회로(1)에서의 판정 결과에 따라 OTP 영역(9)으로부터의 OTP 데이터의 판독을 제어하는 출력 제어 회로(12)를 구비한 불휘발성 반도체 기억 장치를 제공하는 것을 특징으로 한다.

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성을 나타낸 도면.

도 2는 OTP 모드에서의 동작을 설명하기 위한 타이밍 차트.

도 3은 도 1에 도시된 불휘발성 반도체 기억 장치의 Y 게이트와 패스워드 영역 및 OTP 영역의 회로 구성을 나타낸 도면.

도 4는 도 1에 도시된 판정 회로의 구성을 나타낸 도면.

도 5는 도 1에 도시된 출력 제어 회로의 구성을 나타낸 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

1: 판정 회로

3: X 디코더

4: Y 디코더

5, 6: Y 게이트

7: 메인 메모리 영역

9: OTP(One Time Program or Protect) 영역

10: 디코더

11: 패스워드 영역

12: 출력 제어 회로

13∼15, 17: 배타적 NOR 회로

16: AND 회로

20: 랜덤 데이터 발생 회로

MC: 메모리 셀

SW1, SW2: 스위칭 소자

INV: 반전 회로

본 발명은 반도체 기억 장치에 관한 것으로, 더욱 상세하게는 보안 기능을 갖는 불휘발성 반도체 기억 장치에 관한 것이다.

종래의 보안 기능을 갖는 불휘발성 반도체 기억 장치는 패스워드 및 ID 번호 등을 기억해 두는 OTP(One Time Program or Protect) 영역을 가지며, 거기에 프로그램된 데이터가 반영구적으로 재기록되지 않도록 되어 있다. 이것에 의해, 미리 OTP 영역에 프로그램된 데이터가 부정 사용자에 의해 다른 디바이스의 정보에 재기록되는 등의 부정 복사가 방지되고 있다.

그러나, 이 영역에의 액세스에 있어서는 재기록만 불가능하고, 판독 동작은 모든 사용자에 대해서 가능하다. 따라서, 이 영역에 설정한 데이터는 부정 사용자에게도 판독될 수 있기 때문에, 보안상 큰 문제를 가지고 있다.

그래서, 사용자에 의한 상기 부정 복사 등을 방지하기 위해서는 상기 OTP 영역에서의 데이터 판독이 불가능하게 하는 것이 가장 효과적이라고 생각되지만, 일반적으로는 데이터의 판독 금지 방법으로서 패스워드를 이용한 방식이 제안되고 있다. 이 방식은 사용자가 원하는 데이터로 액세스하기 전에 패스워드를 입력하면, 그 패스워드가 정확한 지의 여부가 장치 내부에서 판단되고, 패스워드가 정확하지 않다고 판단되는 경우에는 액세스가 금지되며, 정확하다고 판단된 경우에는 액세스가 허가된다.

그러나, 상기 패스워드를 이용한 방식에 있어서의 문제점은 패스워드를 간단히 풀어 버리는 데 있다. 즉, 예컨대 8비트의 패스워드를 설정한 경우에는, 패스워드로서의 조합은 256가지 밖에 존재하지 않기 때문에, 모든 조합을 입력하여 정확한 패스워드를 쉽게 알 수 있다.

또한, 비트수를 늘여 보다 복잡한 패스워드를 설정하고자 하면, 회로 규모가 극단적으로 큰 반도체 기억 장치가 되어 버린다. 이와 같이, 종래의 보안 방법을 반도체 기억 장치에 적용하고자 하면, 패스워드를 복잡하게 할수록 회로 규모가 커지게 되는 트레이드 오프가 발생하는 문제가 있다.

본 발명은 전술한 문제를 해소하기 위해서 이루어진 것으로, OTP 영역을 갖는 불휘발성 반도체 기억 장치에 있어서, 소규모 회로 구성이면서 보다 효과적인 보안 기능을 갖은 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.

상기 목적은 인증 데이터를 기억하는 인증 데이터 기억부와, 패스워드를 기억하는 패스워드 기억부와, 어드레스 신호에 포함되는 패스워드와 패스워드 기억부에 기억된 패스워드가 일치하는지 여부를 판정하는 판정 회로와, 판정 회로에서의 판정 결과에 따라 인증 데이터 기억부로부터의 인증 데이터의 판독을 제어하는 출력 제어부를 구비한 불휘발성 반도체 기억 장치를 제공함으로써 달성된다. 이러한 수단에 따르면, 패스워드가 어드레스 신호의 일부로서 구성되기 때문에, 회로 규모의 증대를 초래하지 않고 불휘발성 반도체 기억 장치의 보안 기능을 향상시킬 수 있다.

여기서, 출력 제어부는 판정 회로에 의해 어드레스 신호에 포함되는 패스워드와 패스워드 기억부에 기억된 패스워드가 일치한다고 판정된 경우에는, 어드레스 신호에 포함되는 인증 데이터 기억부의 어드레스에 따라 판독된 인증 데이터를 출력하는 것이 가능하다.

또한, 패스워드 기억부는 인증 데이터 기억부와 컬럼 어드레스를 공유하는 것이 가능하다. 이러한 수단에 따르면, 인증 데이터 기억부에의 액세스와 패스워드의 판독을 효율적으로 병렬로 실행할 수 있다. 또한, 본 발명에 관한 불휘발성 반도체 기억 장치에 있어서는, 메인 메모리 영역을 더 구비하고, 인증 데이터 기억부는 메인 메모리 영역에 연달아 설치된 메모리 셀 어레이로 이루어질 수 있으며, 패스워드 기억부는 인증 데이터 기억부에 공급되는 컬럼 어드레스에 각각 대응한 복수의 패스워드를 기억하는 것이 가능하다.

또한, 어드레스 신호에 포함되는 패스워드는 어드레스 신호 중에서 인증 데이터 기억부에의 액세스시에 있어서는 아직 사용되지 않은 부분에 구성됨으로써, 어드레스 신호를 유효하게 활용할 수 있다. 또한, 적어도 패스워드 기억부와 인증 데이터 기억부는 동일한 메모리 셀 어레이 구성으로 이루어지고, 패스워드 기억부에 포함된 비트선은 판정 회로에 접속되며, 인증 데이터 기억부에 포함된 비트선은 출력 제어부에 접속되는 것이 가능하다.

또한, 인증 데이터 기억부에 불휘발성 반도체 기억 장치를 포함하는 시스템을 보호하기 위한 제2 패스워드가 기억됨으로써, 불휘발성 반도체 기억 장치에 있어서의 데이터의 판독/기록에 대하여 2중의 패스워드를 설정할 수 있다. 나아가서는, 출력 제어부는 판정 회로에 의해 어드레스 신호에 포함되는 패스워드와 패스워드 기억부에 기억된 패스워드가 일치하지 않는다고 판정된 경우에는, 더미 데이터를 출력하는 것이 가능하다.

여기서, 더미 데이터로서 출력 제어부로 공급하기 위해서 랜덤 데이터를 발생시키는 더미 데이터 생성 회로를 더 구비할 수 있다. 이러한 수단에 따르면, 입력된 패스워드의 정오(正誤)를 사용자에게 대하여 인식되기 어렵게 할 수 있다.

이하에 있어서, 통상 동작 모드와 인증 모드로서의 OTP 모드를 갖는 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치에 대해서 도면을 참조하면서 상세히 설명한다. 또, 도면 중 동일 부호는 동일 또는 상당 부분을 나타낸다.

도 1은 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성을 나타낸 도면이다. 도 1에 도시된 바와 같이, 이 불휘발성 반도체 기억 장치는 판정 회로(1), X 디코더(3), 디코더(10), Y 디코더(4), Y 게이트(5, 6), 메인 메모리 영역(7), OTP 영역(9), 패스워드 영역(11), 출력 제어 회로(12) 및 랜덤 데이터 발생 회로(20)를 구비한다.

여기서, X 디코더(3)에는 X 어드레스(A0∼An+m)가 입력되고, 디코더(10)에는 OTP 제어 신호가 입력되며, Y 디코더(4)에는 Y 어드레스가 입력된다. 또한, Y 게이트(5, 6)는 Y 디코더(4)에 접속되고, 메인 메모리 영역(7)은 X 디코더(3) 및 Y 게이트(6)에 접속된다. 또한, OTP 영역(9)은 X 디코더(3)에 접속되는 동시에 메인 메모리 영역(7)에 연달아 설치되어 패스워드나 ID 번호 등의 OTP 데이터를 기억하고, 패스워드 영역(11)은 디코더(10)에 접속되는 동시에 Y 게이트(5)에 연달아 설치되어 패스워드를 기억한다. 또한, 출력 제어 회로(12)는 판정 회로(1)에 접속되어 Y 게이트(6)에 연달아 설치되는 동시에 OTP 제어 신호가 공급된다. 그리고, 랜덤 데이터 발생 회로(20)는 랜덤 데이터를 발생시켜 출력 제어 회로(12)로 공급한다.

또, OTP 영역(9)에 있어서는, 기억된 OTP 데이터의 재기록이 금지된다.

도 1에 도시된 상기 불휘발성 반도체 기억 장치의 동작의 개략에 대해서 도 2의 타이밍 차트를 참조하면서 다음과 같이 설명하기로 한다.

우선, 도 2의 (a)에 도시된 바와 같이, OTP 제어 신호가 로우(L) 레벨일 때에는 통상 동작 모드로 동작하고, X 어드레스(A0∼An+m) 및 Y 어드레스에 의해 지정된 메인 메모리 영역(7)내의 메모리 셀(도시하지 않음)에 대하여 원하는 데이터를 판독 또는 기록할 수 있다.

다음에, 도 2의 (a)에 도시된 바와 같이, 공급되는 외부 커맨드 등에 의해 OTP 제어 신호가 로우 레벨에서 하이 레벨이 되면, 불휘발성 반도체 기억 장치는 사용자가 입력한 패스워드가 미리 기억된 패스워드와 일치하는지 여부를 인증하는 OTP 모드로 들어간다. 그리고 이 때, 도 2의 (b), (c)에 도시된 바와 같이, 어드레스 신호(X 어드레스: A0∼An) 및 Y 어드레스로 이루어지는 OTP 어드레스와, 어드레스 신호(X 어드레스: An+1∼An+m)로 이루어지는 패스워드가 동시에 입력된다.

여기서, 도 1에 도시된 바와 같이, 어드레스 신호(A0∼An)는 X 디코더(3)에 공급되고, Y 어드레스는 Y 디코더(4)에 공급된다. 또한, 어드레스 신호(X 어드레스: An+1∼An+m)로 이루어지는 패스워드는 판정 회로(1)에 공급된다.

또, 어드레스 신호(X 어드레스: An+1∼An+m)는 통상 동작 모드에서는 메인 메모리 영역(7) 내의 메모리 블록 및 로우 어드레스를 지정하는 것이지만, OTP 영역(9)의 기억 용량이 메인 메모리 영역에 비하여 극단적으로 작기 때문에, OTP 영역(9)에의 액세스시에는 아직 사용되지 않는다. 따라서, 본 실시 형태에 관한 불휘발성 반도체 기억 장치에 있어서는, 상기한 바와 같이 OTP 영역(9)에의 액세스시에 아직 사용되지 않는 어드레스 신호(X 어드레스: An+1∼An+m)가 외부로부터 패스워드를 입력하기 위해서 사용되고 있다.

또한, 어드레스 신호(X 어드레스: A0∼An) 및 Y 어드레스는 통상 동작 모드에서는 각각 메인 메모리 영역(7) 내의 메모리 셀을 지정하는 로우 어드레스 및 컬럼 어드레스로서 사용되지만, OTP 모드에서는 OTP 영역(9) 내의 메모리 셀을 선택하기 위해 사용된다. 여기서, 상기 Y 어드레스는 OTP 모드에서, 패스워드 영역(11)으로부터 판독 데이터를 선택하기 위한 컬럼 어드레스로서도 사용된다.

그리고, 판정 회로(1)에 있어서 Y 게이트(5)로부터 판독된 패스워드와 외부로부터 패스워드로서 입력된 어드레스 신호(X 어드레스: An+1∼An+m)가 비교되어 외부로부터 입력된 패스워드가 바른 경우에는 판정 회로(1)에서 출력 제어 회로(12)로 하이 레벨의 출력 제어 신호가 공급된다. 이 때, 출력 제어 회로(12)는 도 2의 (d)에 도시된 바와 같이, OTP 영역(9)으로부터 판독된 OTP 데이터를 출력한다.

한편, 출력 제어 회로(12)는 외부로부터 입력된 패스워드가 틀리기 때문에 판정 회로(1)로부터 로우 레벨의 출력 제어 신호가 공급된 경우에는, 도 2의 (d)에 도시된 바와 같이, 랜덤 데이터 발생 회로(20)에서 생성된 랜덤 데이터를 더미 데이터로서 출력한다.

도 3은 도 1에 도시된 불휘발성 반도체 기억 장치의 Y 게이트(5, 6)와 패스워드 영역(11) 및 OTP 영역(9)의 회로 구성을 나타낸 도면이다. 또, 이 도면에 있어서는 편의상 메인 메모리 영역(7)이 생략되어 있다.

도 3에 도시된 바와 같이, Y 게이트(5, 6)는 각각 병렬 접속된 (n+1)개의 트랜지스터(Tr)를 m조 포함하고, 각 조에서 병렬 접속된 (n+1)개의 트랜지스터(Tr)의 게이트에는 모두 (n+1)비트의 컬럼 어드레스(Y 어드레스: yd0∼ydn)가 공급된다. 즉, 패스워드 영역(11)과 OTP 영역(9)에 있어서의 데이터의 판독/기록시에 컬럼 어드레스가 공유된다.

또한, 상기와 같은 구성을 가짐으로써, Y 게이트(5)로부터 판정 회로(1)로는 후술하는 m 비트의 패스워드(Q0∼Qm-1)가 출력되고, Y 게이트(6)로부터는 출력 제어 회로(12)로 후술하는 m 비트의 데이터(D0∼Dm-1)가 출력된다.

또한, 패스워드 영역(11)은 이하의 OTP 영역(9)과 동일한 구성의 메모리 셀 어레이로 이루어지는 것으로, Y 게이트(5)에 포함된 각 트랜지스터(Tr)와 접지 노드 사이에 접속되어 게이트가 워드선(WL_PASS)에 접속된 불휘발성 메모리 셀(MC)을 포함한다. 따라서, 패스워드 영역(11)에 포함된 비트선(BLP)은 Y 디코더(5)를 통해 판정 회로(1)에 접속된다.

또한, OTP 영역(9)은 Y 게이트(6)에 포함된 각 트랜지스터(Tr)와 접지 노드 사이에 접속되고, 게이트가 워드선(WL_OTP0∼WL_OTPx) 중 어느 하나에 접속된 불휘발성 메모리 셀(MC)을 포함한다. 따라서, 도 3에 도시된 바와 같이, 불휘발성 메모리 셀(MC)이 접속된 비트선(BL)은 Y 게이트(6)를 통해 출력 제어 회로(12)에 접속된다.

도 4는 도 1에 도시된 판정 회로(1)의 구성을 나타낸 도면이다. 도 4에 도시된 바와 같이, 판정 회로(1)는 X 어드레스(An+1∼An+m) 중 어느 1비트의 신호와, Y 게이트(5)로부터 출력된 패스워드(Q0∼Qm-1) 중 대응하는 비트 신호를 입력하는 배타적 NOR 회로(13∼15)와, 배타적 NOR 회로(13∼15)로부터 출력된 신호 및 후술하는 OTP 제어 신호를 입력하고, 출력 제어 신호를 출력하는 AND 회로(16)를 포함한다.

도 5는 도 1에 도시된 출력 제어 회로(12)의 구성을 도시한 도면이다. 도 5에 도시된 바와 같이, 출력 제어 회로(12)는 판정 회로(1)로부터 공급된 출력 제어 신호와 OTP 제어 신호를 입력하는 배타적 NOR 회로(17)와, 출력 노드(Nout)와, 출력 노드(Nout)와 Y 게이트(6) 사이에 접속되어 배타적 NOR 회로(17)로부터 출력된 신호에 따라 온/오프가 제어되는 스위칭 소자(SW1)와, 배타적 NOR 회로(17)로부터 공급된 신호를 반전시키는 반전 회로(INV)와, 랜덤 데이터 발생 회로(20)와 출력 노드(Nout) 사이에 접속되어 반전 회로(INV)로부터 공급된 신호에 따라 온/오프가 제어되는 스위칭 소자(SW2)를 포함한다. 또, 상기 스위칭 소자(SW1, SW2)는 모두 하이 레벨의 신호가 공급됨으로써 온되고, 로우 레벨의 신호가 공급됨으로써 오프된다.

이하에 있어서, 본 발명의 실시 형태에 관한 상기 불휘발성 반도체 기억 장치의 동작을 상세히 설명한다.

우선, 통상 동작 모드에서는, 상기한 바와 같이 X 어드레스(A0∼An+m) 및 Y 어드레스에 의해 지정된 메인 메모리 영역(7) 내의 메모리 셀(도시하지 않음)에 대해서 원하는 데이터를 판독 또는 기록할 수 있다.

그리고, 이 통상 동작 모드에서는 OTP 제어 신호가 로우 레벨이 되기 때문에, 도 4에 도시된 AND 회로(16)로부터 출력되는 출력 제어 신호도 로우 레벨이 된다. 따라서, 도 5에 도시된 배타적 OR 회로(17)의 출력 신호는 통상 동작 모드에 있어서 하이(H) 레벨이 되기 때문에 스위칭 소자(SW1)는 항상 온 상태가 되고, Y 게이트(6)에서 선택된 데이터(D0∼Dm-1)가 출력 노드(Nout)로부터 출력된다. 또, 이 때 스위칭 소자(SW2)는 항상 오프 상태가 된다.

다음에, 도 4에 도시된 바와 같이 AND 회로(16)로 OTP 제어 신호가 공급되기 때문에, OTP 제어 신호가 로우 레벨에서 하이 레벨이 되는 OTP 모드에서는 판정 회로(1)가 인에이블 상태로 된다. 또한, 이 때 패스워드 영역(11)에 포함된 워드선(WL_PASS)은 데이터의 판독이 가능한 레벨까지 승압된다.

그리고, 이 모드로 들어 간 후에는 어드레스 신호(X 어드레스: A0∼An) 및 Y 어드레스로 이루어지는 OTP 어드레스와, 어드레스 신호(X 어드레스: An+1∼An+m)로 이루어지는 패스워드가 동시에 입력된다. 여기서, 어드레스 신호(A0∼An)는 X 디코더(3)에 공급되고, Y 어드레스는 Y 디코더(4)에 공급된다. 또한, 어드레스 신호(X 어드레스: An+1∼An+m)로 이루어지는 패스워드는 판정 회로(1)에 공급된다.

여기서, 상기 Y 어드레스는 OTP 모드에 있어서 패스워드 영역(11)으로부터 판독하는 데이터를 선택하기 위한 컬럼 어드레스로서도 사용되기 때문에, 예컨대 도 3에 있어서, 신호(yd1)가 하이 레벨이 되어 OTP 영역(9)내의 메모리 셀(MC1)이 선택되면, 패스워드 영역(11) 내에서 동렬로 배치된 메모리 셀(MC1)도 동시에 선택되게 된다. 이와 같이 하여, OTP 영역(9)으로부터는 m 비트의 데이터(D0∼Dm-1)가 OTP 데이터로서 출력 제어 회로(12)로 출력되고, 패스워드 영역(11)으로부터는 m 비트의 패스워드(Q0∼Qm-1)가 판정 회로(1)로 판독된다.

또, 패스워드 영역(11)에 포함된 불휘발성 메모리 셀(MC)은 외부로부터 공급되는 컬럼 어드레스마다 대응하는 패스워드를 미리 기억하기 때문에, 칩 면적의 증대를 초래하지 않고 대량의 패스워드 데이터가 저장된다.

그리고, 도 4에 도시된 판정 회로(1)에 있어서, 상기한 바와 같이 패스워드 영역(11)으로부터 판독된 m 비트의 패스워드(Q0∼Qm-1)와, 외부로부터 패스워드로서 입력된 어드레스 신호(X 어드레스: An+1∼An+m)가 비교된다.

여기서, 도 4에 도시된 바와 같이, 모두 m 비트로 이루어지는 패스워드(Q0∼Qm-1)와 어드레스 신호(X 어드레스: An+1∼An+m)는 배타적 NOR 회로(13∼15)에 있어서, 대응하는 비트마다 데이터가 일치하는지 여부가 판정되고, 모든 비트의 데이터가 각각 일치했을 때만 AND 회로(16)로부터 하이 레벨의 출력 제어 신호가 출력 제어 회로(12)로 공급된다.

그리고, 출력 제어 회로(12)는 외부로부터 입력된 패스워드가 바르기 때문에 판정 회로(1)로부터 하이 레벨의 출력 제어 신호가 공급된 경우에는, 도 5에 도시된 배타적 NOR 회로(17)의 출력 신호가 하이 레벨이 되어 스위칭 소자(SW1)가 온하기 때문에, 도 2의 (d)에 도시된 바와 같이, OTP 영역(9)으로부터 판독된 데이터(D0∼Dm-1)를 출력한다.

한편, 외부로부터 입력된 패스워드가 틀렸기 때문에 판정 회로(1)로부터 로우 레벨의 출력 제어 신호가 공급된 경우에는, 도 5에 도시된 배타적 NOR 회로(17)의 출력 신호가 로우 레벨이 되어 스위칭 소자(SW1)가 오프하는 동시에 스위칭 소자(SW2)가 온하기 때문에, 도 2의 (d)에 도시된 바와 같이, OTP 영역(9)으로부터 판독된 정규 데이터(D0∼Dm-1)와는 달리 랜덤 데이터 발생 회로(20)에서 생성된 랜덤 데이터를 더미 데이터로서 출력한다.

이상에 있어서, 상기 불휘발성 반도체 기억 장치를 포함하는 시스템에 대한 부정 액세스를 방지하기 위해 다음과 같은 구성을 취할 수 있다.

즉, 불휘발성 반도체 기억 장치를 부정 액세스로부터 보호하기 위한 패스워드를 패스워드 영역(11)에 기억시켜 두는 것에 덧붙여 OTP 영역(9)에 상기 시스템을 부정 액세스로부터 보호하기 위한 제2 패스워드를 기억시켜 놓는다. 이러한 시스템에 있어서는, 우선 사용자는 입력하는 패스워드를 불휘발성 반도체 기억 장치의 패스워드 영역(11)에 기억되어 있는 패스워드와 일치시킬 필요가 있다. 그리고, 사용자가 입력한 패스워드와 패스워드 영역(11)에 기억되어 있는 패스워드가 일치하면, OTP 영역(9)에 기억되어 있는 제2 패스워드가 불휘발성 반도체 기억 장치로부터 그 시스템 내로 출력된다.

여기서, 사용자는 또한 상기 제2 패스워드와 일치하는 패스워드를 그 시스템으로 입력해야 하고, 입력한 패스워드와 제2 패스워드가 일치한 경우에 처음으로 상기 시스템에 대한 액세스가 허가되게 된다.

따라서, 이상과 같은 구성에 따르면, 불휘발성 반도체 기억 장치를 포함하는 시스템에 2중의 패스워드를 설정할 수 있다.

이상으로부터 본 실시 형태에 관한 불휘발성 반도체 기억 장치에 따르면, OTP 모드에서 아직 사용되지 않는 어드레스 신호의 일부를 패스워드의 입력에 이용함으로써, 회로 규모를 증대시키지 않고 보안 기능을 향상시킬 수 있다. 그리고 나아가서는 외부로부터 입력된 패스워드가 틀리는 경우에 더미 데이터를 출력하기 때문에, 부정 사용자에게 있어서는 그 출력된 데이터의 정당성을 인식할 수 없다. 따라서, 스스로 입력한 패스워드의 정오 판단에 있어서의 곤란성을 증대시킬 수 있기 때문에, 본 실시 형태에 관한 불휘발성 반도체 기억 장치는 이러한 점에서도 보안 기능의 향상이 도모된다.

전술한 바와 같이, 본 발명에 따르면, 인증 데이터 기억부를 갖는 불휘발성 반도체 기억 장치에 있어서, 회로 규모를 증대시키지 않고 기능을 향상시킨 불휘발성 반도체 기억 장치를 제공할 수 있다.

또한, 어드레스 신호 중 인증 데이터 기억부에의 액세스시에는 사용되지 않는 부분을 패스워드 입력에 활용함으로써, 회로 구성을 복잡화하지 않고 보안 기능의 향상을 도모할 수 있다.

또한, 인증 데이터 기억부가 불휘발성 반도체 기억 장치를 포함하는 시스템을 보호하기 위한 제2 패스워드를 기억하는 것이라고 하면, 불휘발성 반도체 기억 장치에 있어서의 데이터의 판독/기록시에 2중의 패스워드를 설정할 수 있으므로, 상기 시스템의 보안 기능을 개선할 수 있다.

또한, 출력 제어부는 판정 회로에 있어서 패스워드 기억부로부터 판독된 패스워드와 어드레스 신호에 포함되는 패스워드가 일치하지 않는다고 판정된 경우에는 더미 데이터를 출력하는 것으로 하기 때문에, 입력된 패스워드의 정오(正誤)를 사용자에 대하여 인식되기 어렵게 할 수 있어 보안 기능을 더욱 향상시킬 수 있다.

Claims

인증 데이터를 기억하는 인증 데이터 기억부와;

패스워드를 기억하는 패스워드 기억부와;

어드레스 신호에 포함되는 패스워드와 상기 패스워드 기억부에 기억된 패스워드가 일치하는지 여부를 판정하는 판정 회로와;

판정 회로에서의 판정 결과에 따라 상기 인증 데이터 기억부로부터의 인증 데이터의 판독을 제어하는 출력 제어부를 구비한 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 출력 제어부는 상기 판정 회로에 의해 상기 어드레스 신호에 포함되는 패스워드와 상기 패스워드 기억부에 기억된 패스워드가 일치한다고 판정된 경우에는 상기 어드레스 신호에 포함되는 상기 인증 데이터 기억부의 어드레스에 따라 판독된 인증 데이터를 출력하는 것인 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 패스워드 기억부는 상기 인증 데이터 기억부와 컬럼 어드레스를 공유하는 것인 불휘발성 반도체 기억 장치.
제1항에 있어서, 메인 메모리 영역을 더 구비하고, 상기 인증 데이터 기억부는 상기 메인 메모리 영역에 연달아 설치된 메모리 셀 어레이로 이루어지는 것인 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 패스워드 기억부는 상기 인증 데이터 기억부에 공급되는 컬럼 어드레스에 각각 대응한 복수의 패스워드를 기억하는 것인 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 어드레스 신호에 포함되는 패스워드는 상기 어드레스 신호 중에서 상기 인증 데이터 기억부에의 액세스시에는 미사용되는 부분에 구성되는 것인 불휘발성 반도체 기억 장치.
제1항에 있어서, 적어도 상기 패스워드 기억부와 상기 인증 데이터 기억부는 동일한 메모리 셀 어레이 구성으로 이루어지고, 상기 패스워드 기억부에 포함된 비트선은 상기 판정 회로에 접속되며, 상기 인증 데이터 기억부에 포함된 비트선은 상기 출력 제어부에 접속된 것인 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 인증 데이터 기억부에 상기 불휘발성 반도체 기억 장치를 포함하는 시스템을 보호하기 위한 제2 패스워드가 기억된 것인 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 출력 제어부는 상기 판정 회로에 의해 상기 어드레스 신호에 포함되는 패스워드와 상기 패스워드 기억부에 기억된 패스워드가 일치하지 않는다고 판정된 경우에는 더미 데이터를 출력하는 것인 불휘발성 반도체 기억 장치.
제9항에 있어서, 상기 더미 데이터로서 상기 출력 제어부로 공급하기 위해서 랜덤 데이터를 발생시키는 더미 데이터 생성 회로를 더 구비한 불휘발성 반도체 기억 장치.