JP2008226442A - 半導体記憶装置 - Google Patents
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Abstract
【課題】不揮発性メモリのデータ保護状態を迅速に変更可能で、且つ、十分なセキュリティ強度を有した半導体記憶装置を提供すること。
【解決手段】揮発性の保護状態指定部により、不揮発性メモリのデータ保護/非保護状態を指定し、不揮発性の初期状態記憶部により、保護状態指定部の状態を記憶する。更に、揮発性の保護状態固定部により、保護状態指定部の固定/非固定状態を設定し、不揮発性のパスワードモード用記憶部および不揮発性のノンパスワードモード用記憶部により、保護状態固定部の初期状態を決定する。パスワードモード用記憶部で決定したパスワードモードの場合、保護状態固定部の設定を変更するにはパスワードによる認証が必要となる。
【選択図】図3
【解決手段】揮発性の保護状態指定部により、不揮発性メモリのデータ保護/非保護状態を指定し、不揮発性の初期状態記憶部により、保護状態指定部の状態を記憶する。更に、揮発性の保護状態固定部により、保護状態指定部の固定/非固定状態を設定し、不揮発性のパスワードモード用記憶部および不揮発性のノンパスワードモード用記憶部により、保護状態固定部の初期状態を決定する。パスワードモード用記憶部で決定したパスワードモードの場合、保護状態固定部の設定を変更するにはパスワードによる認証が必要となる。
【選択図】図3
Description
本発明は半導体記憶装置に関し、特に、不揮発性半導体メモリに記憶されたデータの保護機能を有する半導体記憶装置に関する。
フラッシュメモリのように、電気的に書き換えや消去が可能な不揮発性メモリを有する半導体記憶装置では、EEPROM(Electrically Erasable Programmable Read−Only Memory)などの不揮発性半導体メモリ(以下不揮発性メモリと呼ぶ)に記憶されたデータを保護する機能を有するものがある(例えば、特許文献1参照)。誤操作による書き込みや消去により、重要なデータを消してしまわぬためである。
従来のデータ保護機能を有する半導体記憶装置を大別すると、以下の2つに分かれる。
1つ目が、不揮発性メモリの保護状態を指定する1ビットの不揮発性の記憶部(以下、不揮発性ビットと呼ぶ)を設けたものである。
1つ目が、不揮発性メモリの保護状態を指定する1ビットの不揮発性の記憶部(以下、不揮発性ビットと呼ぶ)を設けたものである。
図10は、不揮発性ビットを用いたデータ保護について説明する概念図である。
ここでは、4セクタ(セクタは消去単位とする)からなる不揮発性メモリ100aのデータ保護について示している。
ここでは、4セクタ(セクタは消去単位とする)からなる不揮発性メモリ100aのデータ保護について示している。
図のように、セクタ0、1、2、3ごとに、そのセクタ0〜3のデータの保護状態を指定する不揮発性ビットNBa0、NBa1、NBa2、NBa3を設けている。
この不揮発性ビットNBa0〜NBa3において、書き込み状態(“1”)の場合、その不揮発性ビットNBa0〜NBa3で指定したセクタのデータを保護し、消去状態(“0”)の場合は、セクタは非保護とする。
この不揮発性ビットNBa0〜NBa3への書き込みはビット単位で行われ、消去は一括で行われる。
図11は、不揮発性ビットにより保護されたセクタにデータを書き込む際の、従来の処理の流れを示すフローチャートである。
図11は、不揮発性ビットにより保護されたセクタにデータを書き込む際の、従来の処理の流れを示すフローチャートである。
例えば、図10の不揮発性メモリ100aにおいて保護されているセクタ0にデータを書き込む場合は、まずセクタ0の保護を解除する必要がある。この際、最初に、セクタ0〜3の保護状態を指定する不揮発性ビットNBa0〜NBa3の情報を一旦RAM(Random Access Memory)に書き込む(S10)。次に、書き込み状態でない不揮発性ビットNBa1、NBa2、NBa3が、過消去される現象を防止するためにプリプログラムを行う(S11)。その後、不揮発性ビットNBa0〜NBa3を一括消去する(S12)。これにより、セクタ0の保護が解除されるので、セクタ0へデータの書き込みを行う(S13)。次に、再びセクタ0を保護するため、書き込みが完了すると、RAMへ保存していた不揮発性ビットNBa0〜NBa3の情報を読み出し(S14)、セクタ0の不揮発性ビットNBa0を再び書き込み、セクタ0を保護し(S15)、処理を終了する。
上記の処理において、ステップS11の処理では、150〔μs〕×ビット数程度のタイムアウトが生じる。また、ステップS12の処理では、1.5ms程度のタイムアウトが生じ、ステップS13のデータ書き込み処理を開始するまで、msオーダーの待ち時間が生じる。また、ステップS15の処理でも150〔μs〕程度のタイムアウトが生じる。
このため、データ保護のための不揮発性ビットは、ユーザ側システム基板に実装される以前に、一度だけ保護状態を設定され、主に、まず書き換えることのないブートコードを保護するのに用いられることが多い。
2つ目が1ビットの揮発性の保護状態指定部(以下揮発性ビットと呼ぶ)によりセクタの保護状態を決定する方法である。
図12は、揮発性ビットを用いたデータ保護について説明する概念図である。
図12は、揮発性ビットを用いたデータ保護について説明する概念図である。
ここでは、4セクタ(セクタは消去単位とする)からなる不揮発性メモリ100bのデータ保護について示している。
図のように、セクタ0、1、2、3ごとに、そのセクタ0〜3のデータの保護状態を指定する揮発性ビットVBa0、VBa1、VBa2、VBa3を設けている。
図のように、セクタ0、1、2、3ごとに、そのセクタ0〜3のデータの保護状態を指定する揮発性ビットVBa0、VBa1、VBa2、VBa3を設けている。
この揮発性ビットVBa0〜VBa3において、書き込み状態(“1”)の場合、その揮発性ビットVBa0〜VBa3で指定したセクタのデータは保護され、消去状態(“0”)の場合は、セクタは非保護となる。
この揮発性ビットVBa0〜VBa3への書き込み及び消去はビット単位で行われる。また、電源オフになると、セクタの保護状態を示す情報は失われる。揮発性ビットVBa0〜VBa3を用いると、書き込みが待ち時間なく行え、頻繁な保護状態の変更に対応可能である。
また、上記のような、データ保護状態の書き換えを、パスワードを用いて制限する半導体記憶装置がある。
図13は、パスワードを用いてデータ保護状態を変更する、従来の半導体記憶装置の概略を示した概念図である。
図13は、パスワードを用いてデータ保護状態を変更する、従来の半導体記憶装置の概略を示した概念図である。
ここでも、4セクタからなる不揮発性メモリ100cのデータ保護について示している。
この半導体記憶装置では、セクタ0、1、2、3ごとに、揮発性ビットVBb0、VBb1、VBb2、VBb3と、不揮発性ビットNBb0、NBb1、NBb2、NBb3を設け、OR回路200、201、202、203で、両者の論理和を取り保護状態を決定している。
この半導体記憶装置では、セクタ0、1、2、3ごとに、揮発性ビットVBb0、VBb1、VBb2、VBb3と、不揮発性ビットNBb0、NBb1、NBb2、NBb3を設け、OR回路200、201、202、203で、両者の論理和を取り保護状態を決定している。
さらに、不揮発性ビットNBb0〜NBb3の状態を固定するセキュリティ用の揮発性ビットVBSaと、この揮発性ビットVBSaの初期状態を決定する2つのセキュリティ用の不揮発性ビットNBSPa(パスワードモード)、NBSNa(ノンパスワードモード)を有する。不揮発性ビットNBSPaが書き込み状態の場合は、パスワードモードにセットされ、セキュリティ用の揮発性ビットVBSaは書き込み状態となり、これを消去するためにはパスワードが必要となる。一方、不揮発性ビットNBSNaが書き込み状態の場合は、揮発性ビットVBSaは、電源投入時の初期状態では消去状態(“0”)となり、パスワード入力無しで、書き込み、消去が可能になる。
しかし、上記のように、データ保護のために不揮発性ビットを用いる場合は、特性上、消去に時間を要し、またダイサイズペナルティからある特定の単位で一括消去される。したがって保護機能を頻繁に書き換える必要がある場合には適さないという問題があった。
一方、揮発性ビットを用いる場合は、保護状態の変更はリアルタイムで行なうことができる反面、電源オフの際に初期状態に戻ってしまう。このため、データ保護の強度が低く、第3者により不正に不揮発性メモリのデータが書き換えられる危険性があるという問題があった。
また、従来のセキュリティ用のビットを用いた半導体記憶装置の場合、データ保護用の不揮発性ビットの状態を固定するためセキュリティ強度は高いが、システム上の頻繁な保護状態の変更が困難であるという問題があった。
本発明はこのような点に鑑みてなされたものであり、不揮発性メモリのデータ保護状態を迅速に変更可能で、且つ、十分なセキュリティ強度を有した半導体記憶装置を提供することを目的とする。
本発明では上記課題を解決するために、不揮発性メモリに記憶されたデータの保護機能を有する半導体記憶装置において、不揮発性メモリのデータ保護/非保護状態を指定する揮発性の保護状態指定部と、保護状態指定部の状態を記憶する不揮発性の初期状態記憶部と、保護状態指定部の固定/非固定状態を設定する揮発性の保護状態固定部と、保護状態固定部の初期状態を決定する不揮発性のパスワードモード用記憶部および不揮発性のノンパスワードモード用記憶部とを有し、パスワードモード用記憶部で決定したパスワードモードの場合、保護状態固定部の設定を変更するにはパスワードによる認証が必要であることを特徴とする半導体記憶装置が提供される。
上記の構成によれば、揮発性の保護状態指定部により、不揮発性メモリのデータ保護/非保護状態を指定し、不揮発性の初期状態記憶部により、保護状態指定部の状態を記憶する。更に、揮発性の保護状態固定部により、保護状態指定部の固定/非固定状態を設定し、不揮発性のパスワードモード用記憶部および不揮発性のノンパスワードモード用記憶部により、保護状態固定部の初期状態を決定する。パスワードモード用記憶部で決定したパスワードモードの場合、保護状態固定部の設定を変更するにはパスワードによる認証が必要となる。
以上説明したように本発明では、揮発性ビットにより、不揮発性メモリのデータの保護状態を制御し、不揮発性ビットで揮発性ビットの初期状態を決定するので、保護状態の変更が迅速に行える。さらに、電源オン、オフ時にも領域別に保護状態を保持可能で、十分なセキュリティ強度を確保することが可能になる。
以下本発明の実施の形態を図面を参照して説明する。
図1は、本発明の実施の形態の半導体記憶装置の原理を説明する概念図である。
図1は、本発明の実施の形態の半導体記憶装置の原理を説明する概念図である。
本発明の実施の形態の半導体記憶装置は、不揮発性メモリ10のデータ保護状態を制御する1ビットの揮発性の保護状態指定部(以下揮発性ビットと呼ぶ)VB0、VB1、VB2、VB3、…、VBnと、保護状態指定部VB0、VB1、VB2、VB3、…、VBnの初期状態を制御する不揮発性の初期状態記憶部(以下不揮発性ビットと呼ぶ)NB0、NB1、NB2、NB3、…、NBnと、を有する。
図のように、不揮発性メモリ10のセクタ(セクタは消去単位とする)0、1、2、3、…、nごとに揮発性ビットVB0〜VBnが設けられ、セクタ0〜nのデータ保護状態を指定する。また、本実施の形態では、揮発性ビットVB0〜VBnの初期状態を決定する不揮発性ビットNB0〜NBnも揮発性ビットVB0〜VBnに対応して同数設けられる。
初期状態(電源投入時や、ハードウェアリセット時)において、不揮発性ビットNB0〜NBnの状態が揮発性ビットVB0〜VBnに書き込まれる。これにより、不揮発性メモリ10のデータ保護状態が決まる。すなわち、揮発性ビットVB0〜VBnにおいて、書き込み状態(“1”)でセクタ0〜nの保護、消去状態(“0”)でセクタ0〜nの非保護となる。
図2は、保護されたセクタにデータを書き込む際の処理の流れを示すフローチャートである。
例えば、図1の不揮発性メモリ10において保護されているセクタ0にデータを書き込む場合、セクタ0の保護を解除するために、書き込み状態にある揮発性ビットVB0を消去状態にする(S1)。その後、書き込み可能となったセクタ0にデータを書き込む(S2)。最後に再びセクタ0を保護するために、揮発性ビットVB0を書き込み状態にする(S3)。
例えば、図1の不揮発性メモリ10において保護されているセクタ0にデータを書き込む場合、セクタ0の保護を解除するために、書き込み状態にある揮発性ビットVB0を消去状態にする(S1)。その後、書き込み可能となったセクタ0にデータを書き込む(S2)。最後に再びセクタ0を保護するために、揮発性ビットVB0を書き込み状態にする(S3)。
このようにセクタ0〜nの保護状態を変えるために、揮発性ビットVB0〜VBnを用いていることから、保護状態の変更を待ち時間なしに実行可能であり、頻繁な変更要求に迅速に対応することができる。また、不揮発性ビットNB0〜NBnを揮発性ビットVB0〜VBnそれぞれに設けていることから、揮発性ビットVB0〜VBnの状態をフレキシブルに設定することができ、電源のオンオフ時にも領域別に保護状態を保持することが可能で、十分なセキュリティ強度を確保できる。
次に、データ保護状態の書き換えを、パスワードを用いて制限する場合について説明する。
図3は、セキュリティ用のビットを用いた本発明の実施の形態の半導体記憶装置の概略を示した概念図である。
図3は、セキュリティ用のビットを用いた本発明の実施の形態の半導体記憶装置の概略を示した概念図である。
本発明の実施の形態の半導体記憶装置では、前述したセクタ0〜nの保護状態を指定する揮発性ビットVB0〜VBnの状態を固定(ロック)するか否かを設定する、セキュリティ用の揮発性ビットVBSを有する。さらに揮発性ビットVBSの初期状態を指定する、セキュリティ用の不揮発性ビットNBSP、NBSNを有する。ここで、不揮発性ビットNBSPはパスワードモード、不揮発性ビットNBSNはノンパスワードモード用のビットであり、どちらか一方が書き込み状態である場合は、他方は消去状態となり書き込みはできない。
なお、図3では、図1で示した揮発性ビットVB0〜VBnの初期状態を指定する不揮発性ビットNB0〜NBnの図示を省略している。
電源投入時などの初期状態では、不揮発性ビットNBSP、NBSNの状態により、セキュリティ用の揮発性ビットVBSの状態が決まる。例えば、不揮発性ビットNBSP、NBSNの両方とも消去状態であれは、揮発性ビットVBSも消去状態となり、非固定(アンロック)状態となる。これにより、不揮発性メモリ10の保護状態を指定する揮発性ビットVB0〜VBnの状態は、書き込み及び消去可能となる。
電源投入時などの初期状態では、不揮発性ビットNBSP、NBSNの状態により、セキュリティ用の揮発性ビットVBSの状態が決まる。例えば、不揮発性ビットNBSP、NBSNの両方とも消去状態であれは、揮発性ビットVBSも消去状態となり、非固定(アンロック)状態となる。これにより、不揮発性メモリ10の保護状態を指定する揮発性ビットVB0〜VBnの状態は、書き込み及び消去可能となる。
また、不揮発性ビットNBSPが書き込み状態の場合、初期状態では揮発性ビットVBSも書き込み状態となり、パスワードモードとなる。このとき、不揮発性メモリ10の保護状態を指定する揮発性ビットVB0〜VBnの状態はロックされ、書き込み及び消去が不可能な状態になる。ここで、正しいパスワードが入力された場合のみ、セキュリティ用の揮発性ビットVBSは消去され、揮発性ビットVB0〜VBnへの書き込み及び消去が可能になる。再びパスワードモードにする場合は、揮発性ビットVBSを書き込み状態にする。
また、不揮発性ビットNBSNが書き込み状態の場合、初期状態では揮発性ビットVBSは消去状態となり、ノンパスワードモードとなる。このとき不揮発性メモリ10の保護状態を指定する揮発性ビットVB0〜VBnは、書き込み及び消去が可能となる。揮発性ビットVBSは書き込み及び消去可能であり、書き込み状態にすることによって、揮発性ビットVB0〜VBnの状態がロック可能になる。
このように、パスワードモードが選択されている場合、不揮発性メモリ10の保護状態はロックされる。ロックを解除するためには、セキュリティ用の揮発性ビットVBSを消去する必要があるが、このときパスワードによる認証を必要とする。これにより、第3者による不正書き換えを防止することができる。
次に、本発明の実施の形態の詳細を説明する。
なお、以下では、フラッシュメモリを例にして、本発明の実施の形態の半導体記憶装置の詳細を説明する。
なお、以下では、フラッシュメモリを例にして、本発明の実施の形態の半導体記憶装置の詳細を説明する。
図4は、フラッシュメモリの構成の一部を示す図である。
ここでは、不揮発性メモリは4つの、バンク21a、21b、21c、21dにより構成されている場合について示している。
ここでは、不揮発性メモリは4つの、バンク21a、21b、21c、21dにより構成されている場合について示している。
各バンク21a、21b、21c、21dは、複数のセクタからなる。
以下バンク21cに注目して説明するが、他のバンク21a、21b、21dについても同様である。
以下バンク21cに注目して説明するが、他のバンク21a、21b、21dについても同様である。
バンク21cは、図1で示したような複数のセクタ0〜nからなる。さらに、セクタ0〜nごとのデータ保護状態を指定する揮発性ビットVB0〜VBnを有する。また、揮発性ビットVB0〜VBnの初期状態を指定する不揮発性ビットNBを有する。なお、図1では、揮発性ビットVB0〜VBnごとに不揮発性ビットNB0〜NBnを設けていたが、ここでは、1つのバンクで1つの不揮発性ビットNBを設けている。これにより、1つのバンクにおけるデータ保護状態の初期状態が不揮発性ビットNBの状態で一意に決定することができる。また、省スペース化にもなる。
さらにフラッシュメモリ20は、外部とのデータの入出力を行う入出力バッファ22と、外部アドレスを入力して内部に供給するアドレスバッファ/シーケンサ23と、外部から供給される制御信号とコマンド関連のデータをもとにコマンドを生成するコマンドデコーダ24と、生成されたコマンドやアドレス信号などに基づいて書き込みや、消去動作などを制御するステート制御部25と、書き込みや消去動作に必要な電圧を生成する書き込み/消去回路26と、セキュリティレベルに従ってデータ保護状態を指定するロック回路27と、データ保護状態のロックを解除するためのパスワードが格納されたパスワード格納部30と、を有する。
ロック回路27は、図3で説明したセキュリティ用の揮発性ビットVBS及び、不揮発性ビットNBSP、NBSNを有している。詳細は後述する。
まず、ロック回路27で指定されるデータ保護状態が非固定(アンロック)の場合(ロック信号がH(High)レベルの場合)について、フラッシュメモリ20におけるデータ保護動作を説明する。
まず、ロック回路27で指定されるデータ保護状態が非固定(アンロック)の場合(ロック信号がH(High)レベルの場合)について、フラッシュメモリ20におけるデータ保護動作を説明する。
なお、以下でも同様にバンク21cについてのデータ保護について説明するが、他のバンク21a、21b、21dについても同様である。
バンク21cにおいて、電源投入時などの初期状態では揮発性ビットVB0〜VBnの状態は、不揮発性ビットNBの状態で決まる。すなわち、不揮発性ビットNBが書き込み状態(“1”)の場合、揮発性ビットVB0〜VBnの状態も書き込み状態となる。その情報はステート制御部25に伝えられ、バンク21cへの書き込み及び消去コマンドが無視される。これにより、バンク21cを構成するセクタ0〜nは全て保護される。一方、不揮発性ビットNBが消去状態(“0”)の場合、初期状態では揮発性ビットVB0〜VBnの状態も消去状態となる。この場合、バンク21cを構成するセクタ0〜nは全て非保護となり、書き込み及び消去が可能となる。
バンク21cにおいて、電源投入時などの初期状態では揮発性ビットVB0〜VBnの状態は、不揮発性ビットNBの状態で決まる。すなわち、不揮発性ビットNBが書き込み状態(“1”)の場合、揮発性ビットVB0〜VBnの状態も書き込み状態となる。その情報はステート制御部25に伝えられ、バンク21cへの書き込み及び消去コマンドが無視される。これにより、バンク21cを構成するセクタ0〜nは全て保護される。一方、不揮発性ビットNBが消去状態(“0”)の場合、初期状態では揮発性ビットVB0〜VBnの状態も消去状態となる。この場合、バンク21cを構成するセクタ0〜nは全て非保護となり、書き込み及び消去が可能となる。
揮発性ビットVB0〜VBnは、外部からの命令に応じて書き換えることができる。このとき、アドレスバッファ/シーケンサ23で生成されるセクタアドレスに対応する、揮発性ビットVB0〜VBnの状態を書き換えることで、セクタ0〜nごとにデータ保護状態を変えることができる。なお、電源再投入時には、初期状態に戻る。
ロック回路27で指定されるデータ保護状態が固定(ロック)の場合(ロック信号がL(Low)レベルの場合)、揮発性ビットVB0〜VBnの状態が固定される。これにより、揮発性ビットVB0〜VBnの状態の書き換えができなくなる。ロックを解除するためには、外部からパスワードを入力し、ステート制御部25で、パスワード格納部30に格納された、例えば64bitのパスワードと一致するか認証しなければならない。ここで、一致した場合は、ロック回路27にその旨を伝え、揮発性ビットVB0〜VBnの保護状態の固定を解除(ロック信号をHレベルにする)させる。
次に、不揮発性ビットNBの詳細を説明する。
図5は、不揮発性ビットNBの回路図である。
不揮発性ビットNBは、不揮発性メモリセル40と、書き込みを許可するための書き込み許可信号(常にHレベル)、不揮発性ビットNBの書き込みの際に入力されるNB書き込み信号を入力するNAND回路41と、pチャネルMOS(Metal−Oxide−Semiconductor)トランジスタ(以下pMOSと呼ぶ)42、43と、nチャネルMOSトランジスタ(以下nMOSと呼ぶ)44、45と、インバータ46と、から構成される。
図5は、不揮発性ビットNBの回路図である。
不揮発性ビットNBは、不揮発性メモリセル40と、書き込みを許可するための書き込み許可信号(常にHレベル)、不揮発性ビットNBの書き込みの際に入力されるNB書き込み信号を入力するNAND回路41と、pチャネルMOS(Metal−Oxide−Semiconductor)トランジスタ(以下pMOSと呼ぶ)42、43と、nチャネルMOSトランジスタ(以下nMOSと呼ぶ)44、45と、インバータ46と、から構成される。
ここで、NAND回路41の出力はpMOS42のゲートに入力され、pMOS42の入出力端子(ドレインまたはソース)のうち、一方はプログラムを行う際の高電圧を供給する書き込み/消去回路26(ここでは図示を省略)と、他方は、不揮発性メモリセル40の一方の入出力端子及び、nMOS44の一方の入出力端子と接続されている。また不揮発性メモリセル40の他方の入出力端子は接地される。不揮発性メモリセル40の状態は、nMOS44のゲートに読み出し信号が入力された場合に、nMOS44の他方の入出力端子より取り出され、同じくゲートに読み出し信号を入力することで導通状態となるnMOS45と、インバータ46を介して、揮発性ビットVB0〜VBnへ出力される。なお、読み出し信号は、電源投入時などの初期状態に入力される信号である。
ここで、不揮発性メモリセル40が消去状態(“0”)の場合は、不揮発性メモリセル40は導通され、Lレベルとなり、読み出し信号が入力された場合、nMOS44、45を介して、インバータ46で反転され、Hレベルとなり出力される。
また、不揮発性メモリセル40が書き込み状態(“1”)の場合は、不揮発性メモリセル40は遮断状態となる。この場合、nMOS45のゲートに読み出し信号が入力されると、nMOS44、45の間に一方の入出力端子を接続したpMOS43の、他方の入出力端子に接続される電源VCCが、インバータ46でLレベルに反転されて出力される。
不揮発性ビットNBへの書き込みは、外部からのコマンド入力により、NB書き込み信号がHレベルになった場合、入力可能である。このときNAND回路41の出力はLレベルとなり、pMOS42は導通し、不揮発性メモリセル40に高電圧が印加され、電子が注入され、書き込み状態となる。
工場出荷時、不揮発性ビットNBは消去状態となっており、ユーザ側でバンクごとに、不揮発性ビットNBを書き込むことで、システムに応じて最適な揮発性ビットVB0〜VBnの初期状態を選択することが可能である。
なお、不揮発性ビットNBを、一度だけ書き込みが可能にし、一度書き込みした不揮発性ビットNBを消去することを禁止することで、セキュリティ強度を高めるようにしてもよい。
図6は、n番目のセクタを保護するデータ保護用の揮発性ビットVBの回路図である。
揮発性ビットVBnは、不揮発性ビットNBからの出力を入力して保持するラッチ回路を構成するインバータ50a、50bと、ラッチ回路の入力側と一方の入出力端子を接続し、セクタnの保護状態を変更するための保護状態変更信号をゲートに入力するnMOS51と、ラッチ回路の出力側と一方の入出力端子を接続し、保護状態変更信号を反転するインバータ52と、反転した保護状態変更信号をゲートに入力するnMOS53と、を有する。さらに、nMOS51、53の他方の入出力端子は共通に接続されており、n番目のセクタアドレスが入力されると導通するnMOS54の一方の入出力端子と接続される。nMOS54の他方の入出力端子は、ロック回路27からのロック信号がHレベル(アンロック状態)のとき導通状態となるnMOS55の一方の入出力端子と接続される。nMOS55の他方の入出力端子は接地されている。
揮発性ビットVBnは、不揮発性ビットNBからの出力を入力して保持するラッチ回路を構成するインバータ50a、50bと、ラッチ回路の入力側と一方の入出力端子を接続し、セクタnの保護状態を変更するための保護状態変更信号をゲートに入力するnMOS51と、ラッチ回路の出力側と一方の入出力端子を接続し、保護状態変更信号を反転するインバータ52と、反転した保護状態変更信号をゲートに入力するnMOS53と、を有する。さらに、nMOS51、53の他方の入出力端子は共通に接続されており、n番目のセクタアドレスが入力されると導通するnMOS54の一方の入出力端子と接続される。nMOS54の他方の入出力端子は、ロック回路27からのロック信号がHレベル(アンロック状態)のとき導通状態となるnMOS55の一方の入出力端子と接続される。nMOS55の他方の入出力端子は接地されている。
ラッチ回路の出力はインバータ50aから取り出され、nMOS56のゲートに入力される。ラッチ回路の出力は、Hレベルの場合は保護を示し、Lレベルの場合は非保護を示す。nMOS56の一方の入出力端子は、n番目のセクタアドレスがHレベルとなると導通するnMOS57の一方の入出力端子と接続され、nMOS57の他方の入出力端子から、n番目の揮発性ビットVBnの状態が出力される。ここでの出力は、Lレベルで保護を示し、Hレベルで非保護を示す。
次に動作を説明する。
電源投入時などの初期状態において、不揮発性ビットNBが読み出され、揮発性ビットVBnの初期状態が設定される。
電源投入時などの初期状態において、不揮発性ビットNBが読み出され、揮発性ビットVBnの初期状態が設定される。
n番目のセクタnの書き込みや、消去時にセクタnが選択されると(n番目のセクタアドレスがHレベル)、ラッチ回路の出力がHレベルであれば、揮発性ビットVBnの出力はLレベルとなる。ステート制御部25は、この信号を検出し、セクタnの書き込み及び消去命令を無視する。一方、ラッチ回路の出力がLレベルであれば、揮発性ビットVBnの出力はHレベルとなる。ステート制御部25は、この信号を検出し、セクタnへの書き込みまたは消去命令があれば、これを書き込み/消去回路26に通知し、書き込みまたは消去を実行する。
セクタnの保護状態を非保護から保護に変更する場合、ロック信号がHレベル(アンロック状態)であれば、保護状態変更信号をLレベルにすることで、ラッチ回路の出力をLレベルにし、非保護に変更することができる。
また、セクタnの保護状態を保護から非保護に変更する場合、ロック信号がHレベルであれば、保護状態変更信号をHレベルにすることで、ラッチ回路の出力をHレベルにし、保護に変更することができる。
もし、ロック信号がLレベルの場合は、保護状態変更信号は無効となり、揮発性ビットVBnの保護状態を変更することはできない。
このように、セクタのデータ保護状態を変更する揮発性ビットと、揮発性ビットの初期状態を決める不揮発性ビットを組み合わせたことで、保護状態の変更を待ち時間無しに実行可能であり、同時に電源オンオフ時にも領域別(上記ではバンクごと)に保護状態を保持可能となり、十分なセキュリティ強度を確保することができる。
このように、セクタのデータ保護状態を変更する揮発性ビットと、揮発性ビットの初期状態を決める不揮発性ビットを組み合わせたことで、保護状態の変更を待ち時間無しに実行可能であり、同時に電源オンオフ時にも領域別(上記ではバンクごと)に保護状態を保持可能となり、十分なセキュリティ強度を確保することができる。
次にロック回路27の詳細を説明する。
ロック回路27は、図3で示したセキュリティ用の揮発性ビットVBSと不揮発性ビットNBSP、NBSNとからなる。まず、不揮発性ビットNBSP、NBSNについて説明する。
ロック回路27は、図3で示したセキュリティ用の揮発性ビットVBSと不揮発性ビットNBSP、NBSNとからなる。まず、不揮発性ビットNBSP、NBSNについて説明する。
図7は、セキュリティ用の不揮発性ビットNBSP、NBSNの構成を示す図である。
セキュリティ用の不揮発性ビットは、ノンパスワードモード用の不揮発性ビットNBSNと、パスワードモード用の不揮発性ビットNBSPがあり、ノンパスワードモード用の不揮発性ビットNBSNの出力の書き込み許可信号がパスワードモード用の不揮発性ビットNBSPに入力され、不揮発性ビットNBSPの出力が、セキュリティ用の揮発性ビットVBSにロック信号として、不揮発性ビットNBSNに書き込み許可信号として再び入力されるように構成される。さらに、不揮発性ビットNBSP、NBSNは、前述した書き込み/消去回路26と接続されており、書き込みの際に高電圧が供給される。また、それぞれ、不揮発性ビットNBSN、NBSPへの書き込みの際にHレベルとなるNBSN書き込み信号及び、NBSP書き込み信号が入力される。
セキュリティ用の不揮発性ビットは、ノンパスワードモード用の不揮発性ビットNBSNと、パスワードモード用の不揮発性ビットNBSPがあり、ノンパスワードモード用の不揮発性ビットNBSNの出力の書き込み許可信号がパスワードモード用の不揮発性ビットNBSPに入力され、不揮発性ビットNBSPの出力が、セキュリティ用の揮発性ビットVBSにロック信号として、不揮発性ビットNBSNに書き込み許可信号として再び入力されるように構成される。さらに、不揮発性ビットNBSP、NBSNは、前述した書き込み/消去回路26と接続されており、書き込みの際に高電圧が供給される。また、それぞれ、不揮発性ビットNBSN、NBSPへの書き込みの際にHレベルとなるNBSN書き込み信号及び、NBSP書き込み信号が入力される。
なお、出荷時には、不揮発性ビットNBSN、NBSPはともに消去状態のため、書き込み許可信号はHレベルとなっているとして以下説明する。
不揮発性ビットNBSN、NBSPは同様の回路構成であるので、次に、不揮発性ビットNBSNの回路構成について説明する。
不揮発性ビットNBSN、NBSPは同様の回路構成であるので、次に、不揮発性ビットNBSNの回路構成について説明する。
図8は、不揮発性ビットNBSNの回路構成の例を示す回路図である。
不揮発性ビットNBSNは、不揮発性メモリセル60と、書き込み許可信号と、NBSN書き込み信号(パスワードモード用の不揮発性ビットNBSPの場合はNBSP書き込み信号)を入力するNAND回路61と、pMOS62、63と、nMOS64、65と、ラッチ回路構成するインバータ66a、66bと、から構成される。
不揮発性ビットNBSNは、不揮発性メモリセル60と、書き込み許可信号と、NBSN書き込み信号(パスワードモード用の不揮発性ビットNBSPの場合はNBSP書き込み信号)を入力するNAND回路61と、pMOS62、63と、nMOS64、65と、ラッチ回路構成するインバータ66a、66bと、から構成される。
ここで、NAND回路61の出力はpMOS62のゲートに入力され、pMOS62の入出力端子のうち、一方は書き込みを行う際の高電圧を供給する前述した書き込み/消去回路26と、他方は不揮発性メモリセル60の一方の入出力端子及び、nMOS64の一方の入出力端子と接続される。また不揮発性メモリセル60の他方の入出力端子は接地される。不揮発性メモリセル60の状態は、nMOS64のゲートに読み出し信号が入力された場合に、nMOS64の他方の入出力端子に取り出され、同じくゲートに読み出し信号を入力することで導通状態となるnMOS65とラッチ回路を介して、書き込み許可信号として(不揮発性ビットNBSPの場合は、さらにVBSロック信号として)出力される。なお、読み出し信号は、電源投入時などの初期状態に入力される信号である。
不揮発性ビットNBSN、NBSPの回路構成は、上記のように、図5で示した不揮発性ビットNBとほぼ同様である。動作についてもほぼ同様であるので詳細な説明は省略し、ここでは図7、8を用いて、ロック回路27の不揮発性ビットNBSN、NBSPの概略の動作について説明する。
出荷時は、不揮発性ビットNBSN、NBSPともに消去状態であるので、出力されるVBSロック信号はHレベルとなり、アンロック状態である。
ノンパスワードモードに設定する際は、外部からのコマンドにより、不揮発性ビットNBSNのNBSN書き込み信号をHレベルにする。これにより、不揮発性ビットNBSNが書き込み状態になる。すると、不揮発性ビットNBSNの出力はLレベルになり、不揮発性ビットNBSPの出力のVBSロック信号は、Hレベル(つまりアンロック状態)を保つ。
ノンパスワードモードに設定する際は、外部からのコマンドにより、不揮発性ビットNBSNのNBSN書き込み信号をHレベルにする。これにより、不揮発性ビットNBSNが書き込み状態になる。すると、不揮発性ビットNBSNの出力はLレベルになり、不揮発性ビットNBSPの出力のVBSロック信号は、Hレベル(つまりアンロック状態)を保つ。
一方、パスワードモードに設定する際は、外部からのコマンドにより、不揮発性ビットNBSPのNBSP書き込み信号をHレベルにする。これにより、不揮発性ビットNBSPが書き込み状態になる。すると、不揮発性ビットNBSPの出力のVBSロック信号は、Lレベル(つまりロック状態)となる。またこのとき、不揮発性ビットNBSNへ入力される書き込み許可信号はLレベルとなることから、不揮発性ビットNBSNは書き込みが禁止される。
このように、どちらか一方が書き込み状態にある場合は他方は消去状態に保たれている。
なお、不揮発性ビットNBSN、NBSPを、一度だけ書き込みが可能にし、一度書き込みした不揮発性ビットNBSN、NBSPを消去することを禁止することで、セキュリティ強度を高めるようにしてもよい。
なお、不揮発性ビットNBSN、NBSPを、一度だけ書き込みが可能にし、一度書き込みした不揮発性ビットNBSN、NBSPを消去することを禁止することで、セキュリティ強度を高めるようにしてもよい。
不揮発性ビットNBSPから出力されるVBSロック信号は、セキュリティ用の揮発性ビットVBSに入力される。
図9は、セキュリティ用の揮発性ビットVBSの回路構成例を示す図である。
図9は、セキュリティ用の揮発性ビットVBSの回路構成例を示す図である。
揮発性ビットVBSは、読み出し信号がゲートに入力されると導通し、不揮発性ビットNBSPよりVBSロック信号を入力するnMOS70と、nMOS70の他方の入出力端子とゲートを接続したnMOS71と、nMOS70の出力を反転するインバータ72と、反転された信号をゲートに入力するnMOS73を有する。nMOS71、73は一方の入出力端子を共通に、読み出し信号がゲートに入力されると導通されるnMOS74の、一方の入出力端子と接続している。
また、nMOS71の他方の入出力端子は、インバータ75aの入力端子、インバータ75bから構成されるラッチ回路の入力側と接続される。nMOS73の他方の入出力端子は、ラッチ回路の出力側と接続される。さらに、パスワード解除信号をゲートに入力するnMOS76の一方の入出力端子が、ラッチ回路の入力側へ、VBS書き込み信号とロック信号の論理積をとるAND回路77の出力をゲートに入力する、nMOS78の一方の入出力端子がラッチ回路の出力側へ接続される。なお、nMOS76、78の他方の入出力端子は接地されている。
揮発性ビットVBSの出力はインバータ75aの出力端子よりロック信号として出力される。
初期状態では読み出し信号がHレベルとなるので、不揮発性ビットNBSPからのVBSロック信号が入力される。VBSロック信号がHレベル(アンロック状態、ノンパスワードモード)の場合、揮発性ビットVBSにはHレベルがラッチされ、ロック信号もHレベルのアンロック状態になる。
初期状態では読み出し信号がHレベルとなるので、不揮発性ビットNBSPからのVBSロック信号が入力される。VBSロック信号がHレベル(アンロック状態、ノンパスワードモード)の場合、揮発性ビットVBSにはHレベルがラッチされ、ロック信号もHレベルのアンロック状態になる。
このとき、ロック状態に変更したい場合は、外部より入力されるコマンドで、VBS書き込み信号をHレベルにする。するとnMOS78はオン状態になるので、Lレベルがラッチされる。これによりロック信号はLレベルのロック状態となる。
一方、VBSロック信号がLレベル(パスワードモード)の場合、Lレベルがラッチされ、ロック状態となる。
このときアンロック状態に変更したい場合は、外部より入力されるコマンドにより、ユーザが入力したパスワードと、パスワード格納部30に予めユーザが設定していたパスワードとの照合が行われ、一致すればパスワード解除信号がHレベルとなる。すると、ラッチは反転しロック信号はHレベルに変更され、ロックが解除される。
このときアンロック状態に変更したい場合は、外部より入力されるコマンドにより、ユーザが入力したパスワードと、パスワード格納部30に予めユーザが設定していたパスワードとの照合が行われ、一致すればパスワード解除信号がHレベルとなる。すると、ラッチは反転しロック信号はHレベルに変更され、ロックが解除される。
このように、データ保護状態を固定するか否かを決定する揮発性ビットを設けたことで、2段階のセキュリティレベルを設けることができ、固定の場合はアンロックのためにパスワードによる認証を必要としたことで、セキュリティ強度を向上できる。
10 不揮発性メモリ
VB0、VB1、VB2、VB3、…、VBn 揮発性ビット
NB0、NB1、NB2、NB3、…、NBn 不揮発性ビット
VB0、VB1、VB2、VB3、…、VBn 揮発性ビット
NB0、NB1、NB2、NB3、…、NBn 不揮発性ビット
Claims (6)
- 不揮発性半導体メモリに記憶されたデータの保護機能を有する半導体記憶装置において、
前記不揮発性半導体メモリのデータ保護/非保護状態を指定する揮発性の保護状態指定部と、
前記保護状態指定部の状態を記憶する不揮発性の初期状態記憶部と、
前記保護状態指定部の固定/非固定状態を設定する揮発性の保護状態固定部と、
前記保護状態固定部の初期状態を決定する不揮発性のパスワードモード用記憶部および不揮発性のノンパスワードモード用記憶部とを有し、
前記パスワードモード用記憶部で決定したパスワードモードの場合、前記保護状態固定部の前記設定を変更するにはパスワードによる認証が必要であることを特徴とする半導体記憶装置。 - 前記保護状態指定部及び前記初期状態記憶部は、1ビットからなり、1または0で前記データ保護状態または前記初期状態を決定することを特徴とする請求項1に記載の半導体記憶装置。
- 前記保護状態指定部は、前記不揮発性半導体メモリのセクタごとに設けられ、前記初期状態記憶部は、前記保護状態指定部ごとに設けられることを特徴とする請求項1記載の半導体記憶装置。
- 前記初期状態記憶部は、複数の前記保護状態指定部に対し1つ設けられることを特徴とする請求項1記載の半導体記憶装置。
- 前記保護状態固定部は、1ビットからなり、1または0で前記データ保護状態を固定するか否かを決定することを特徴とする請求項1記載の半導体記憶装置。
- 前記パスワードモード用記憶部および前記ノンパスワードモード用記憶部は、一度だけ書き込みが可能であることを特徴とする請求項1記載の半導体記憶装置。
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