JP4754355B2 - 半導体集積回路及びその半導体集積回路を含んだ半導体システム - Google Patents

Description

本発明は、半導体集積回路、特に、その内部に備える論理回路の故障検出に関するものである。

一般に、高い信頼性が要求される半導体集積回路においては、その出荷前には入念な故障検査が行われて、確実に正常動作する半導体集積回路のみが製品化される。しかし、このような半導体集積回路であっても、出荷後に経年劣化等に起因して故障が生じる場合がある。

このような経年劣化等に起因する半導体集積回路の故障の検出方法として、従来、特許文献１に記載された技術がある。この技術は、半導体集積回路に内蔵される故障検査対象の論理回路とは別途に、この論理回路と同一構成の論理回路をミラー回路として設け、この両論理回路の出力同士を比較して、その出力結果同士が異なる場合にエラーと判定している。この故障検出方法は、ミラー回路手法と呼ばれている。
特開平１１−３０５９９１号公報

しかしながら、前記従来のミラー回路手法では、故障検査の対象としている論理回路と同一の論理回路を別途設ける必要があり、そのため、回路面積が増大してしまうという問題がある。

本発明は、前記問題を解決するものであり、その目的は、半導体集積回路に備える論理回路の故障を検出する場合に、ミラー回路を設けず、回路規模の小さい回路で故障検出用の判定基準を生成することにある。

前記目的を達成するために、本発明では、故障検査の対象の論理回路の特定の状態、例えば重要な機能等を行っている状態に限って故障検査すれば、経年劣化に起因する故障の検査としてはほぼ十分であるとして、その重要な機能等の特定の状態のみを、検査対象の論理回路とは異なる論理で小規模で生成し、その生成した回路の出力信号を判定基準として検査対象の論理回路の出力信号の異常を検出することとする。

すなわち、請求項１記載の発明の半導体集積回路は、少なくとも所定出力信号を出力する論理回路と、前記論理回路の論理とは異なる論理で、且つ前記論理回路の回路規模よりも小さい回路規模で、前記所定出力信号に対する判定基準を生成する生成回路と、前記生成回路により生成された判定基準を受け、この判定基準に基づいて、前記論理回路からの所定出力信号の異常を検出し、この異常の検出時に前記論理回路の故障と判定してエラー信号を出力する判定回路とを備えたことを特徴とする。

請求項２記載の発明は、前記請求項１記載の半導体集積回路において、前記生成回路は、前記論理回路の論理のうちの一部の論理と同じ論理で前記判定基準を生成することを特徴とする。

請求項３記載の発明は、前記請求項１記載の半導体集積回路において、前記生成回路は、前記論理回路の論理とは全く異なる論理で前記判定基準を生成することを特徴とする。

請求項４記載の発明は、前記請求項１記載の半導体集積回路において、前記生成回路は、前記論理回路からの所定出力信号の異常を検出すべき期間を指定する判定期間信号をも生成し、前記判定回路は、前記判定期間信号の出力時においてのみ、前記生成回路の判定基準に基づいて前記論理回路からの所定出力信号の異常を検出することを特徴とする。

請求項５記載の発明は、前記請求項１〜４の何れか１項に記載の半導体集積回路において、前記判定回路からエラー信号が出力された時、このエラー信号を受けて、前記論理回路からの所定出力信号に代えて前記生成回路により生成された判定基準を前記所定出力信号として外部出力する変換回路を備えたことを特徴とする。

請求項６記載の発明は、前記請求項１〜５の何れか１項に記載の半導体集積回路において、前記論理回路を動作させるＣＰＵと、前記判定回路からエラー信号が出力された時、このエラー信号を受けて、前記ＣＰＵの動作を停止させる割込回路とを備えたことを特徴とする。

請求項７記載の発明の半導体システムは、前記請求項１〜６の何れか１項に記載の半導体集積回路と、前記半導体集積回路に備える論理回路を動作させるＣＰＵと、前記半導体集積回路に備える判定回路からエラー信号が出力された時、このエラー信号を受けて、前記ＣＰＵの動作を停止させる割込回路とを備えたことを特徴とする。

請求項８記載の発明の半導体集積回路は、複数種類の信号が入力される論理回路と、前記複数種類のうち一部の信号のみが入力される生成回路と、前記論理回路の出力信号及び前記生成回路の出力信号を入力とし、前記論理回路の出力信号と前記生成回路の出力信号とが不一致の場合はエラー信号を出力する判定回路とを備えたことを特徴とする。

請求項９記載の発明は、前記請求項８記載の半導体集積回路において、前記生成回路は、所定信号の入力時にのみ、前記論理回路からの所定出力信号の出力に応じて信号を出力することを特徴とする。

以上により、請求項１〜９記載の発明では、検査対象の論理回路が例えば重要な機能等の特定の状態となって所定出力信号を出力する際には、この所定出力信号の判定基準が生成回路から生成されて出力され、その判定基準に基づいて判定回路が所定出力信号の異常を検出し、その異常検出時にエラー信号が出力されることになる。

ここで、生成回路は、検査対象の論理回路の論理とは異なる論理で生成されていて、検査対象の論理回路からの所定判定信号に対する判定基準のみを生成する小規模回路に構成できるので、従来のようにミラー回路を使用することなく、検査対象の論理回路の故障を実際上支障なく判定することが可能である。

特に、請求項４記載の発明では、生成回路から判定期間信号が出力されている判定期間でのみ、判定回路は判定基準に基づいて検査対象の論理回路からの所定出力信号の異常を検出するので、その判定期間以外の期間では生成回路が誤って判定基準を生成しても問題がない。従って、その判定期間以外の期間では判定基準が必ず生成されないよう保証する複雑な構成の生成回路を設ける場合に比して、生成回路の構成を簡易にでき、より一層に生成回路を小規模にできる。

以上説明したように、請求項１〜９記載の発明によれば、ミラー回路を使用せず、判定基準を生成する小規模の生成回路でもって検査対象の論理回路の経年劣化等に起因する故障検出を行うことができるので、検査対象の論理回路の経年劣化等に起因する故障検出を最小限の面積増加及び電力増加でもって行うことが可能である。

特に、請求項４記載の発明によれば、生成回路の判定基準に基づく論理回路の所定出力信号の異常検出を判定期間でのみ行う構成としたので、生成回路の規模をより一層に小規模にできる効果を奏する。

以下、本発明の実施形態を図面に基づいて詳細に説明する。

（第１の実施形態）
図１及び図３は、本発明の第１の実施形態の半導体集積回路のブロック図を示す。

同図において、半導体集積回路１０の内部には、故障検査の対象となる論理回路１１と、この論理回路１１と並列にこの論理回路１１の故障の判定に用いる判定基準を生成する生成回路１２とが配置される。

最初に、前記検査対象の論理回路１１の構成を説明する。図２は、前記論理回路１１内にあるステートマシンのバブルチャートを示す。このステートマシンは、ＩＤＬＥ状態の際にＥ信号が入力された時に状態ＳＴＡＴＥ＿Ｃ１に遷移し、Ｆ信号が入力された時に状態ＳＴＡＴＥ＿Ｄ１に遷移する。更に、状態ＳＴＡＴＥ＿Ｃ４においてＧ信号が入力された時にはＩＤＬＥ状態に遷移する。前記Ｇ信号が入力されるのは、状態ＳＴＡＴＥ＿Ｃ４に対する場合のみである。

図３において、論理回路１１内のステートマシンＰは、前記図２に示したバブルチャートの全ての遷移を満たす回路である。一方、生成回路１２内のステートマシンＱは、図２のバブルチャートの左半分であるＩＤＬＥ状態から状態ＳＴＡＴＥ＿Ｃ１〜ＳＴＡＴＥ＿Ｃ４の遷移部分が論理回路１１の機能上重要である場合に、これ等の左半分の遷移部分のみを満たす回路である。即ち、生成回路１２の論理は、検査対象の論理回路１１の論理とは異なって、論理回路１１の全ての論理のうち一部の論理と同じ論理を持つ。

図３に具体的に示した半導体集積回路１０には、６つの入力信号Ｅ〜Ｊが入力され、検査対象の論理回路１１には、その全ての入力信号Ｅ〜Ｊが入力される一方、生成回路１２では、図２のバブルチャートの左半分であるＩＤＬＥ状態からＳＴＡＴＥ＿Ｃ１〜ＳＴＡＴＥ＿Ｃ４の遷移部分に対応する入力信号Ｅ、Ｇ〜Ｊのみが入力され、信号Ｆは入力されない。更に、図３の生成回路１２には、ステートマシンＱの他に、フリップフロップ回路１２ａと、４個の２入力のＡＮＤ回路１２ｂとが備えられる。前記ＡＮＤ回路１２ｂは、図２に示したバブルチャートの左半分の遷移部分に対応する４つの入力信号Ｅ及びＨ〜Ｊが各々入力される。また、前記フリップフロップ回路１２ａは、信号Ｅがアサートされた時にセットされ、信号Ｇがアサートされた時にリセットされる。このフリップフロップ回路１２ａの出力は、前記４個のＡＮＤ回路１２ｂに共通に入力されている。前記４個のＡＮＤ回路１２ｂの出力及び信号Ｇとが前記ステートマシンＱに入力される。

前記フリップフロップ回路１２ａ及び４個のＡＮＤ回路１２ｂにより、信号Ｅの入力後は、この信号Ｅ及び信号Ｈ、Ｉ、ＪのステートマシンＱへの入力を許容して、ステートマシンＱをＩＤＬＥ状態からＳＴＡＴＥ＿Ｃ１〜ＳＴＡＴＥ＿Ｃ４の状態へ遷移させた後、信号Ｇの入力時には、前記信号Ｅ、Ｈ〜ＪのステートマシンＱへの入力を禁止して、ステートマシンＱをＳＴＡＴＥ＿Ｃ４状態からＩＤＬＥ状態に遷移させる構成としている。従って、ステートマシンＱは、信号Ｇの入力時には、検査対象の論理回路１１のＩＤＬＥ状態において、この論理回路１１から出力信号（所定出力信号）ｏｕｔが出力される際に、その出力信号ｏｕｔに対する判定基準Ｓを出力する。

尚、前記フリップフロップ回路１２ａ及び４個のＡＮＤ回路１２ｂは、例えば入力信号Ｊが図２のバブルチャートの右半分での遷移の何れかを行わせる信号でもある場合等には、ステートマシンＱが信号Ｇの入力時（判定基準Ｓの本来の出力時）以外の際に誤って判定基準Ｓを生成して出力する誤動作を防止するためである。

前記論理回路１１の出力信号ｏｕｔと前記生成回路１２からの判定基準Ｓとは、判定回路１３に入力される。この判定回路１３は、２入力のＡＮＤ回路１３ａを有し、そのＡＮＤ回路１３ａの一方の入力側には、前記生成回路１２からの判定基準Ｓが、他方の入力側には前記論理回路１１の出力信号ｏｕｔを反転させた反転出力信号が入力され、それら２つの信号の論理積を判定結果として出力する。このＡＮＤ回路１３ａにより、論理回路１１の出力信号ｏｕｔと生成回路１２の判定基準Ｓとが一致する場合には論理値０がＡＮＤ回路１３ａから出力され、一方、前記両信号が不一致の場合には、論理値１のエラー信号ＥｒがＡＮＤ回路１３ａから出力されて、前記論理回路１１の経年劣化等に起因する故障が検出される。

前記判定回路１３からのエラー信号Ｅｒは、変換回路１４と割込回路１５とに送られる。変換回路１４では、前記判定回路１３のエラー信号Ｅｒがセレクタ回路１４ａに入力される。このセレクタ回路１４ａは、判定回路１３からエラー信号Ｅｒがアサートされていない論理値０のときには、論理回路１１の出力信号ｏｕｔを選択して出力する。一方、エラー信号Ｅｒが論理値１でアサートされたときには、論理回路１１の出力信号ｏｕｔに代えて、生成回路１２の判定基準Ｓを選択して出力する。これにより、論理回路１１からの出力信号ｏｕｔの異常時、即ち、論理回路１１の経年劣化等に起因する故障時には、生成回路１２からの判定基準Ｓ（論理回路１１が出力すべき正しい出力信号ｏｕｔ）が半導体集積回路１０から外部に出力される。

前記割込回路１５は、前記判定回路１３からのエラー信号Ｅｒがアサートされた論理回路１１の故障検出時には、そのエラー信号Ｅｒを受けて、論理回路１１の動作を制御するＣＰＵ１６に対して、そのＣＰＵ１６の動作を停止させる割込ルーチンを動作させる信号をＣＰＵ１６に出力する。ＣＰＵ６は、前記割込回路１５から信号を受けて、その割込ルーチンの終了と同時に動作を停止する。従って、論理回路１１の故障に伴う誤動作が未然に防止される。

本実施形態では、判定基準Ｓを生成する生成回路１２は、論理回路１１の図２に示したバブルチャートの論理の全部でなく、その左半分の論理で構成されているので、従来のように論理回路１１と同一構成のミラー回路を別途設ける場合に比して小規模となり、検査対象の論理回路１１の経年劣化等に起因する故障を小規模で実際上支障なく判定することが可能である。

（変形例）
前記第１の実施形態では、論理回路の機能が重要な機能とそれほど重要でない機能とに明確に分類される場合に、重要な機能のみについて経年劣化等に起因する故障を判定して、回路規模を削減した。

しかし、本発明は、論理回路の機能が重要な機能のみを他とは明確に分離して切り出せる場合に限らず、例えば、論理回路が種々の一連の機能を実現する場合に、それ等の機能内に含まれる重要な機能のみについて故障を判定する場合にも同様に適用可能である。以下、この場合における一例を説明する。

図４は、検査対象の論理回路２０のブロック図を示す。また、図５は判定基準を生成する生成回路２１のブロック図を示す。図４の論理回路２０は、エラー検出回路２０ｄと、Ｂフォーマット検出回路２０ｅと、Ｃフォーマット検出回路２０ｆと、終了検出回路２０ｇとから構成される。この論理回路２０では、入力信号Ａが入力されると、その入力信号Ａに応じて前記４つの回路２０ｄ〜２０ｇが所定の処理を行って、各々出力信号Ｅ、Ｂｏｕｔ、Ｃｏｕｔ及びＦを出力する。具体的に例示して説明すると、例えば、入力信号Ａが４’ｂ００００の値の場合には、エラー検出回路２０ｄは入力信号Ａがエラーであると検出して出力信号Ｅをアサートする。また、入力信号Ａが４’ｂ０１０１の値の場合には、Ｂフォーマット検出回路２０ｅは入力信号ＡがＢフォーマットであると検出して出力信号Ｂｏｕｔをアサートする。更に、入力信号Ａが４’ｂ１０１０の値の場合には、Ｃフォーマット検出回路２０ｆは入力信号ＡがＣフォーマットであると検出して出力信号Ｃｏｕｔをアサートする。また、入力信号Ａが４’ｂ１１１１の値の場合には、終了検出回路２０ｇは終了を検出して出力信号Ｆをアサートする。

一方、図５の生成回路２１は、前記論理回路２０がその機能を実現する上で重要な処理を行うエラー検出回路２１ｄ及び終了検出回路２１ｇのみを抽出した回路で構成される。この生成回路２１では、入力信号Ａが４’ｂ００００の値の場合には、エラー検出回路２１ｄは入力信号Ａがエラーであると検出して出力信号Ｅ’をアサートし、入力信号Ａが４’ｂ１１１１の値の場合には、終了検出回路２１ｇは終了を検出して出力信号Ｆ’をアサートする。生成回路２１は、入力信号Ａが前記の２つの値以外の場合には、何も出力しない。

本変形例では、論理回路２０のエラー検出回路２０ｄからの出力信号Ｅと生成回路２１のエラー検出回路２１ｄからの出力信号Ｅ’とが図３の判定回路１３で一致判定されると共に、論理回路２０の終了検出回路２０ｇからの出力信号Ｆと生成回路２１の終了検出回路２１ｇからの出力信号Ｆ’とが判定回路１３で一致判定されて、論理回路２０の経年劣化等に起因する故障が判定される。

従って、本変形例においても、論理回路２０の機能のうち重要な機能であるエラー検出回路２０ｄ及び終了検出回路２０ｇのみについて故障を判定するので、生成回路２１の回路規模を有効に削減することが可能である。

尚、本変形例では、論理回路２０のエラー検出回路２０ｄと生成回路２１のエラー検出回路２１ｄとは相互に同一の論理であり、また論理回路２０の終了検出回路２０ｇと生成回路２１の終了検出回路２１ｇとは相互に同一の論理であるとして説明したが、本発明は、その他、生成回路２１の構成として、単にその入力信号Ａと出力信号Ｅ’及び出力信号Ｆ’との関係が、論理回路２０の入力信号Ａと出力信号Ｅ及び出力信号Ｆとの関係と同一であるという制約のみを満たすように、論理回路２０の論理とは全く異なる論理で別個独立に設計しても良い。

（第２の実施形態）
次に、本発明の第２の実施形態の半導体集積回路について説明する。

図６は、本実施形態における半導体集積回路４０のブロック図を示す。同図に示す半導体集積回路４０は、第１の実施形態と同様に、検査対象の論理回路４１と、判定基準Ｓを生成する生成回路４２と、判定回路４３とを備える。

前記検査対象の論理回路４１の内部構成の一具体例を図７に示す。同図の論理回路４１は、１ｂｉｔの８個のフリップフロップ回路４１ａ〜４１ｈを有する８ｂｉｔのレジスタ回路により構成される。前記各フリップフロップ回路４１ａ〜４１ｈは、共通にリセット信号を受けてリセットされ、レジスタ値として８ビットが全て０値の「８’ｈ００」に初期化される。

一方、図６に示した生成回路４２は、論理回路４１が図７に示した８ｂｉｔのレジスタ回路である場合に、そのレジスタ回路のリセット状態が重要であるときに、判定基準としての期待値Ｓとして、図７の８ｂｉｔのレジスタ回路の論理とは全く異なる「８’ｈ００」の固定値を出力する論理で構成される。

更に、前記生成回路４２は、入力信号としてリセット信号を受けた時にはこのリセット信号を判定期間信号Ｔとして出力したり、又は複数の入力信号に基づいて論理回路４１をリセットすべき初期化条件を検出した際には、リセット信号を判定期間信号Ｔとして生成し、出力する。このリセット信号（判定期間信号）Ｔは図７に示したリセット信号として、論理回路４１の８個のフリップフロップ回路４１ａ〜４１ｈに共通に入力される。従って、前記判定期間信号（リセット信号）Ｔは、図７の論理回路４１がリセット状態にある時に出力される所定出力信号ｏｕｔ、即ち、８ビットが全て０値の「８’ｈ００」である出力信号の異常を検出すべき期間（具体的には、リセット状態）を指定する。

また、前記判定回路４３は、ＡＮＤ回路４３ａと、exclusive ＯＲ回路４３ｂとを備える。前記exclusive ＯＲ回路４３ｂには、論理回路４１からの出力信号ｏｕｔと、前記生成回路４２からの判定基準（期待値）Ｓとが入力され、その排他的論理和された出力信号は、前記ＡＮＤ回路４３ａに入力される。このＡＮＤ回路４３ａには、更に、前記生成回路４２から出力された判定期間信号Ｔが入力される。このＡＮＤ回路４３ａの出力信号は、判定回路４３の出力信号（エラー信号Ｅｒ）として変換回路４４及び割込回路４５へ出力される。

前記判定回路４３の構成では、故障判定すべき期間（リセット状態）では、判定期間信号Ｔは論理値１の信号として出力され、この判定期間信号Ｔが判定回路４３のＡＮＤ回路４３ａの一方の入力側に入力されるので、このＡＮＤ回路４３ａの出力は他方の入力側の入力信号、即ち、exclusive ＯＲ回路４３ｂの出力信号に依存する。従って、論理回路４１の出力信号ｏｕｔと期待値Ｓ（「８’ｈ００」）とが一致する場合は、exclusive ＯＲ回路４３ｂの出力は論理値０となって、判定回路４３からのエラー信号Ｅｒはネゲートされ、一方、論理回路４１の出力信号ｏｕｔと期待値Ｓとが不一致の場合には、exclusive ＯＲ回路４３ｂの出力が論理値１となって、判定回路４３からエラー信号Ｅｒがアサートされる。

一方、故障判定しない期間（非リセット状態）では、判定期間信号Ｔの論理値は０として出力されるので、判定回路４３のＡＮＤ回路４３ａの出力であるエラー信号Ｅｒは、exclusive ＯＲ回路４３ｂの出力論理値に関係なく、常に論理値０となって、ネゲートされた状態となる。

従って、本実施形態では、判定期間信号（リセット信号）Ｔが出力されたリセット状態に限って、判定回路４３からのエラー信号Ｅｒの出力が可能になり、この可能状態において、検査対象の論理回路４１からの所定出力信号ｏｕｔと生成回路４２で生成された期待値Ｓ（「８’ｈ００」）とが不一致となると、判定回路４３からエラー信号Ｅｒがアサートされて、論理回路４１の出力信号ｏｕｔの異常が検出され、半導体集積回路４０の経年劣化等に起因する故障が発見される。

ここに、生成回路４２は、図７に示した論理回路４１の論理とは全く異なって、「８’ｈ００」の固定値を出力する論理でもって判定基準Ｓを生成するので、論理回路４１よりも回路規模が極めて小規模で済む。

しかも、判定回路４３からのエラー信号Ｅｒの出力の可能期間が判定期間信号Ｔの出力されたリセット状態に限定されているので、生成回路４２は判定基準Ｓを判定期間以外の期間（非リセット状態）で生成しないよう保証する複雑な構成を付加する必要がない。従って、生成回路４２の構成を一層に簡易にでき、生成回路４２をより一層小規模にできる。図６に示した変換回路４４、割込回路４５及びＣＰＵ４６は図１に示した構成と同様であるので、その説明を省略する。

尚、本実施形態では、判定期間信号Ｔにより判定回路４３からのエラー信号Ｅｒの出力の可能期間を制限したが、本発明はこれに限定されず、例えば、期間判定信号により生成回路４２での判定基準Ｓの生成動作の期間を制限しても良い。この場合には、生成回路４２は常時動作せず、判定期間信号Ｔの出力中にだけ動作するので、低消費電力となる。

尚、本実施形態では、論理回路４１のリセット状態が重要な機能である場合に、生成回路４２を、「８’ｈ００」の固定値を出力する論理で構成したが、その他、論理回路４１のセット状態が重要な機能である場合には、そのセット状態での出力信号を固定値として出力する論理を生成回路４２として構成しても良いのは勿論である。

また、前記第１及び第２の実施形態では、生成回路１２、４２、判定回路１３、４３、変換回路１４、４４、割込回路１５、４５及びＣＰＵ１６、４６は、論理回路１１、４１と同一の半導体集積回路内に備えたが、本発明はその他、これ等が他の半導体集積回路内に備えられていて、論理回路を含む半導体集積回路と生成回路等を含む半導体集積回路とにより構成される半導体システムとなる場合も含まれるのは、勿論である。

（第３の実施形態）
図８は、第１の実施形態の半導体集積回路を含む半導体システムを車のエンジン制御システムとして使用した場合の一例を示す。

このエンジン制御システムは、半導体集積回路１０内の論理回路１１の経年劣化等に起因する故障が検出されると、表示部にエラー信号Ｅｒを送って半導体集積回路１０の故障を表示すると共に、駆動系からの速度情報を基にエンジンの回転数を徐々に下げ、更にブレーキ制御を行って、安全に車を停止させる。

（第４の実施形態）
図９は、第１の実施形態の半導体集積回路を含む半導体システムをロボットのモーター制御システムとして使用した場合の一例を示す。

このモーター制御システムは、半導体集積回路１０内の論理回路１１の経年劣化等に起因する故障が検出されると、表示部にエラー信号Ｅｒを送って半導体集積回路１０の故障を表示すると共に、モーターの動作を停止させて、ロボットを停止させることができる。

（第５の実施形態）
図１０は、第１の実施形態の半導体集積回路を含む半導体システムを防犯管理システムとして使用した場合の一例を示す。

この防犯管理システムは、家庭の防犯装置に設けた半導体集積回路１０内の論理回路１１の経年劣化等に起因する故障が検出されると、防犯装置に設けた表示部にエラー信号Ｅｒを送って、半導体集積回路１０を内蔵する防犯装置の故障を表示させると共に、防犯管理システムの故障受信部にもエラー信号Ｅｒを送って防犯装置の故障を知らせる。

（第６の実施形態）
図１１は、第１の実施形態の半導体集積回路を含む半導体システムをＡＴＭ管理システムとして使用した場合の一例を示す。

ＡＴＭ内に備えた半導体集積回路１０の論理回路１１で故障が検出されると、ＡＴＭ内の表示部にエラー信号Ｅｒを送って半導体集積回路１０の故障を表示させると共に、ＡＴＭを管理している銀行内の管理システムの故障受信部にもエラー信号Ｅｒを送ってＡＴＭが故障したことを知らせる。

（第７の実施形態）
図１２は、第１の実施形態の半導体集積回路を含む半導体システムをホームネットワークシステムとして使用した場合の一例を示す。

本実施形態では、電話、テレビ、ＤＶＤ、パソコン等の家電製品には、各々、半導体集積回路１０を含んだホームネットワークシステムＮが搭載されている（同図では、電話内のホームネットワークシステムＮのみを図示している）。これ等のホームネットワークシステムは、ホームネットワーク制御システムＣにより制御される。例えば、電話に搭載されている半導体集積回路１０で故障が検出されると、ホームネットワーク制御システムＣに電話が故障したことが通知され、その通知を受けたホームネットワーク制御システムＣは、表示部に電話が故障であることを表示すると共に、電話を使用する制御を行えなくする。この場合、電話を使用しない制御であるならば、その実行は可能である。

尚、前記第３〜第７の実施形態では、半導体システムに含まれる半導体集積回路を図１又は図３に示した半導体集積回路１０としたが、図６に示した半導体集積回路４０としても良いのは勿論である。

以上説明したように、本発明は、検査対象の論理回路の経年劣化等に起因する故障検出を、ミラー回路を使用せず、判定基準を生成する小規模の生成回路でもって行うことができるので、内蔵する論理回路の経年劣化等に起因する故障検出を面積増加少なく且つ電力消費少なく行う半導体集積回路として有用である。

本発明の第１の実施形態の半導体集積回路を示すブロック図である。 同半導体集積回路に備える論理回路のステートマシンのバブルチャートを示す図である。 同半導体集積回路の具体的構成を示す図である。 同半導体集積回路に備える論理回路の具体例を示す図である。 図４に示した論理回路の出力信号に対する判定基準信号を生成する生成回路の構成を示す図である。 本発明の第２の実施形態の半導体集積回を示すブロック図である。 同半導体集積回路に備える論理回路の具体的構成を示す図である。 本発明の第３の実施形態の半導体システムを示す図である。 本発明の第４の実施形態の半導体システムを示す図である。 本発明の第５の実施形態の半導体システムを示す図である。 本発明の第６の実施形態の半導体システムを示す図である。 本発明の第７の実施形態の半導体システムを示す図である。

符号の説明

１０、４０ 半導体集積回路
１１、２０、４１ 論理回路
１２、２１、４２ 生成回路
１３、４３ 判定回路
１４、４４ 変換回路
１５、４５ 割込回路
１６、４６ ＣＰＵ
Ｓ 判定基準信号（判定基準）
Ｔ 判定期間信号
Ｅｒ エラー信号

Claims (9)

1. 少なくとも所定出力信号を出力する論理回路と、
   前記論理回路の論理とは異なる論理で、且つ前記論理回路の回路規模よりも小さい回路規模で、前記所定出力信号に対する判定基準を生成する生成回路と、
   前記生成回路により生成された判定基準を受け、この判定基準に基づいて、前記論理回路からの所定出力信号の異常を検出し、この異常の検出時に前記論理回路の故障と判定してエラー信号を出力する判定回路とを備えた
   ことを特徴とする半導体集積回路。
2. 前記請求項１記載の半導体集積回路において、
   前記生成回路は、前記論理回路の論理のうちの一部の論理と同じ論理で前記判定基準を生成する
   ことを特徴とする半導体集積回路。
3. 前記請求項１記載の半導体集積回路において、
   前記生成回路は、前記論理回路の論理とは全く異なる論理で前記判定基準を生成する
   ことを特徴とする半導体集積回路。
4. 前記請求項１記載の半導体集積回路において、
   前記生成回路は、前記論理回路からの所定出力信号の異常を検出すべき期間を指定する判定期間信号をも生成し、
   前記判定回路は、前記判定期間信号の出力時においてのみ、前記生成回路の判定基準に基づいて前記論理回路からの所定出力信号の異常を検出する
   ことを特徴とする半導体集積回路。
5. 前記請求項１〜４の何れか１項に記載の半導体集積回路において、
   前記判定回路からエラー信号が出力された時、このエラー信号を受けて、前記論理回路からの所定出力信号に代えて前記生成回路により生成された判定基準を前記所定出力信号として外部出力する変換回路を備えた
   ことを特徴とする半導体集積回路。
6. 前記請求項１〜５の何れか１項に記載の半導体集積回路において、
   前記論理回路を動作させるＣＰＵと、
   前記判定回路からエラー信号が出力された時、このエラー信号を受けて、前記ＣＰＵの動作を停止させる割込回路とを備えた
   ことを特徴とする半導体集積回路。
7. 前記請求項１〜６の何れか１項に記載の半導体集積回路と、
   前記半導体集積回路に備える論理回路を動作させるＣＰＵと、
   前記半導体集積回路に備える判定回路からエラー信号が出力された時、このエラー信号を受けて、前記ＣＰＵの動作を停止させる割込回路とを備えた
   ことを特徴とする半導体システム。
8. 複数種類の信号が入力される論理回路と、
   前記複数種類のうち一部の信号のみが入力される生成回路と、
   前記論理回路の出力信号及び前記生成回路の出力信号を入力とし、前記論理回路の出力信号と前記生成回路の出力信号とが不一致の場合はエラー信号を出力する判定回路とを備えた
   ことを特徴とする半導体集積回路。
9. 前記請求項８記載の半導体集積回路において、
   前記生成回路は、所定信号の入力時にのみ、前記論理回路からの所定出力信号の出力に応じて信号を出力する
   ことを特徴とする半導体集積回路。

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