WO2005076022A1 - 半導体集積回路及びその半導体集積回路を含んだ半導体システム - Google Patents

半導体集積回路及びその半導体集積回路を含んだ半導体システム Download PDF

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logic
semiconductor integrated
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integrated circuit
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Inventor
Kimihiko Aiba
Yoichiro Mae
Hisato Yoshida
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits

Definitions

  • the present invention relates to detecting a failure in a semiconductor integrated circuit, particularly, a logic circuit provided therein.
  • Patent Document 1 As a method of detecting a failure of a semiconductor integrated circuit due to such aging or the like, there is a technique described in Patent Document 1 conventionally.
  • a logic circuit having the same configuration as this logic circuit is provided as a mirror circuit separately from the logic circuit to be tested for failure built in the semiconductor integrated circuit, and the outputs of the two logic circuits are compared with each other. An error is determined if the output results are different.
  • This failure detection method is called a mirror circuit method.
  • Patent Document 1 JP-A-11 305991
  • An object of the present invention is to solve the above-described problem.
  • An object of the present invention is to provide a circuit for detecting a failure in a logic circuit provided in a semiconductor integrated circuit without using a mirror circuit and having a small circuit scale. Is to generate the criterion of
  • a specific logic circuit to be subjected to a fault test is specified. If a failure inspection is performed only for a state, for example, a state where an important function is performed, it is almost sufficient to inspect a failure due to aging.Therefore, only a specific state of the important function etc.
  • the logic circuit is generated on a small scale with a logic different from that of the logic circuit, and the output signal of the generated circuit is used as a criterion for detecting an abnormality in the output signal of the logic circuit to be inspected.
  • the semiconductor integrated circuit according to the present invention includes a logic circuit that outputs at least a predetermined output signal, a logic circuit having a logic different from the logic of the logic circuit, and a circuit scale smaller than the logic circuit.
  • a generating circuit for generating a criterion for the predetermined output signal; receiving a criterion generated by the generating circuit; detecting an abnormality of the predetermined output signal of the logical circuit power based on the criterion;
  • a determination circuit for determining that the logic circuit has failed upon detection and outputting an error signal.
  • the present invention is characterized in that, in the semiconductor integrated circuit, the generation circuit generates the criterion based on the same logic as a part of the logic of the logic circuit.
  • the present invention is characterized in that, in the semiconductor integrated circuit, the generation circuit generates the determination criterion using logic completely different from the logic of the logic circuit.
  • the generation circuit also generates a determination period signal that specifies a period in which an abnormality of a predetermined output signal from the logic circuit is to be detected, and the determination circuit includes: Only when the determination period signal is output, an abnormality of the predetermined output signal of the logic circuit power is detected based on a determination criterion of the generation circuit.
  • the semiconductor integrated circuit when the judgment circuit power error signal is output, the error signal is received, and the error signal is generated by the generation circuit in place of a predetermined output signal from the logic circuit.
  • a conversion circuit for externally outputting the determined criterion as the predetermined output signal.
  • the present invention provides a semiconductor integrated circuit, comprising: a CPU that operates the logic circuit; and an error signal output from the determination circuit when the error signal is output. And a built-in circuit.
  • a semiconductor system of the present invention includes the semiconductor integrated circuit and the semiconductor integrated circuit. And an interrupt circuit for stopping the operation of the CPU when an error signal is output from a determination circuit provided in the semiconductor integrated circuit. And
  • the determination criterion of the predetermined output signal is determined by the generation circuit.
  • the signal is generated and output, and the determination circuit detects an abnormality of the predetermined output signal based on the determination criterion, and an error signal is output when the abnormality is detected.
  • the generation circuit is generated by a logic different from the logic of the logic circuit to be inspected, and is a small-scale circuit that generates only a criterion for a predetermined determination signal from the logic circuit to be inspected. Since it can be configured, it is possible to determine a failure of a logic circuit to be inspected without using a mirror circuit as in the related art without practically any trouble.
  • the determination circuit detects the abnormality of the predetermined output signal from the inspection target logic circuit based on the determination criterion only in the determination period during which the generation circuit signal is also output in the determination period signal.
  • the configuration of the generation circuit can be simplified and the generation circuit can be further simplified as compared with the case where a generation circuit having a complicated configuration that guarantees that the determination criterion is not necessarily generated in a period other than the determination period. Can be small.
  • a failure detection caused by aging of a logic circuit to be inspected or the like is performed by a small-scale generation circuit that generates a determination criterion without using a mirror circuit. Therefore, it is possible to detect a failure due to aging of a logic circuit to be inspected with a minimum area increase and an increase in power.
  • the configuration is such that the abnormality detection of the predetermined output signal of the logic circuit based on the criterion of the generation circuit is performed only in the determination period, so that the size of the generation circuit can be further reduced. It works.
  • FIG. 1 is a block diagram showing a semiconductor integrated circuit according to a first embodiment of the present invention.
  • FIG. 2 shows a bubble chart of a state machine of a logic circuit provided in the semiconductor integrated circuit.
  • FIG. 3 is a diagram showing a specific configuration of the semiconductor integrated circuit.
  • FIG. 4 is a diagram showing a specific example of a logic circuit provided in the semiconductor integrated circuit.
  • FIG. 5 is a diagram illustrating a configuration of a generation circuit that generates a determination reference signal for the output signal of the logic circuit illustrated in FIG.
  • FIG. 6 is a block diagram showing a semiconductor integrated circuit according to a second embodiment of the present invention.
  • FIG. 7 is a diagram showing a specific configuration of a logic circuit provided in the semiconductor integrated circuit.
  • FIG. 8 is a diagram showing a semiconductor system according to a third embodiment of the present invention.
  • FIG. 9 is a diagram illustrating a semiconductor system according to a fourth embodiment of the present invention.
  • FIG. 10 illustrates a semiconductor system according to a fifth embodiment of the present invention.
  • FIG. 11 is a diagram illustrating a semiconductor system according to a sixth embodiment of the present invention.
  • FIG. 12 is a diagram showing a semiconductor system according to a seventh embodiment of the present invention.
  • FIG. 1 and 3 show block diagrams of a semiconductor integrated circuit according to the first embodiment of the present invention.
  • a logic circuit 1 to be subjected to a failure test is provided inside a semiconductor integrated circuit 10. 1 and a generation circuit 12 for generating a judgment criterion used for judging a failure of the logic circuit 11 are arranged in parallel with the logic circuit 11.
  • FIG. 2 shows a bubble chart of the state machine in the logic circuit 11. This state machine transitions to state STATE-C1 when the E signal is input in the IDLE state, and transitions to state STATE-D1 when the F signal is input.
  • the G signal is input in the state STATE-C4, the state transits to the IDLE state.
  • the G signal is input only for the state STATE_C4.
  • the state machine P in the logic circuit 11 is a circuit that satisfies all the transitions of the bubble chart shown in FIG.
  • the state machine Q in the generation circuit 12 is provided when the transition from the IDLE state, which is the left half of the bubble chart in FIG. 2, to the state STATE—C1—STATE—C4 is important for the function of the logic circuit 11, This is a circuit that satisfies only the left half of the transition. That is, the logic of the generation circuit 12 is different from the logic of the logic circuit 11 to be inspected, and has the same logic as a part of the logic of all the logic circuits 11.
  • the generation circuit 12 of FIG. 3 includes a flip-flop circuit 12a and four 2-input AND circuits 12b.
  • the AND circuit 12b receives four input signals E and HJ corresponding to the transition portion in the left half of the bubble chart shown in FIG.
  • the flip-flop circuit 12a is set when the signal E is asserted, and is reset when the signal G is asserted.
  • the output of the flip-flop circuit 12a is commonly input to the four AND circuits 12b.
  • the outputs of the four AND circuits 12b and the signal G are input to the state machine Q.
  • the flip-flop circuit 12a and the four AND circuits 12b After the input of the signal E, the input of the signal E and the signals H, I, and J to the state machine Q is allowed by the flip-flop circuit 12a and the four AND circuits 12b. After transitioning Q from the IDLE state to the STATE—C 1—STATE—C4 state, when the signal G is input, the input of the signals E and H—J to the state machine Q is inhibited, and the state machine Q is turned off. STATE—A configuration to transition from the C4 state to the IDLE state! Therefore, when the signal G is input, when the output signal (predetermined output signal) out is output from the logic circuit 11 in the IDLE state of the logic circuit 11 to be inspected when the signal G is input, the output signal The criterion S for is output.
  • the flip-flop circuit 12a and the four AND circuits 12b are connected to the state when, for example, the input signal J is also a signal for performing any one of transitions in the right half of the bubble chart in FIG. This is to prevent a malfunction in which the criterion S is erroneously generated and output when the machine Q is not inputting the signal G (original output of the criterion S).
  • the output signal out of the logic circuit 11 and the criterion S from the generation circuit 12 are input to the determination circuit 13.
  • the decision circuit 13 has a two-input AND circuit 13a, a decision criterion S from the generation circuit 12 is provided on one input side of the AND circuit 13a, and the logic circuit is provided on the other input side.
  • An inverted output signal obtained by inverting the output signal out of 11 is input, and the logical product of these two signals is output as a determination result.
  • the AND circuit 13a outputs a logical value of 0 from the AND circuit 13a when the output signal out of the logical circuit 11 and the criterion S of the generating circuit 12 match, and on the other hand, when the two signals do not match. In this case, an error signal Er having a logical value of 1 is output from the AND circuit 13a, and a failure due to aging of the logic circuit 11 or the like is detected.
  • the error signal Er from the judgment circuit 13 is sent to the conversion circuit 14 and the interruption circuit 15.
  • the error signal Er of the determination circuit 13 is input to the selector circuit 14a.
  • the selector circuit 14a selects and outputs the output signal out of the logic circuit 11 when the error signal Er is not asserted from the determination circuit 13 and the logic value is 0.
  • the criterion S of the generation circuit 12 is selected and output instead of the output signal out of the logic circuit 11.
  • the criterion S from the generation circuit 12 (the correct output signal out to be output by the logic circuit 11) ) Is output from the semiconductor integrated circuit 10 to the outside.
  • the interrupt circuit 15 receives the error signal Er and sends a signal to the CPU 16 that controls the operation of the logic circuit 11.
  • a signal for operating the interrupt routine for stopping the operation of the CPU 16 is output to the CPU 16.
  • the CPU 6 receives the signal from the interrupt circuit 15 and stops its operation at the same time as the end of the interrupt routine. Therefore, a malfunction due to the failure of the logic circuit 11 is prevented.
  • the generation circuit 12 that generates the determination criterion S is configured by the logic of the left half of all the logic of the logic circuit 11 in the bubble chart shown in FIG. As compared with the case where a mirror circuit having the same configuration as the logic circuit 11 is separately provided as described above, the failure due to aging of the logic circuit 11 to be inspected can be determined on a small scale without any practical problem. Is possible.
  • the functions of the logic circuit are clearly classified into important functions and functions that are not so important, only the important functions are determined to be faulty due to aging, and the circuit is determined. Reduced scale.
  • the present invention is not limited to the case where the function of the logic circuit can cut out only the important function clearly and separately from the others, for example, when the logic circuit realizes various series of functions. The same can be applied to a case where a failure is determined only for important functions included in those functions.
  • an example in this case will be described.
  • FIG. 4 shows a block diagram of the logic circuit 20 to be inspected.
  • FIG. 5 is a block diagram of a generation circuit 21 that generates a determination criterion.
  • the logic circuit 20 in FIG. 4 also includes an error detection circuit 20d, a B format detection circuit 20e, a C format detection circuit 20f, and an end detection circuit 20g.
  • the four circuits 20d to 20g perform predetermined processing according to the input signal A, and output output signals E, Bout, Cout, and F, respectively.
  • the error detection circuit 20d detects that the input signal A is in error and asserts the output signal E.
  • the B format detection circuit 20e detects that the input signal A is in the B format and outputs the output signal Bout. Assert. Further, when the input signal A has a value of 4, bl010, the C format detection circuit 20f detects that the input signal is in the A signal format and asserts the output signal Cout. When the value of the input signal A is 'bl lll', the end detection circuit 20g detects the end and asserts the output signal F.
  • the generation circuit 21 in FIG. 5 is configured by a circuit that extracts only an error detection circuit 21d and an end detection circuit 21g that perform important processing for the logic circuit 20 to realize its function.
  • the error detection circuit 21d detects that the input signal A is in error and asserts the output signal E ', and the input signal A becomes 4'. If the value is bill 1, the end detection circuit 21g detects the end and asserts the output signal F ,. The generation circuit 21 does not output anything when the input signal A is other than the above two values.
  • the output signal E from the error detection circuit 20d of the logic circuit 20 and the output signal E ′ from the error detection circuit 21d of the generation circuit 21 are determined to match by the determination circuit 13 in FIG.
  • the output signal F from the end detection circuit 20g of the logic circuit 20 and the output signal F 'from the end detection circuit 21g of the generation circuit 21 are determined to be coincident by the judgment circuit 13, which may cause deterioration of the logic circuit 20 over time. The resulting failure is determined.
  • the failure is determined only for the error detection circuit 20d and the end detection circuit 20g, which are important functions of the logic circuit 20, so that the circuit scale of the generation circuit 21 is effectively reduced. It is possible to do.
  • the error detection circuit 20d of the logic circuit 20 and the error detection circuit 21d of the generation circuit 21 have the same logic, and are generated with the end detection circuit 20g of the logic circuit 20.
  • the present invention also simply describes the input signal A, the output signal E ', and the output signal F
  • the logic of the logic circuit 20 is completely different from the logic of the logic circuit 20 so that only the constraint that the relationship between the input signal A and the output signal E and the output signal F of the logic circuit 20 is the same. May be designed.
  • FIG. 6 shows a block diagram of the semiconductor integrated circuit 40 in the present embodiment.
  • the semiconductor integrated circuit 40 shown in the figure includes a logic circuit 41 to be inspected, a generation circuit 42 that generates a criterion S, and a determination circuit 43, as in the first embodiment.
  • FIG. 7 shows a specific example of the internal configuration of the logic circuit 41 to be inspected.
  • the logic circuit 41 shown in the figure is constituted by an 8-bit register circuit having eight l-bit flip-flop circuits 41a to 41h. Each of the flip-flop circuits 41a to 41h is reset by receiving a reset signal in common, and 8 bits are initialized to “8 ′ hOO” in which all 8 bits are 0 values.
  • the logic circuit 41 is the 8-bit register circuit shown in FIG. 7, when the reset state of the register circuit is important, the generation circuit 42 shown in FIG. As the expected value S, the logic that outputs a fixed value of “8, hOOj” is completely different from the logic of the 8-bit register circuit in Fig. 7.
  • the generation circuit 42 when the generation circuit 42 receives a reset signal as an input signal, the generation circuit 42 outputs the reset signal as a determination period signal T, or initializes the logic circuit 41 based on a plurality of input signals.
  • a reset signal is generated and output as a determination period signal T.
  • This reset signal (determination period signal) T is commonly input to the eight flip-flop circuits 41a to 41h of the logic circuit 41 as the reset signal shown in FIG. Therefore, the determination period signal (reset signal) T is a predetermined output signal out which is output when the logic circuit 41 in FIG. 7 is in a reset state, that is, ⁇ 8 ′ h00 '' in which all 8 bits are 0 values. Specify the period (specifically, reset state) in which the output signal abnormality should be detected.
  • the determination circuit 43 includes an AND circuit 43a and an exclusive OR circuit 43b.
  • the output signal out from the logic circuit 41 and the criterion (expected value) S from the generation circuit 42 are input to the exclusive OR circuit 43b, and the exclusive ORed output signal is Input to AND circuit 43a.
  • the judgment period signal T output from the generation circuit 42 is further input to the AND circuit 43a.
  • the output signal of the AND circuit 43a is output to the conversion circuit 44 and the interrupt circuit 45 as an output signal (error signal Er) of the judgment circuit 43.
  • the determination period signal T is output as a signal having a logical value of 1, and this determination period signal T Since the signal is input to one input side of the D circuit 43a, the output of the AND circuit 43a depends on the input signal of the other input side, that is, the output signal of the exclusive OR circuit 43b. Therefore, when the output signal out of the logic circuit 41 matches the expected value S (“8′hOOj”), the output of the exclusive OR circuit 43b becomes a logical value 0, and the error signal Er from the determination circuit 43 is negated. On the other hand, when the output signal out of the logic circuit 41 does not match the expected value S, the output of the exclusive OR circuit 43b becomes a logical value 1, and the error signal Er is asserted from the determination circuit 43.
  • the logical value of the determination period signal T is output as 0, so that the error signal Er output from the AND circuit 43a of the determination circuit 43 is exclusive.
  • the logic value always becomes 0 regardless of the output logic value of the OR circuit 43b, and the state is negated.
  • the present embodiment it is possible to output the error signal Er from the determination circuit 43 only in the reset state in which the determination period signal (reset signal) T has been output.
  • the predetermined output signal out from the inspection target logic circuit 41 and the expected value S (“8, hOOj”) generated by the generation circuit 42 do not match, the error signal Er is asserted from the determination circuit 43, and the logic circuit 41 An abnormality of the output signal out is detected, and a failure due to aging of the semiconductor integrated circuit 40 is found.
  • the generation circuit 42 is completely different from the logic of the logic circuit 41 shown in FIG. 7, and generates the determination criterion S with the logic of outputting a fixed value of “8 ′ h0 0”.
  • the circuit scale is much smaller than that of the logic circuit 41.
  • the generation circuit 42 sets the determination criterion S to a value other than the determination period. There is no need to add a complicated configuration that guarantees not to be generated during the period (non-reset state). Therefore, the configuration of the generation circuit 42 can be further simplified, and the size of the generation circuit 42 can be further reduced.
  • the conversion circuit 44, the interrupt circuit 45, and the CPU 46 shown in FIG. 6 are the same as those in the configuration shown in FIG.
  • the period during which the error signal Er from the determination circuit 43 can be output is limited by the determination period signal T.
  • the present invention is not limited to this.
  • the period of the generation operation of the criterion S in the generation circuit 42 may be further limited. In this case, the generation circuit 42 does not always operate, and operates only while the determination period signal T is being output, so that the power consumption is low.
  • the generation circuit 42 when the reset state of the logic circuit 41 is an important function, the generation circuit 42 is configured with a logic that outputs a fixed value of “8 ′ h00”.
  • the logic that outputs the output signal in the set state as a fixed value may be configured as the generation circuit 42.
  • the generation circuits 12 and 42, the determination circuits 13 and 43, the conversion circuits 14 and 44, the interrupt circuits 15 and 45, and the CPUs 16 and 46 include the logic circuit 11 41 and 41 are provided in the same semiconductor integrated circuit.
  • the present invention is also applicable to a semiconductor integrated circuit including a logic circuit and a semiconductor including a generation circuit and the like provided in another semiconductor integrated circuit. It goes without saying that a semiconductor system constituted by an integrated circuit is included.
  • FIG. 8 shows an example in which the semiconductor system including the semiconductor integrated circuit of the first embodiment is used as a vehicle engine control system.
  • an error signal Er is sent to a display unit to display the failure of the semiconductor integrated circuit 10.
  • the engine speed is gradually reduced based on the speed information from the drive train, and brake control is performed to stop the vehicle safely.
  • FIG. 9 shows an example in which a semiconductor system including the semiconductor integrated circuit of the first embodiment is used as a motor control system for a robot.
  • This motor control system sends an error signal Er to a display unit to display a failure of the semiconductor integrated circuit 10 when a failure due to aging or the like of the logic circuit 11 in the semiconductor integrated circuit 10 is detected. At the same time, the robot can be stopped by stopping the operation of the motor.
  • FIG. 10 shows a security management system for a semiconductor system including the semiconductor integrated circuit of the first embodiment. An example when used as a stem is shown.
  • This crime prevention management system when a failure due to aging or the like of the logic circuit 11 in the semiconductor integrated circuit 10 provided in a home security device is detected, an error signal Er is displayed on a display unit provided in the security device. To indicate the failure of the security device incorporating the semiconductor integrated circuit 10, and also to notify the failure of the security device by sending an error signal Er to the failure receiving unit of the security management system.
  • FIG. 11 shows an example in which a semiconductor system including the semiconductor integrated circuit of the first embodiment is used as an ATM management system.
  • an error signal Er is sent to a display unit in the ATM to display the failure of the semiconductor integrated circuit 10 and to manage the ATM. Then, an error signal Er is also sent to the failure receiving section of the management system in the bank to notify that the ATM has failed.
  • FIG. 12 shows an example in which a semiconductor system including the semiconductor integrated circuit of the first embodiment is used as a home network system.
  • home appliances such as telephones, televisions, DVDs, and personal computers are each equipped with a home network system N including a semiconductor integrated circuit 10 (in FIG. 1, a home in a telephone is shown). Show only network system N! /, RU).
  • These home network systems are controlled by a home network control system C.
  • the home network control system C is notified that the telephone has failed, and the home network control system C receiving the notification notifies the home network control system C of the failure.
  • the display indicates that the telephone is out of order and disables control of using the telephone. In this case, if the control does not use the telephone, the execution is possible.
  • the semiconductor integrated circuit included in the semiconductor system is the semiconductor integrated circuit 10 shown in FIG. 1 or FIG. 3, but the semiconductor integrated circuit 4 shown in FIG. Of course, it can be set to 0. Industrial applicability
  • the present invention failure detection due to aged deterioration of a logic circuit to be inspected can be performed by a small-scale generation circuit that generates a determination criterion without using a mirror circuit. Therefore, the present invention is useful as a semiconductor integrated circuit that detects a failure due to aging of a built-in logic circuit with a small increase in area and low power consumption.

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Abstract

　半導体集積回路に備えた論理回路１１の経年劣化等に起因する故障を判定する場合に、論理回路１１の論理とは異なる論理で生成された生成回路１２が備えられる。この生成回路１２は、前記論理回路１１が出力する所定出力信号ｏｕｔに対する異常／正常の判定基準Ｓを生成する。この生成回路１２は、前記論理回路１１の回路規模よりも小規模で構成されるように、論理回路１１の一部の論理のみで構成されたり、又は論理回路１１の論理とは全く異なる論理で構成されて、判定基準Ｓを生成する。生成回路１２からの判定基準Ｓと論理回路１１の出力信号ｏｕｔとは、判定回路１３において比較される。

Description

明 細 書
半導体集積回路及びその半導体集積回路を含んだ半導体システム 技術分野
[0001] 本発明は、半導体集積回路、特に、その内部に備える論理回路の故障検出に関 するものである。
背景技術
[0002] 一般に、高い信頼性が要求される半導体集積回路においては、その出荷前には入 念な故障検査が行われて、確実に正常動作する半導体集積回路のみが製品化され る。しかし、このような半導体集積回路であっても、出荷後に経年劣化等に起因して 故障が生じる場合がある。
[0003] このような経年劣化等に起因する半導体集積回路の故障の検出方法として、従来 、特許文献 1に記載された技術がある。この技術は、半導体集積回路に内蔵される 故障検査対象の論理回路とは別途に、この論理回路と同一構成の論理回路をミラー 回路として設け、この両論理回路の出力同士を比較して、その出力結果同士が異な る場合にエラーと判定している。この故障検出方法は、ミラー回路手法と呼ばれてい る。
特許文献 1：特開平 11 305991号公報
発明の開示
発明が解決しょうとする課題
[0004] し力しながら、前記従来のミラー回路手法では、故障検査の対象としている論理回 路と同一の論理回路を別途設ける必要があり、そのため、回路面積が増大してしまう という問題がある。
[0005] 本発明は、前記問題を解決するものであり、その目的は、半導体集積回路に備える 論理回路の故障を検出する場合に、ミラー回路を設けず、回路規模の小さい回路で 故障検出用の判定基準を生成することにある。
課題を解決するための手段
[0006] 前記目的を達成するために、本発明では、故障検査の対象の論理回路の特定の 状態、例えば重要な機能等を行っている状態に限って故障検査すれば、経年劣化 に起因する故障の検査としてはほぼ十分であるとして、その重要な機能等の特定の 状態のみを、検査対象の論理回路とは異なる論理で小規模で生成し、その生成した 回路の出力信号を判定基準として検査対象の論理回路の出力信号の異常を検出す ることとする。
[0007] すなわち、本発明の半導体集積回路は、少なくとも所定出力信号を出力する論理 回路と、前記論理回路の論理とは異なる論理で、且つ前記論理回路の回路規模より も小さい回路規模で、前記所定出力信号に対する判定基準を生成する生成回路と、 前記生成回路により生成された判定基準を受け、この判定基準に基づいて、前記論 理回路力 の所定出力信号の異常を検出し、この異常の検出時に前記論理回路の 故障と判定してエラー信号を出力する判定回路とを備えたことを特徴とする。
[0008] 本発明は、前記半導体集積回路において、前記生成回路は、前記論理回路の論 理のうちの一部の論理と同じ論理で前記判定基準を生成することを特徴とする。
[0009] 本発明は、前記半導体集積回路において、前記生成回路は、前記論理回路の論 理とは全く異なる論理で前記判定基準を生成することを特徴とする。
[0010] 本発明は、前記半導体集積回路において、前記生成回路は、前記論理回路から の所定出力信号の異常を検出すべき期間を指定する判定期間信号をも生成し、前 記判定回路は、前記判定期間信号の出力時においてのみ、前記生成回路の判定基 準に基づいて前記論理回路力 の所定出力信号の異常を検出することを特徴とする
[0011] 本発明は、前記半導体集積回路において、前記判定回路力 エラー信号が出力さ れた時、このエラー信号を受けて、前記論理回路からの所定出力信号に代えて前記 生成回路により生成された判定基準を前記所定出力信号として外部出力する変換 回路を備えたことを特徴とする。
[0012] 本発明は、前記半導体集積回路において、前記論理回路を動作させる CPUと、前 記判定回路力もエラー信号が出力された時、このエラー信号を受けて、前記 CPUの 動作を停止させる割込回路とを備えたことを特徴とする。
[0013] 本発明の半導体システムは、前記半導体集積回路と、前記半導体集積回路に備え る論理回路を動作させる CPUと、前記半導体集積回路に備える判定回路からエラー 信号が出力された時、このエラー信号を受けて、前記 CPUの動作を停止させる割込 回路とを備えたことを特徴とする。
[0014] 以上により、本発明では、検査対象の論理回路が例えば重要な機能等の特定の状 態となつて所定出力信号を出力する際には、この所定出力信号の判定基準が生成 回路から生成されて出力され、その判定基準に基づいて判定回路が所定出力信号 の異常を検出し、その異常検出時にエラー信号が出力されることになる。
[0015] ここで、生成回路は、検査対象の論理回路の論理とは異なる論理で生成されて!ヽ て、検査対象の論理回路からの所定判定信号に対する判定基準のみを生成する小 規模回路に構成できるので、従来のようにミラー回路を使用することなぐ検査対象 の論理回路の故障を実際上支障なく判定することが可能である。
[0016] 特に、本発明では、生成回路力も判定期間信号が出力されている判定期間でのみ 、判定回路は判定基準に基づいて検査対象の論理回路からの所定出力信号の異 常を検出するので、その判定期間以外の期間では生成回路が誤って判定基準を生 成しても問題がない。従って、その判定期間以外の期間では判定基準が必ず生成さ れな 、よう保証する複雑な構成の生成回路を設ける場合に比して、生成回路の構成 を簡易にでき、より一層に生成回路を小規模にできる。
発明の効果
[0017] 以上説明したように、本発明によれば、ミラー回路を使用せず、判定基準を生成す る小規模の生成回路でもって検査対象の論理回路の経年劣化等に起因する故障検 出を行うことができるので、検査対象の論理回路の経年劣化等に起因する故障検出 を最小限の面積増加及び電力増加でもって行うことが可能である。
[0018] 特に、本発明によれば、生成回路の判定基準に基づく論理回路の所定出力信号 の異常検出を判定期間でのみ行う構成としたので、生成回路の規模をより一層に小 規模にできる効果を奏する。
図面の簡単な説明
[0019] [図 1]本発明の第 1の実施形態の半導体集積回路を示すブロック図である。
[図 2]同半導体集積回路に備える論理回路のステートマシンのバブルチャートを示す 図である。
圆 3]同半導体集積回路の具体的構成を示す図である。
圆 4]同半導体集積回路に備える論理回路の具体例を示す図である。
圆 5]図 4に示した論理回路の出力信号に対する判定基準信号を生成する生成回路 の構成を示す図である。
圆 6]本発明の第 2の実施形態の半導体集積回を示すブロック図である。
圆 7]同半導体集積回路に備える論理回路の具体的構成を示す図である。
圆 8]本発明の第 3の実施形態の半導体システムを示す図である。
圆 9]本発明の第 4の実施形態の半導体システムを示す図である。
圆 10]本発明の第 5の実施形態の半導体システムを示す図である。
圆 11]本発明の第 6の実施形態の半導体システムを示す図である。
圆 12]本発明の第 7の実施形態の半導体システムを示す図である。
符号の説明
[0020] 10、 40 半導体集積回路
11、 20 論理回路
12、 21 生成回路
13、 43 判定回路
14、 44 変換回路
15、 45 割込回路
16、 46 CPU
S 判定基準信号 (判定基準）
T 判定期間信号
Er エラー信号
発明を実施するための最良の形態
[0021] 以下、本発明の実施形態を図面に基づいて詳細に説明する。
[0022] (第 1の実施形態）
図 1及び図 3は、本発明の第 1の実施形態の半導体集積回路のブロック図を示す。
[0023] 同図において、半導体集積回路 10の内部には、故障検査の対象となる論理回路 1 1と、この論理回路 11と並列にこの論理回路 11の故障の判定に用いる判定基準を 生成する生成回路 12とが配置される。
[0024] 最初に、前記検査対象の論理回路 11の構成を説明する。図 2は、前記論理回路 1 1内にあるステートマシンのバブルチャートを示す。このステートマシンは、 IDLE状態 の際に E信号が入力された時に状態 STATE— C1に遷移し、 F信号が入力された時 に状態 STATE— D1に遷移する。更に、状態 STATE— C4において G信号が入力 された時には IDLE状態に遷移する。前記 G信号が入力されるのは、状態 STATE _C4に対する場合のみである。
[0025] 図 3において、論理回路 11内のステートマシン Pは、前記図 2に示したバブルチヤ ートの全ての遷移を満たす回路である。一方、生成回路 12内のステートマシン Qは、 図 2のバブルチャートの左半分である IDLE状態から状態 STATE— C1— STATE —C4の遷移部分が論理回路 11の機能上重要である場合に、これ等の左半分の遷 移部分のみを満たす回路である。即ち、生成回路 12の論理は、検査対象の論理回 路 11の論理とは異なって、論理回路 11の全ての論理のうち一部の論理と同じ論理 を持つ。
[0026] 図 3に具体的に示した半導体集積回路 10には、 6つの入力信号 E— Jが入力され、 検査対象の論理回路 11には、その全ての入力信号 E— Jが入力される一方、生成回 路 12では、図 2のバブルチャートの左半分である IDLE状態から STATE— C1— ST ATE— C4の遷移部分に対応する入力信号 E、 G— Jのみが入力され、信号 Fは入力 されない。更に、図 3の生成回路 12には、ステートマシン Qの他に、フリップフロップ 回路 12aと、 4個の 2入力の AND回路 12bとが備えられる。前記 AND回路 12bは、 図 2に示したバブルチャートの左半分の遷移部分に対応する 4つの入力信号 E及び H— Jが各々入力される。また、前記フリップフロップ回路 12aは、信号 Eがアサートさ れた時にセットされ、信号 Gがアサートされた時にリセットされる。このフリップフロップ 回路 12aの出力は、前記 4個の AND回路 12bに共通に入力されている。前記 4個の AND回路 12bの出力及び信号 Gとが前記ステートマシン Qに入力される。
[0027] 前記フリップフロップ回路 12a及び 4個の AND回路 12bにより、信号 Eの入力後は 、この信号 E及び信号 H、 I、 Jのステートマシン Qへの入力を許容して、ステートマシン Qを IDLE状態から STATE— C 1— STATE— C4の状態へ遷移させた後、信号 G の入力時には、前記信号 E、 H— Jのステートマシン Qへの入力を禁止して、ステート マシン Qを STATE— C4状態から IDLE状態に遷移させる構成として!/、る。従って、 ステートマシン Qは、信号 Gの入力時には、検査対象の論理回路 11の IDLE状態に おいて、この論理回路 11から出力信号 (所定出力信号) outが出力される際に、その 出力信号 outに対する判定基準 Sを出力する。
[0028] 尚、前記フリップフロップ回路 12a及び 4個の AND回路 12bは、例えば入力信号 J が図 2のバブルチャートの右半分での遷移の何れかを行わせる信号でもある場合等 には、ステートマシン Qが信号 Gの入力時 (判定基準 Sの本来の出力時)以外の際に 誤って判定基準 Sを生成して出力する誤動作を防止するためである。
[0029] 前記論理回路 11の出力信号 outと前記生成回路 12からの判定基準 Sとは、判定 回路 13に入力される。この判定回路 13は、 2入力の AND回路 13aを有し、その AN D回路 13aの一方の入力側には、前記生成回路 12からの判定基準 Sが、他方の入 力側には前記論理回路 11の出力信号 outを反転させた反転出力信号が入力され、 それら 2つの信号の論理積を判定結果として出力する。この AND回路 13aにより、論 理回路 11の出力信号 outと生成回路 12の判定基準 Sとが一致する場合には論理値 0が AND回路 13aから出力され、一方、前記両信号が不一致の場合には、論理値 1 のエラー信号 Erが AND回路 13aから出力されて、前記論理回路 11の経年劣化等 に起因する故障が検出される。
[0030] 前記判定回路 13からのエラー信号 Erは、変換回路 14と割込回路 15とに送られる 。変換回路 14では、前記判定回路 13のエラー信号 Erがセレクタ回路 14aに入力さ れる。このセレクタ回路 14aは、判定回路 13からエラー信号 Erがアサートされていな い論理値 0のときには、論理回路 11の出力信号 outを選択して出力する。一方、エラ 一信号 Erが論理値 1でアサートされたときには、論理回路 11の出力信号 outに代え て、生成回路 12の判定基準 Sを選択して出力する。これにより、論理回路 11からの 出力信号 outの異常時、即ち、論理回路 11の経年劣化等に起因する故障時には、 生成回路 12からの判定基準 S (論理回路 11が出力すべき正しい出力信号 out)が半 導体集積回路 10から外部に出力される。 [0031] 前記割込回路 15は、前記判定回路 13からのエラー信号 Erがアサートされた論理 回路 11の故障検出時には、そのエラー信号 Erを受けて、論理回路 11の動作を制御 する CPU 16に対して、その CPU 16の動作を停止させる割込ルーチンを動作させる 信号を CPU16に出力する。 CPU6は、前記割込回路 15から信号を受けて、その割 込ルーチンの終了と同時に動作を停止する。従って、論理回路 11の故障に伴う誤動 作が未然に防止される。
[0032] 本実施形態では、判定基準 Sを生成する生成回路 12は、論理回路 11の図 2に示 したバブルチャートの論理の全部でなぐその左半分の論理で構成されて 、るので、 従来のように論理回路 11と同一構成のミラー回路を別途設ける場合に比して小規模 となり、検査対象の論理回路 11の経年劣化等に起因する故障を小規模で実際上支 障なく判定することが可能である。
[0033] (変形例）
前記第 1の実施形態では、論理回路の機能が重要な機能とそれほど重要でない機 能とに明確に分類される場合に、重要な機能のみについて経年劣化等に起因する 故障を判定して、回路規模を削減した。
[0034] しかし、本発明は、論理回路の機能が重要な機能のみを他とは明確に分離して切 り出せる場合に限らず、例えば、論理回路が種々の一連の機能を実現する場合に、 それ等の機能内に含まれる重要な機能のみについて故障を判定する場合にも同様 に適用可能である。以下、この場合における一例を説明する。
[0035] 図 4は、検査対象の論理回路 20のブロック図を示す。また、図 5は判定基準を生成 する生成回路 21のブロック図を示す。図 4の論理回路 20は、エラー検出回路 20dと 、 Bフォーマット検出回路 20eと、 Cフォーマット検出回路 20fと、終了検出回路 20gと 力も構成される。この論理回路 20では、入力信号 Aが入力されると、その入力信号 A に応じて前記 4つの回路 20d— 20gが所定の処理を行って、各々出力信号 E、 Bout 、 Cout及び Fを出力する。具体的に例示して説明すると、例えば、入力信号 Aが 4' b 0000の値の場合には、エラー検出回路 20dは入力信号 Aがエラーであると検出して 出力信号 Eをアサートする。また、入力信号 A力 ' b0101の値の場合には、 Bフォー マット検出回路 20eは入力信号 Aが Bフォーマットであると検出して出力信号 Boutを アサートする。更に、入力信号 Aが 4，bl010の値の場合には、 Cフォーマット検出回 路 20fは入力信号 A力 フォーマットであると検出して出力信号 Coutをアサートする 。また、入力信号 A力 ' bl l l lの値の場合には、終了検出回路 20gは終了を検出し て出力信号 Fをアサートする。
[0036] 一方、図 5の生成回路 21は、前記論理回路 20がその機能を実現する上で重要な 処理を行うエラー検出回路 21d及び終了検出回路 21gのみを抽出した回路で構成 される。この生成回路 21では、入力信号 A力 W bOOOOの値の場合には、エラー検出 回路 21dは入力信号 Aがエラーであると検出して出力信号 E'をアサートし、入力信 号 Aが 4' bi l l 1の値の場合には、終了検出回路 21gは終了を検出して出力信号 F， をアサートする。生成回路 21は、入力信号 Aが前記の 2つの値以外の場合には、何 も出力しない。
[0037] 本変形例では、論理回路 20のエラー検出回路 20dからの出力信号 Eと生成回路 2 1のエラー検出回路 21dからの出力信号 E'とが図 3の判定回路 13で一致判定される と共に、論理回路 20の終了検出回路 20gからの出力信号 Fと生成回路 21の終了検 出回路 21gからの出力信号 F'とが判定回路 13で一致判定されて、論理回路 20の 経年劣化等に起因する故障が判定される。
[0038] 従って、本変形例においても、論理回路 20の機能のうち重要な機能であるエラー 検出回路 20d及び終了検出回路 20gのみについて故障を判定するので、生成回路 21の回路規模を有効に削減することが可能である。
[0039] 尚、本変形例では、論理回路 20のエラー検出回路 20dと生成回路 21のエラー検 出回路 21dとは相互に同一の論理であり、また論理回路 20の終了検出回路 20gと生 成回路 21の終了検出回路 21gとは相互に同一の論理であるとして説明したが、本発 明は、その他、生成回路 21の構成として、単にその入力信号 Aと出力信号 E'及び出 力信号 F'との関係が、論理回路 20の入力信号 Aと出力信号 E及び出力信号 Fとの 関係と同一であるという制約のみを満たすように、論理回路 20の論理とは全く異なる 論理で別個独立に設計しても良い。
[0040] (第 2の実施形態）
次に、本発明の第 2の実施形態の半導体集積回路について説明する。 [0041] 図 6は、本実施形態における半導体集積回路 40のブロック図を示す。同図に示す 半導体集積回路 40は、第 1の実施形態と同様に、検査対象の論理回路 41と、判定 基準 Sを生成する生成回路 42と、判定回路 43とを備える。
[0042] 前記検査対象の論理回路 41の内部構成の一具体例を図 7に示す。同図の論理回 路 41は、 lbitの 8個のフリップフロップ回路 41a— 41hを有する 8bitのレジスタ回路 により構成される。前記各フリップフロップ回路 41a— 41hは、共通にリセット信号を受 けてリセットされ、レジスタ値として 8ビットが全て 0値の「8' hOO」に初期化される。
[0043] 一方、図 6に示した生成回路 42は、論理回路 41が図 7に示した 8bitのレジスタ回 路である場合に、そのレジスタ回路のリセット状態が重要であるときに、判定基準とし ての期待値 Sとして、図 7の 8bitのレジスタ回路の論理とは全く異なる「8， hOOjの固 定値を出力する論理で構成される。
[0044] 更に、前記生成回路 42は、入力信号としてリセット信号を受けた時にはこのリセット 信号を判定期間信号 Tとして出力したり、又は複数の入力信号に基づいて論理回路 41をリセットすべき初期化条件を検出した際には、リセット信号を判定期間信号 Tとし て生成し、出力する。このリセット信号 (判定期間信号) Tは図 7に示したリセット信号と して、論理回路 41の 8個のフリップフロップ回路 41a— 41hに共通に入力される。従 つて、前記判定期間信号 (リセット信号) Tは、図 7の論理回路 41がリセット状態にある 時に出力される所定出力信号 out、即ち、 8ビットが全て 0値の「8' h00」である出力 信号の異常を検出すべき期間 (具体的には、リセット状態)を指定する。
[0045] また、前記判定回路 43は、 AND回路 43aと、 exclusive OR回路 43bとを備える。前 記 exclusive OR回路 43bには、論理回路 41からの出力信号 outと、前記生成回路 4 2からの判定基準 (期待値) Sとが入力され、その排他的論理和された出力信号は、 前記 AND回路 43aに入力される。この AND回路 43aには、更に、前記生成回路 42 力 出力された判定期間信号 Tが入力される。この AND回路 43aの出力信号は、判 定回路 43の出力信号 (エラー信号 Er)として変換回路 44及び割込回路 45へ出力さ れる。
[0046] 前記判定回路 43の構成では、故障判定すべき期間（リセット状態)では、判定期間 信号 Tは論理値 1の信号として出力され、この判定期間信号 Tが判定回路 43の AN D回路 43aの一方の入力側に入力されるので、この AND回路 43aの出力は他方の 入力側の入力信号、即ち、 exclusive OR回路 43bの出力信号に依存する。従って、 論理回路 41の出力信号 outと期待値 S (「8 ' hOOj )とが一致する場合は、 exclusive OR回路 43bの出力は論理値 0となって、判定回路 43からのエラー信号 Erはネゲー トされ、一方、論理回路 41の出力信号 outと期待値 Sとが不一致の場合には、 exclusive OR回路 43bの出力が論理値 1となって、判定回路 43からエラー信号 Erが アサートされる。
[0047] 一方、故障判定しない期間 (非リセット状態)では、判定期間信号 Tの論理値は 0と して出力されるので、判定回路 43の AND回路 43aの出力であるエラー信号 Erは、 exclusive OR回路 43bの出力論理値に関係なぐ常に論理値 0となって、ネゲートさ れた状態となる。
[0048] 従って、本実施形態では、判定期間信号 (リセット信号) Tが出力されたリセット状態 に限って、判定回路 43からのエラー信号 Erの出力が可能になり、この可能状態にお いて、検査対象の論理回路 41からの所定出力信号 outと生成回路 42で生成された 期待値 S (「8， hOOj )とが不一致となると、判定回路 43からエラー信号 Erがアサート されて、論理回路 41の出力信号 outの異常が検出され、半導体集積回路 40の経年 劣化等に起因する故障が発見される。
[0049] ここに、生成回路 42は、図 7に示した論理回路 41の論理とは全く異なって、「8' h0 0」の固定値を出力する論理でもって判定基準 Sを生成するので、論理回路 41よりも 回路規模が極めて小規模で済む。
[0050] し力も、判定回路 43からのエラー信号 Erの出力の可能期間が判定期間信号丁の 出力されたリセット状態に限定されているので、生成回路 42は判定基準 Sを判定期 間以外の期間 (非リセット状態)で生成しないよう保証する複雑な構成を付加する必 要がない。従って、生成回路 42の構成を一層に簡易にでき、生成回路 42をより一層 小規模にできる。図 6に示した変換回路 44、割込回路 45及び CPU46は図 1に示し た構成と同様であるので、その説明を省略する。
[0051] 尚、本実施形態では、判定期間信号 Tにより判定回路 43からのエラー信号 Erの出 力の可能期間を制限したが、本発明はこれに限定されず、例えば、期間判定信号に より生成回路 42での判定基準 Sの生成動作の期間を制限しても良い。この場合には 、生成回路 42は常時動作せず、判定期間信号 Tの出力中にだけ動作するので、低 消費電力となる。
[0052] 尚、本実施形態では、論理回路 41のリセット状態が重要な機能である場合に、生 成回路 42を、「8' h00」の固定値を出力する論理で構成したが、その他、論理回路 4 1のセット状態が重要な機能である場合には、そのセット状態での出力信号を固定値 として出力する論理を生成回路 42として構成しても良いのは勿論である。
[0053] また、前記第 1及び第 2の実施形態では、生成回路 12、 42、判定回路 13、 43、変 換回路 14、 44、割込回路 15、 45及び CPU16、 46は、論理回路 11、 41と同一の半 導体集積回路内に備えたが、本発明はその他、これ等が他の半導体集積回路内に 備えられて ヽて、論理回路を含む半導体集積回路と生成回路等を含む半導体集積 回路とにより構成される半導体システムとなる場合も含まれるのは、勿論である。
[0054] (第 3の実施形態）
図 8は、第 1の実施形態の半導体集積回路を含む半導体システムを車のエンジン 制御システムとして使用した場合の一例を示す。
[0055] このエンジン制御システムは、半導体集積回路 10内の論理回路 11の経年劣化等 に起因する故障が検出されると、表示部にエラー信号 Erを送って半導体集積回路 1 0の故障を表示すると共に、駆動系からの速度情報を基にエンジンの回転数を徐々 に下げ、更にブレーキ制御を行って、安全に車を停止させる。
[0056] (第 4の実施形態）
図 9は、第 1の実施形態の半導体集積回路を含む半導体システムをロボットのモー ター制御システムとして使用した場合の一例を示す。
[0057] このモーター制御システムは、半導体集積回路 10内の論理回路 11の経年劣化等 に起因する故障が検出されると、表示部にエラー信号 Erを送って半導体集積回路 1 0の故障を表示すると共に、モーターの動作を停止させて、ロボットを停止させること ができる。
[0058] (第 5の実施形態）
図 10は、第 1の実施形態の半導体集積回路を含む半導体システムを防犯管理シ ステムとして使用した場合の一例を示す。
[0059] この防犯管理システムは、家庭の防犯装置に設けた半導体集積回路 10内の論理 回路 11の経年劣化等に起因する故障が検出されると、防犯装置に設けた表示部に エラー信号 Erを送って、半導体集積回路 10を内蔵する防犯装置の故障を表示させ ると共に、防犯管理システムの故障受信部にもエラー信号 Erを送って防犯装置の故 障を知らせる。
[0060] (第 6の実施形態）
図 11は、第 1の実施形態の半導体集積回路を含む半導体システムを ATM管理シ ステムとして使用した場合の一例を示す。
[0061] ATM内に備えた半導体集積回路 10の論理回路 11で故障が検出されると、 ATM 内の表示部にエラー信号 Erを送って半導体集積回路 10の故障を表示させると共に 、 ATMを管理して 、る銀行内の管理システムの故障受信部にもエラー信号 Erを送 つて ATMが故障したことを知らせる。
[0062] (第 7の実施形態）
図 12は、第 1の実施形態の半導体集積回路を含む半導体システムをホームネット ワークシステムとして使用した場合の一例を示す。
[0063] 本実施形態では、電話、テレビ、 DVD、パソコン等の家電製品には、各々、半導体 集積回路 10を含んだホームネットワークシステム Nが搭載されている（同図では、電 話内のホームネットワークシステム Nのみを図示して!/、る）。これ等のホームネットヮー クシステムは、ホームネットワーク制御システム Cにより制御される。例えば、電話に搭 載されている半導体集積回路 10で故障が検出されると、ホームネットワーク制御シス テム Cに電話が故障したことが通知され、その通知を受けたホームネットワーク制御シ ステム Cは、表示部に電話が故障であることを表示すると共に、電話を使用する制御 を行えなくする。この場合、電話を使用しない制御であるならば、その実行は可能で ある。
[0064] 尚、前記第 3—第 7の実施形態では、半導体システムに含まれる半導体集積回路 を図 1又は図 3に示した半導体集積回路 10としたが、図 6に示した半導体集積回路 4 0としても良 、のは勿論である。 産業上の利用可能性
以上説明したように、本発明は、検査対象の論理回路の経年劣化等に起因する故 障検出を、ミラー回路を使用せず、判定基準を生成する小規模の生成回路でもって 行うことができるので、内蔵する論理回路の経年劣化等に起因する故障検出を面積 増加少なく且つ電力消費少なく行う半導体集積回路として有用である。

Claims

請求の範囲
[1] 少なくとも所定出力信号を出力する論理回路と、
前記論理回路の論理とは異なる論理で、且つ前記論理回路の回路規模よりも小さ い回路規模で、前記所定出力信号に対する判定基準を生成する生成回路と、 前記生成回路により生成された判定基準を受け、この判定基準に基づいて、前記 論理回路力 の所定出力信号の異常を検出し、この異常の検出時に前記論理回路 の故障と判定してエラー信号を出力する判定回路とを備えた
ことを特徴とする半導体集積回路。
[2] 前記請求項 1記載の半導体集積回路において、
前記生成回路は、前記論理回路の論理のうちの一部の論理と同じ論理で前記判 定基準を生成する
ことを特徴とする半導体集積回路。
[3] 前記請求項 1記載の半導体集積回路において、
前記生成回路は、前記論理回路の論理とは全く異なる論理で前記判定基準を生 成する
ことを特徴とする半導体集積回路。
[4] 前記請求項 1記載の半導体集積回路において、
前記生成回路は、前記論理回路力 の所定出力信号の異常を検出すべき期間を 指定する判定期間信号をも生成し、
前記判定回路は、前記判定期間信号の出力時においてのみ、前記生成回路の判 定基準に基づいて前記論理回路力 の所定出力信号の異常を検出する
ことを特徴とする半導体集積回路。
[5] 前記請求項 1一 4の何れか 1項に記載の半導体集積回路において、
前記判定回路力もエラー信号が出力された時、このエラー信号を受けて、前記論 理回路からの所定出力信号に代えて前記生成回路により生成された判定基準を前 記所定出力信号として外部出力する変換回路を備えた
ことを特徴とする半導体集積回路。
[6] 前記請求項 1一 5の何れか 1項に記載の半導体集積回路において、 前記論理回路を動作させる CPUと、
前記判定回路力 エラー信号が出力された時、このエラー信号を受けて、前記 CP uの動作を停止させる割込回路とを備えた
ことを特徴とする半導体集積回路。
前記請求項 1一 6の何れか 1項に記載の半導体集積回路と、
前記半導体集積回路に備える論理回路を動作させる CPUと、
前記半導体集積回路に備える判定回路力もヱラー信号が出力された時、このエラ 一信号を受けて、前記 CPUの動作を停止させる割込回路とを備えた
ことを特徴とする半導体システム。
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