JP2000357124A - デジタル信号処理装置及びこれを有する通信システム - Google Patents

Abstract

(57)【要約】 【課題】 低消費電力で動作するデジタル信号処理装置
を実現する。 【解決手段】 命令デコード回路1-2は、同一の演算を
繰り返し指示する命令をデコードする。アドレスポイン
タ1-1には、前記命令がデータメモリ1-6上の連続する一
部のデータ格納領域に連続してアクセスする場合の初期
アドレスが設定される。クロック供給制御回路1-4は、
前記初期アドレスに基いて、前記命令の繰り返し実行中
に前記データメモリ1-6の何れのメモリバンクを使用す
るかを予め把握決定し、同一演算の繰り返し実行中は、
アクセスされないバンクへのクロック信号の供給を停止
すると共に、アクセスするバンクに対してのみクロック
信号を供給するように、クロックゲート回路1-5にクロ
ック制御信号を出力する。従って、アクセスされないバ
ンクへのクロック信号の供給が停止される分、低消費電
力になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルシグナル
プロセサ等、デジタル信号処理装置及びそのデジタル信
号処理装置を有する通信システムに関し、特に、一層の
低消費電力化を実現するための技術に関する。

【０００２】

【従来の技術】一般に、デジタルシグナルプロセサ等の
デジタル信号処理回路においては、演算に使用する多数
のデータを格納するデータメモリが備えられる。このデ
ータメモリは、通常、データ格納領域が複数のバンクに
分割されている。このようなデジタル信号処理回路で
は、演算に際して、前記データメモリ内の全てのバンク
及びその制御回路にクロック信号が供給されている。

【０００３】

【発明が解決しようとする課題】ところで、デジタル信
号処理回路では、データメモリ上の一定範囲内の連続し
たデータを読み出して、連続積和等の繰り返し処理を行
う場合が多い。このようにデータメモリ上の一定範囲内
の連続したデータを読み出す際には、メモリアクセスア
ドレスがメモリ空間の一部に集中するので、全データメ
モリを稼動状態にする必要が無い。

【０００４】この観点から、従来では、そのような局所
的なデータメモリ空間しかアクセスしない演算の実行中
であっても、常に、全てのバンクに対してクロック信号
が供給されているため、使用されないバンクに対してク
ロック回路で無駄な電力が消費されてしまう問題がある
こと判った。

【０００５】そこで、前記従来技術が持つ問題を解決す
るために、データメモリの各バンクへのアクセス信号を
使用して、所定のバンクへのアクセス信号がアクティブ
になった時にだけこの所定バンクに対してクロック信号
を供給する手法が考えられる。しかし、この考えでは、
アクセス信号でクロック信号の供給、停止を制御するこ
とはタイミング的に非常に困難である。その具体例を示
す。デジタル信号処理回路一例として、図１５に示すパ
イプライン動作をするデジタルシグナルプロセサを挙げ
る。同図において、IDECは命令デコードステージであ
る。ADDECはデータメモリアクセスアドレスデコードス
テージ、即ち、命令デコードステージの結果によりアド
レスポインタレジスタを選択し、アドレスデコードを行
ってデータメモリへアクセスするための制御信号を生成
するステージである。MAは、前記ADDECステージで生成
したデータメモリアクセス信号をデータメモリに与え、
データメモリからデータを読み出し、又はデータメモリ
にデータを書き込むステージである。EXはデータメモリ
から読み出したデータを演算器に入力し、演算を実行す
るステージである。データメモリが動作するのはMAステ
ージであるので、MAステージでデータメモリへクロック
信号を与える必要がある。しかし、データメモリ制御信
号はADDECステージの最後で決まるため、MAステージの
クロック制御には間に合わない。あえてMAステージのク
ロック制御に間に合わせようとすると、ADDECステージ
とMAステージとの間に一段パイプラインステージを追加
する必要が生じて、パイプライン段数が増えてしまい、
演算の高速化を阻害する問題が発生する。

【０００６】本発明の目的は、一定時間使用されないデ
ータメモリ内の一部バンクに対してはクロック信号の供
給を停止して、クロック回路での無駄な電力の消費を低
減することにある。

【０００７】

【課題を解決するための手段】本発明は、前記の課題を
解決するために、デジタル信号処理回路ではデータメモ
リ上の一定範囲内の連続したデータを読み出して同一の
演算を繰り返し実行する場合が多いというデジタル信号
処理の特徴に着目し、同一演算を繰り返す命令を受けた
際には、その命令に基いて、その命令の繰り返し実行中
にアクセスされるデータメモリ内の一部バンクを予め把
握特定し、その特定した一部バンクに対してのみクロッ
ク信号の供給を行って、消費電力の低減を図る。

【０００８】即ち、請求項１記載の発明のデジタル信号
処理装置は、データ格納領域が複数のバンクに分割され
たデータメモリと、前記データメモリから読み出された
データを用いて演算を行う演算手段とを備えたデジタル
信号処理装置において、前記データメモリの全データ格
納領域のうち連続する一部の領域に繰り返しアクセスし
ながら同じ手続きの演算を指定回数繰り返して実行する
命令を受け、この命令をデコードする命令デコード手段
と、前記命令デコード手段のデコード結果を受け、少な
くとも前記データメモリの一部領域に最初にアクセスす
る初期アドレスに基いて、前記データメモリの全バンク
のうち前記命令の繰り返し実行中にアクセスすべきバン
クを特定するバンク特定手段と、前記バンク特定手段に
より特定されたバンクに対してのみクロック信号を供給
するクロック供給手段とを有することを特徴とする。

【０００９】請求項２記載の発明は、前記請求項１記載
のデジタル信号処理装置において、前記命令デコード手
段のデコード結果を受け、前記データメモリの一部領域
に最後にアクセスする終了アドレスを計算する計算手段
を有し、前記バンク特定手段は、前記初期アドレス、及
び前記計算手段により計算された終了アドレスの双方に
基いて、前記命令の実行中にアクセスすべきバンクを特
定することを特徴としている。

【００１０】請求項３記載の発明は、前記請求項２記載
のデジタル信号処理装置において、前記計算手段は、前
記演算を繰り返す前記指定回数と、前記データメモリに
繰り返しアクセス際に次のアドレスを得るためのアドレ
ス更新値とを乗算する乗算器と、前記乗算器の乗算結果
と前記初期アドレスとを加算する加算器とを有すること
を特徴とする。

【００１１】請求項４記載の発明は、前記請求項２記載
のデジタル信号処理装置において、前記計算手段は、前
記データメモリに繰り返しアクセス際に次のアドレスを
得るためのアドレス更新値が２のＮ乗（但し、Ｎは整
数）である場合に、前記演算を繰り返す前記指定回数を
左にＮビット算術シフトする算術シフト回路と、前記算
術シフト回路の算術シフト結果と前記初期アドレスとを
加算する加算器とを有することを特徴とする。

【００１２】請求項５記載の発明は、前記請求項１記載
のデジタル信号処理装置において、前記命令の繰り返し
実行中に、前記データメモリ内のアクセスすべきバンク
の切換えが発生する時を検出する検出手段を有し、前記
バンク特定手段は、前記検出手段の出力を受け、前記命
令の繰り返し実行中にアクセスすべきバンクを、前記検
出された切換発生時に切換えることを特徴とする。

【００１３】請求項６記載の発明は、前記請求項１記載
のデジタル信号処理装置において、前記命令の繰り返し
実行中に、その繰り返し回数を計測する計測手段を有
し、前記バンク特定手段は、前記命令の実行の開始時に
バンク特定信号を前記クロック供給手段に出力し、前記
計測手段により計測された繰り返し回数が前記指定回数
に達した命令の実行の終了時に前記バンク特定信号の出
力を停止することを特徴とする。

【００１４】請求項７記載の発明の通信システムは、前
記請求項１、２、３、４、５又は６記載のデジタル信号
処理装置と、前記信号処理装置を制御する制御装置と、
前記信号処理装置及び制御装置の少なくとも一方と外部
との通信インターフェースを行う通信インターフェース
装置とを備えたことを特徴とする。

【００１５】以上の構成により、請求項１ないし請求項
７記載の発明では、データメモリ上の一定範囲内の連続
したデータを読み出して繰り返し同一の演算を行う命令
を受けた時には、その演算の繰り返し実行中にアクセス
されるデータメモリ内の一部のバンクを予め把握し特定
する。そして、前記繰り返し命令の実行中は、前記特定
した一部バンクに対してのみクロック信号を供給する。
従って、アクセスされないバンクに対するクロック信号
の供給を停止する分、消費電力の削減が可能である。

【００１６】特に、請求項２ないし請求項４記載の発明
では、データメモリ上で連続してアクセスされるデータ
格納領域が複数のバンクに跨る場合であっても、これ等
複数のバンクに対してのみクロック信号を供給すること
が可能である。

【００１７】更に、請求項５記載の発明では、データメ
モリ上で連続してアクセスされるデータ格納領域が複数
のバンクに跨る場合には、これ等複数のバンクがクロッ
ク信号の供給対象として特定されると共に、繰り返し命
令の実行の最初では現にアクセスされているバンクに対
してのみクロック信号が供給され、その後、アクセスさ
れるバンクが切換われば、クロック信号を供給するバン
クも切換わるので、現にアクセスされているバンクに対
してのみクロック信号が供給される。従って、より一層
に低消費電力化が可能である。

【００１８】ここで、データメモリ上の一定範囲内で連
続したアドレスへの繰り返しアクセスは、デジタル信号
処理において頻繁に出現する現象であり、従って、本発
明のデジタル信号処理装置は低消費電力の点で非常に大
きな効果がある。また、一般的に、デジタルシグナルプ
ロセサでは、繰り返し命令の際に、命令メモリへのアク
セス頻度を減らすために、繰り返し指定命令を標準的に
装備しているので、繰り返し実行制御に関連する制御信
号やそれ等を生成する回路が既に回路中に存在するのが
一般的である。従って、本発明では、追加するハードウ
ェアがほとんど増えず、クロック信号の制御のための新
たな追加回路が逆に電力を消費するデメリットも無い。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。

【００２０】（第１の実施の形態）図１は請求項１記載
のデジタル信号処理装置の実施の形態であるデジタルシ
グナルプロセサの一部を示したブロック図である。

【００２１】同図において、データメモリ1-6は、バン
ク0〜バンク3の４バンクから構成される。1-1はアドレ
スポインタレジスタであり、メモリアクセスアドレスが
格納される。1-2は命令デコード回路（命令デコード手
段）であって、繰り返し指定命令、繰り返し指定対象の
メモリアクセス命令のデコードを行い、繰り返し指定命
令に基いて繰り返し回数を、繰り返し対象のメモリアク
セス命令に基いて、使用するアドレスポインタを各々抽
出する。また、この命令デコード回路1-2は、メモリア
クセス命令のデコードの結果、この命令がメモリに対す
るリードアクセス又はライトアクセスの何れであるか等
を示すメモリアクセス種別信号を出力する。

【００２２】また、1-3は、前記命令デコード回路1-2か
ら抽出された繰り返し回数を設定し、繰り返されるメモ
リアクセス命令が実行される毎にカウントダウンするカ
ウンタ（計測手段）である。1-4はクロック供給制御回
路（バンク特定手段）であって、繰り返し対象のメモリ
アクセス命令の初期アドレスに基いて、クロック信号の
供給を行うメモリバンク及び供給を行わないメモリバン
クを決定し、各メモリバンクに対応したクロックゲート
回路1-5にクロック制御信号を出力する。

【００２３】1-7はメモリアクセス制御回路であって、
前記命令デコード回路1-2からメモリアクセス種別信号
を受け、この種別信号及びこの受信時でのメモリアクセ
スアドレスに基づいてメモリ制御信号をデータメモリ1-
6の該当バンクに出力する。データメモリ1-6は、メモリ
アクセス種別信号がリードアクセスを示す場合には、該
当するメモリバンクのデータをデータバス１又は２に出
力する。この時、演算回路（演算手段）1-8は、命令コ
ードで指定された所定の演算を行い、その結果をデータ
レジスタ1-9に格納する。一方、メモリアクセス種別信
号がライトアクセスを示す場合には、データレジスタ1-
9から出力されるライトデータがデータメモリ1-6の該当
するメモリバンクに書き込まれる。

【００２４】前記クロックゲート回路1-5は、データメ
モリ1-6の各メモリバンク０〜３に対応して４個設けら
れ、その各々には、クロック信号が入力されると共に、
前記クロック供給制御回路1-4からのクロック制御信号
が入力される。各クロックゲート回路1-5は、入力され
る前記クロック制御信号が、対応するメモリバンクへの
クロック信号の供給の停止を要求する場合には、前記入
力されたクロック信号を対応するメモリバンクに供給す
ることを阻止する。以上の構成により、繰り返し命令の
実行中にアクセスすべきメモリバンクに対してのみクロ
ック信号を供給するクロック供給手段1-10を構成する。

【００２５】図２はメモリバンクとメモリアドレスの対
応を例示する。このデジタルシグナルプロセサに図３に
示すプログラムソースコードに相当する命令コード列を
信号処理手順として与えた際の動作を説明する。

【００２６】図３において、行番号１はアドレスポイン
タレジスタP0に16進の値"1000"を設定する命令である。
行番号２はアドレスポインタレジスタP1に16進の値"200
0"を設定する命令である。行番号３は繰り返し積和演算
結果が格納される汎用レジスタA0に初期値"0"を設定す
る命令である。行番号４はその次に来る命令を１６回繰
り返すことを指示する命令である。行番号５は１６回繰
り返しを指示された積和演算命令であり、アドレスポイ
ンタレジスタP0で示すメモリの内容とアドレスポインタ
レジスタP1で示すメモリの内容との乗算を行い、その乗
算結果と汎用レジスタA0の内容とを加算し、その加算結
果を再度汎用レジスタA0に格納する命令である。アドレ
スポインタレジスタP0、P1には、積和演算が１回行われ
る毎に各々"1"が加算される。

【００２７】図４は本デジタルシグナルプロセサで図３
の命令手順が実行される時のタイミングチャートを示
す。同図において、本デジタルシグナルプロセサは、ス
テージIDECで命令デコード、ステージADDECでデータメ
モリのアドレスデコード、ステージMAでデータメモリア
クセス、ステージEXで演算回路1-8を使用して命令実行
が行われるパイプライン動作を行うものとする。ここ
で、図２に示すように、メモリアドレス"1000"(１６進)
から連続して格納された１６個のデータ系列M00、M01、
M02、M03、M04、...、M0Fと、メモリアドレス"2000"(１
６進)から連続して格納された１６個のデータ系列M10、
M11、M12、M13、M14、...、M1Fとに対して順次積和演算
を行う信号処理を行う場合を事例として説明する。

【００２８】先ず、図３の行番号１でアドレスポインタ
レジスタP0に16進の値"1000"を設定し、行番号２でアド
レスポインタレジスタP1に16進の値"2000"を設定するこ
とにより、各データ系列に対する初期アドレスを与え
る。以下、行番号３で汎用レジスタA0に初期値"0"を設
定し、行番号４はその次に来る命令を１６回繰り返すこ
とを指示する。行番号５の積和演算命令は、アドレスポ
インタレジスタP0、P1を各々"1"だけ加算しつつ、１６
回繰り返される。これにより、汎用レジスタA0には、１
６個のデータ系列M00、M01、M02、M03、M04、...、M0F
と、１６個のデータ系列M10、M11、M12、M13、M1
4、...、M1Fとの積和演算結果が得られる。図１の回路
では、命令デコード回路1-2で行番号４の命令をデコー
ドし、図４のタイミングチャートに示すように、繰り返
し回数カウンタ1-3に（16-1=15）が設定され、繰り返し
命令開始信号が出力される。更に、命令デコード回路1-
2では、使用するアドレスポインタレジスタP0、P1が、
繰り返し対象の積和演算命令の１回目で選択される。ク
ロック供給制御回路1-4は、アドレスポインタレジスタP
0、P1の値を初期アドレスとして、初期アドレスの示す
メモリバンクをクロック供給バンク、それ以外のメモリ
バンクをクロック停止バンクとし、図４に示すように繰
り返し命令のMAステージの開始タイミングにおいてバン
ク２、バンク３に対しクロック停止信号が出力される。
最後に、繰り返し回数カウンタ1-3が"0"になった後に命
令デコード回路1-2が繰り返し命令終了信号を出力し、
クロック供給制御回路1-4がこの終了信号を受けて、図
４に示す命令の最終回のMAステージの開始タイミングで
バンク２、バンク３のクロック停止信号をオフにする。
以上の制御により、積和演算命令の実行中では、バンク
２及びバンク３は１５サイクルの間クロック信号が停止
するので、データメモリのクロック信号系の消費電力が
低減できる。

【００２９】（第２の実施の形態）次に請求項２記載の
デジタル信号処理装置の実施の形態を説明する。図５
は、デジタルシグナルプロセサの一部のブロック図を示
す。同図において、データメモリ5-6、アドレスポイン
タレジスタ5-1、繰り返し回数カウンタ5-3、クロックゲ
ート回路5-5は図１と同一構成である。尚、図５では、
本発明に関連する構成についてのみ記載し、図１に記載
したメモリアクセス制御回路1-7や演算回路1-8等に付い
ては省略している。このことは以下に説明する図１１で
も同様である。

【００３０】図５において、5-2は命令デコード回路で
あって、繰り返し指定命令及びメモリアクセス命令のデ
コードを行い、繰り返し指定命令に基いて繰り返し回数
を、繰り返し対象のメモリアクセス命令に基いて、使用
するアドレスポインタと実行後に更新するアドレス更新
値を抽出する。

【００３１】5-7は終了アドレス計算回路（計算手段）
であって、初期アドレスと、繰り返し回数と、アドレス
更新値とに基いて、繰り返し対象命令の最終実行時にア
クセスするメモリアドレスである終了アドレスを計算す
る。5-4はクロック制御回路であって、繰り返されるメ
モリアクセス命令の初期アドレスと終了アドレスとに基
いて、繰り返し対象命令の実行中にクロック信号の供給
を行うメモリバンク、及びクロック信号の供給を行わな
いメモリバンクを決定し、各メモリバンクに対応するク
ロックゲート回路5-5にクロック制御信号を出力する。

【００３２】図６に、メモリバンクとメモリアドレスの
対応を示す。このデジタルシグナルプロセサに図７に示
すプログラムソースコードに相当する命令コード列を信
号処理手順として与えた際の動作を説明する。図７にお
いて、行番号２がアドレスポインタレジスタP1に16進の
値"2FF8"を設定する命令であること以外は図３と同じで
ある。

【００３３】図８は本デジタルシグナルプロセサを用い
て図７の命令手順が実行される時のタイミングチャート
を示す。本デジタルシグナルプロセサのパイプラインス
テージも図４と同一である。ここで、図６に示すよう
に、メモリアドレス"1000"(１６進"から連続して格納さ
れた１６個のデータ系列M00、M01、M02、M03、M0
4、...、M0Fと、メモリアドレス"2FF8"(１６進)から連
続して格納された１６個のデータ系列M10、M11、M12、M
13、M14、...、M1Fとに対して積和演算を行う信号処理
を行う場合を事例として説明する。

【００３４】前記第１の実施の形態と同様に、図７のプ
ログラムにおいて、汎用レジスタA0には、１６個のデー
タ系列M00、M01、M02、M03、M04、...、M0Fと、他の１
６個のデータ系列M10、M11、M12、M13、M14、...、M1F
との積和演算結果が得られる。図５の回路では、命令デ
コード回路5-2は行番号４の命令をデコードし、図８の
タイミングチャートに示すように繰り返し回数カウンタ
に16-1=15が設定され、繰り返し命令開始信号が出力さ
れる。更に、命令デコード回路5-2では、繰り返し対象
の積和演算命令の１回目において、使用するアドレスポ
インタレジスタP0、P1を選択し、また、積和演算毎に変
更されるアドレス更新値を抽出する。

【００３５】終了アドレス計算回路5-7は、図９に示す
ように、アドレス更新値と繰り返し回数とを乗算する乗
算器5-8と、その乗算結果に初期アドレスを加算する加
算器5-9とを備え、加算器5-9の加算結果が終了アドレス
として計算される。クロック供給制御回路5-4は、初期
アドレスと終了アドレスとの間のアドレスに対応するデ
ータメモリバンク0〜2をクロック供給バンク、それ以外
のメモリバンク3をクロック停止バンクとし、図８に示
すように命令の第１回目のMAステージの開始タイミング
でバンク３に対しクロック停止信号を出力する。最後
に、繰り返し回数カウンタ5-3が"０"になった後に命令
デコード回路5-2が繰り返し命令終了信号を出力し、ク
ロック供給制御回路5-4がこの終了信号を受けて、図８
に示した命令の１６回目のMAステージの開始タイミング
でバンク３のクロック停止信号をオフにする。これによ
り、連続積和演算の実行中にアクセスする一方のデータ
メモリアドレスがバンク１、バンク２に跨る場合であっ
ても、その演算の実行中に使用しないバンク３へのクロ
ック信号の供給を停止することが可能となる。また、図
９の乗算器や加算器は一般的にデジタルシグナルプロセ
サ中に存在するので、本実施の形態を実現するために新
たにハードウェアを追加することは不要である。

【００３６】（変形例）次に請求項４の説明を行う。デ
ジタル信号処理回路において、例えば最小データ単位を
16ビットとすると、一般的に１個のデータのデータ長が
16ビット、32ビット、64ビットと最小データ単位のデー
タ長の２のべき乗になる場合がほとんどである。従っ
て、これを前提に回路を実現しても支障はない。データ
メモリの１アドレスのデータ幅が１６ビットである場
合、３２ビットデータを偶数アドレスから始まる２アド
レスの連続データで表現し、６４ビットデータを偶数ア
ドレスから始まる４アドレスの連続データで表現する
等、最小データ単位のデータ長の２のＮ乗（Ｎは整数）
の長さのデータを偶数アドレスから始まる２のＮ乗の連
続アドレスデータで表現すると、図９の乗算器5-8は、
図１０に示すように、繰り返し回数をＮビット左にシフ
トする算術シフト回路10-1で実現することが可能であ
る。これにより、乗算器が存在しないデジタル信号処理
回路の場合には、回路中に存在する算術シフト回路を利
用することにより、新たにハードウェアを追加すること
が不要になる。デジタル信号処理回路中に乗算器も算術
シフト回路も存在しない場合においても、算術シフト回
路だけを新たに設けるだけでよいので、比較的少ない回
路規模の追加で本実施の形態を実現することが可能であ
る。

【００３７】（第３の実施の形態）次に、本発明の第３
の実施の形態のデジタル信号処理装置を説明する。図１
１は、本実施の形態であるデジタルシグナルプロセサの
一部を示すブロック図である。同図において、データメ
モリ11-6、アドレスポインタレジスタ11-1、繰り返し回
数カウンタ11-3、クロックゲート回路11-5は、図１と同
一である。また、命令デコード回路11-2は図５と同一で
ある。

【００３８】図１１において、11-7はバンク切換タイミ
ング計算回路であって、初期アドレスと、繰り返し回数
と、実行後に更新するアドレス更新値とに基いて、繰り
返しの何回目でアクセスするメモリバンクが切り換わる
かを計算する。11-8は前記バンク切換タイミング計算回
路で求めたバンク切換タイミングを保存するバンク切換
タイミング保持レジスタである。11-9は比較器であっ
て、前記繰り返しカウンタ11-3の値とバンク切換タイミ
ング保持レジスタ11-8の値とを比較し、一致した時に一
致信号を出力する。以上の構成により、繰り返し命令の
実行中にデータメモリ11-6内でアクセスしているメモリ
バンクが他のバンクに変更する切換え時を検出する検出
手段11-10を構成している。

【００３９】更に、11-4はクロック供給制御回路であっ
て、繰り返されるメモリアクセス命令の初期アドレスに
基いて、繰り返し命令の実行の最初にクロック信号の供
給を行うメモリバンク、クロック信号の供給を行わない
メモリバンクを決定し、更に比較器11-9の一致出力に応
じて、繰り返し命令実行中にクロック信号の供給を行う
メモリバンク、クロック信号の供給を行わないメモリバ
ンクを切換えながら、各メモリバンクに対応したクロッ
クゲート回路11-5にクロック制御信号（クロック供給信
号又はクロック停止信号）を出力する。

【００４０】演算対象データのメモリマップを図６と同
じ、繰り返し積和演算プログラムを図７と同じとする
と、積和演算の実行中の各信号の変化及び各メモリバン
クに供給されるクロック信号の動作タイミングチャート
は図１２に示すようになる。

【００４１】ここで、最小データ単位のデータ長の２の
Ｎ乗の長さの演算対象データを、偶数アドレスから始ま
る２のＮ乗の連続アドレスデータで表現すると、バンク
切換タイミング計算回路11-7は、図１３に示すように、
新バンク切換アドレスから初期アドレスを引き算する"
２"の補数器13-1及び加算器13-2と、この減算結果を右
にＮビット算術シフトする算術シフト回路13-3とによ
り、実現できる。

【００４２】尚、以上の説明では、積和演算命令を例示
して説明したが、本発明は同一手続の演算を繰り返す命
令であれば同様に適用できる。また、同一手続の演算に
は算術演算の他、論理演算も含まれる。更に、以上の説
明では、積和演算される２つのデータ列は、異なるバン
クに属するデータ列であるとして説明したが、両データ
列が同一バンク内に存在する場合も本発明は包含し、ま
た一方のデータ列のみがデータメモリ1-6内の所定範囲
で連続するデータ格納領域に格納される場合も包含す
る。

【００４３】（第４の実施の形態）最後に、本発明の第
４の実施の形態を説明する。図１４は本実施の形態の通
信システムを示す。同図において、18-1は前記第１、第
２又は第３の実施の形態で説明したデジタル信号処理装
置である。18-2はシステム全体を制御する制御装置であ
る。18-3はシステムの制御情報、デジタル信号処理装置
18-1の入出力データ、システムのシーケンスプログラ
ム、本通信システムの使用者の記憶を補助するための情
報、及び通信データ等を格納する記憶装置である。18-4
は本通信システムの使用者が本通信システムに指示を与
えるためのキーボードや通信内容を入力するためのマイ
ク等の入力装置である。18-5は本通信システムの使用者
にシステムの状態や各種情報を表示するディスプレイや
通信内容を出力する拡声器等の出力装置である。18-6は
前記デジタル信号処理装置18-1及び制御装置18-2と外部
との通信を行うための通信インターフェース装置であ
る。

【００４４】尚、以上の説明では、命令デコード回路14
-1は、受けた繰り返し命令をデコードし、この命令に含
まれる初期アドレスに基づいて、命令実行中にアクセス
されるバンクを把握特定したが、受ける命令自体にその
ようなバンクを特定する情報を含めてもよい。この情報
を含む命令は、例えば図７に示した積和演算プログラム
では次のようにして作成する。即ち、図７の第５行のメ
モリアクセス命令からアドレスポインタレジスタP0、P1
とアドレス更新値"+1"とを抽出した後、第５行からバッ
クトレースして前記アドレスポインタレジスタP0、P1に
即値を設定した第１行及び第２行の命令を検出し、この
両命令からその即値を抽出する。次いで、前記即値を初
期アドレスとして第５行のメモリアクセス命令が繰り返
されることの保証を確認した上で、このメモリアクセス
命令が演算の繰り返しの最後でアクセスする最終アドレ
スを前記初期アドレス、演算繰り返し数及びアドレス更
新値に基いて計算し、初期アドレスとこの最終アドレス
との間に含まれるバンクをクロック信号が供給されるバ
ンクに指定するよう特定の命令を修正する。

【００４５】

【発明の効果】以上説明したように、請求項１ないし請
求項７記載の発明のデジタル信号処理装置及びこれを有
する通信システムによれば、データメモリ上の一定範囲
内の連続したデータを読み出して繰り返し同一の演算を
行う命令を受けた時には、その演算の繰り返し実行中に
アクセスされるデータメモリ内の一部のバンクを予め把
握し特定し、繰り返し命令の実行中では前記特定した一
部バンクに対してのみクロック信号を供給するので、消
費電力の削減が可能である。

【００４６】特に、請求項２ないし請求項４記載の発明
によれば、データメモリ上で連続してアクセスされるデ
ータ格納領域が複数のバンクに跨る場合であっても、こ
れ等複数のバンクに対してのみクロック信号を供給する
ことが可能である。

【００４７】更に、請求項５記載の発明によれば、デー
タメモリ上で連続してアクセスされるデータ格納領域が
複数のバンクに跨る場合には、これ等複数のバンクをク
ロック信号の供給対象として特定すると共に、これ等複
数のバンクのうち現にアクセスされているバンクに対し
てのみクロック信号を供給したので、より一層の低消費
電力化が可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示すデジタル信号
処理回路のブロック図である。

【図２】同実施の形態におけるデータメモリマップを示
す図である。

【図３】同実施の形態において使用する繰り返し積和演
算命令のプログラム例を示す図である。

【図４】同実施の形態における動作タイミングを示すタ
イミングチャート図である。

【図５】本発明の第２の実施の形態を示すデジタル信号
処理回路のブロック図である。

【図６】同実施の形態におけるデータメモリマップを示
す図である。

【図７】同実施の形態において使用する繰り返し積和演
算命令のプログラム例を示す図である。

【図８】同実施の形態における動作タイミングを示すタ
イミングチャート図である。

【図９】同実施の形態における終了アドレス計算回路の
具体的構成を示す図である。

【図１０】同実施の形態における終了アドレス計算回路
の他の具体的構成を示す図である。

【図１１】本発明の第３の実施の形態を示すデジタル信
号処理回路のブロック図である。

【図１２】同実施の形態における動作タイミングを示す
タイミングチャート図である。

【図１３】同実施の形態におけるバンク切換タイミング
計算回路の具体的構成を示す図である。

【図１４】本発明の第４の実施の形態を示す通信システ
ムの全体構成を示すブロック図である。

【図１５】従来のデジタル信号処理回路のパイプライン
動作の具体例を示す図である。

【符号の説明】

1-1、5-1、11-1、14-1 アドレスポインタ 1-2、5-2、11-2 命令デコード回路（命令デコ
ード手段） 1-3、5-3、11-3、14-2 繰り返し回数カウンタ（計測
手段） 1-4、5-4、11-4、14-3 クロック供給制御回路（バン
ク特定手段） 1-5、5-5、11-5、14-4 クロックゲート回路 1-6、5-6、11-6、14-5 データメモリ 1-8 演算回路(演算手段) 1-10 クロック供給手段 5-7 終了アドレス計算回路（計算
手段） 5-8 乗算器 5-9 加算器 10-1 算術シフト回路 11-7 バンク切換タイミング計算回
路 11-8 バンク切換タイミング保持レ
ジスタ 11-9 比較器 11-10 検出手段 18-1 デジタル信号処理装置 18-2 制御装置 18-6 通信インタフェース装置

Claims (7)

【特許請求の範囲】
1. 【請求項１】 データ格納領域が複数のバンクに分割さ
   れたデータメモリと、 前記データメモリから読み出されたデータを用いて演算
   を行う演算手段とを備えたデジタル信号処理装置におい
   て、 前記データメモリの全データ格納領域のうち連続する一
   部の領域に繰り返しアクセスしながら同じ手続きの演算
   を指定回数繰り返して実行する命令を受け、この命令を
   デコードする命令デコード手段と、 前記命令デコード手段のデコード結果を受け、少なくと
   も前記データメモリの一部領域に最初にアクセスする初
   期アドレスに基いて、前記データメモリの全バンクのう
   ち前記命令の繰り返し実行中にアクセスすべきバンクを
   特定するバンク特定手段と、 前記バンク特定手段により特定されたバンクに対しての
   みクロック信号を供給するクロック供給手段とを有する
   ことを特徴とするデジタル信号処理装置。
2. 【請求項２】 前記デコード手段のデコード結果を受
   け、前記データメモリの一部領域に最後にアクセスする
   終了アドレスを計算する計算手段を有し、 前記バンク特定手段は、前記初期アドレス、及び前記計
   算手段により計算された終了アドレスの双方に基いて、
   前記命令の実行中にアクセスすべきバンクを特定するこ
   とを特徴とする請求項１記載のデジタル信号処理装置。
3. 【請求項３】 前記計算手段は、 前記演算を繰り返す前記指定回数と、前記データメモリ
   に繰り返しアクセス際に次のアドレスを得るためのアド
   レス更新値とを乗算する乗算器と、 前記乗算器の乗算結果と前記初期アドレスとを加算する
   加算器とを有することを特徴とする請求項２記載のデジ
   タル信号処理装置。
4. 【請求項４】 前記計算手段は、 前記データメモリに繰り返しアクセス際に次のアドレス
   を得るためのアドレス更新値が２のＮ乗（但し、Ｎは整
   数）である場合に、前記演算を繰り返す前記指定回数を
   左にＮビット算術シフトする算術シフト回路と、 前記算術シフト回路の算術シフト結果と前記初期アドレ
   スとを加算する加算器とを有することを特徴とする請求
   項２記載のデジタル信号処理装置。
5. 【請求項５】 前記命令の繰り返し実行中に、前記デー
   タメモリ内のアクセスすべきバンクの切換えが発生する
   時を検出する検出手段を有し、 前記バンク特定手段は、前記検出手段の出力を受け、前
   記命令の繰り返し実行中にアクセスすべきバンクを、前
   記検出された切換発生時に切換えることを特徴とする請
   求項１記載のデジタル信号処理装置。
6. 【請求項６】 前記命令の繰り返し実行中に、その繰り
   返し回数を計測する計測手段を有し、 前記バンク特定手段は、前記命令の実行の開始時にバン
   ク特定信号を前記クロック供給手段に出力し、前記計測
   手段により計測された繰り返し回数が前記指定回数に達
   した命令の実行の終了時に前記バンク特定信号の出力を
   停止することを特徴とする請求項１記載のデジタル信号
   処理装置。
7. 【請求項７】 前記請求項１、２、３、４、５又は６記
   載のデジタル信号処理装置と、 前記信号処理装置を制御する制御装置と、 前記信号処理装置及び制御装置の少なくとも一方と外部
   との通信インターフェースを行う通信インターフェース
   装置とを備えたことを特徴とする通信システム。