JP3230413B2 - 信号処理装置および信号処理装置のマイクロプログラム書き換え方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は信号処理装置に関し、特
に、マイクロプログラム制御によるディジタル信号処理
装置（ＤＳＰ：Digital Signal Processor）に適用して
好適なものである。

【０００２】

【従来の技術】フィルター操作や変復調操作などの実時
間信号処理をディジタル値の代数演算によって高精度か
つ高安定に行なうことのできるＤＳＰが、オーディオ信
号やビデオ信号の処理、音声情報処理などの多くの分野
で用いられている。このようなＤＳＰは、上記したよう
な各種信号処理を実時間に行なうために、通常のマイク
ロプロセッサの能力をはるかに超える演算処理を実行し
なければならず、それぞれの信号処理に応じた専用ＬＳ
Ｉを作る場合と、汎用の信号処理プロセッサのマイクロ
プログラムによって目的に対応する場合とがある。最近
では後者のものが多く、高速演算器を内蔵し、命令とデ
ータのための記憶装置とバスを分離するなどの工夫によ
ってデータ転送の高速化を図っており、水平型マイクロ
命令やパイプライン制御などを採用しているところにそ
のアーキテクチャの特徴がある。

【０００３】このようなＤＳＰは、電子楽器において
も、エフェクタや音源として利用されている。電子楽器
におけるこのような処理は常にサンプリング周期毎に行
われなければならず、このような一定の周期毎に所定の
処理を必ず実行しなければならない場合に適用して好適
なＤＳＰが本出願人により提案されている（特開平５−
１５０９７７号公報）。このＤＳＰは、固定ステップ数
のマイクロプログラムを巡回型シフトレジスタに格納し
て、該巡回型シフトレジスタから各クロック毎に順次マ
イクロ命令を取り出して実行するように構成されてい
る。そして、分岐命令の場合には、前記マイクロ命令の
取り出しと同期してカウントするプログラムステップカ
ウンタの計数値と分岐先アドレスとが一致するまで、前
記巡回型シフトレジスタから読み出されるマイクロ命令
によるデータの書き込みを実行させないようにして当該
範囲内にあるマイクロ命令を実質的に無効とするように
なされている。

【０００４】したがって、この本出願人により提案され
たＤＳＰは、マイクロプログラムが固定数のステップに
より記述されており、かつ、１サンプリング周期でこの
マイクロプログラムの全てのステップを順次読み出して
処理を行なうものであるので、当該マイクロプログラム
は必ず所定の周期毎に実行されることとなり、実時間の
信号処理が保証されるとともにプログラム作成段階にお
いてプログラムの実行時間を容易に把握することができ
るという効果を有している。

【０００５】また、この電子楽器に使用されるＤＳＰに
おいては、複数のエフェクト処理あるいは複数個の波形
を発生する処理を行うことができるように、マイクロプ
ログラムメモリに複数個のそれぞれの処理に対応するマ
イクロプログラムブロックを格納して必要とされる処理
を行っている。そして、そのいずれかの処理が不要とな
ったときには、上記した分岐命令処理を利用して、該不
要となった処理を無効とするようになされている。ま
た、マイクロプログラムメモリに格納されていない別の
エフェクト処理あるいは波形の発生を行うときには、Ｄ
ＳＰの出力を絞って、マイクロプログラムメモリに対応
するマイクロプログラムブロックを書き込み、対応する
エフェクト処理あるいは波形の発生を行うようにしてい
た。

【０００６】

【発明が解決しようとする課題】しかしながら、上記し
たいずれのＤＳＰにおいても、マイクロ命令としては水
平型マイクロ命令が採用されている。水平型マイクロ命
令は、数１０〜数１００ビットの長さを有し、該マイク
ロ命令中の各フィールドとそれにより制御されるハード
ウエアとの対応関係が明らかで、ハードウエアを効率的
に動作させるように制御することができ、高速実行が期
待できるものであるが、そのプログラミングは困難なも
のであった。

【０００７】このことを図４の（ａ）を用いて説明す
る。この図はマイクロプログラムメモリに格納されてい
るマイクロプログラムの一例を示すものである。図示す
るように各マイクロ命令は、演算フィールド、読出フィ
ールドおよび書込フィールドなどの複数のフィールドか
らなっている。例えば、テンポラリＲＡＭの００番地
（Ｔ００）の内容と係数レジスタＣＯＥＦとの内容とを
乗算し、その乗算結果をテンポラリＲＡＭの０１番地
（Ｔ０１）に書き込むという処理を行なわせる場合、例
えばステップ１に、テンポラリＲＡＭの００番地（Ｔ０
０）の内容と係数レジスタＣＯＥＦとの内容とを乗算さ
せるというマイクロ命令（ＭＵＬ Ｔ００ ＣＯＥＦ）
を記述する。そして、この乗算器の出力が２クロック後
にデータバスに出力されるものとすると、この乗算結果
をテンポラリＲＡＭの０１番地（Ｔ０１）に書き込むた
めのマイクロ命令（Ｔ０１ Ｗ）は、そのタイミングに
合わせて図示するように２ステップ後の第３ステップに
記述しなければならない。

【０００８】このように、従来のＤＳＰにおいては、マ
イクロ命令を記述するときに当該演算結果の得られるタ
イミングなどを考慮して記述することが必要であり、マ
イクロプログラミングが困難であった。また、このよう
に記述されたマイクロプログラムをみても、ある演算処
理とその結果を格納する処理とが異なるステップに記述
されているので、処理の内容を把握することが困難であ
った。さらに、マイクロプログラムを修正するときにお
いても、関連する複数個のステップに記述されているマ
イクロ命令を同時に修正することが必要となり、デバッ
グが困難であった。さらにまた、上記したように複数個
のマイクロプログラムブロックを格納している場合に、
各ブロックのマイクロプログラムが分離して格納されて
いないので、マイクロプログラムブロックの記憶位置の
入れ替えなどのマイクロプログラムブロックを単位とす
るエディット作業は面倒なものとなっていた。

【０００９】さらにまた、上記した先行技術のＤＳＰに
おいては、いずれかのマイクロプログラムブロックを分
岐命令を使用することにより無効とすることができるも
のであるが、そのためには、分岐命令のために１ステッ
プを使用しなければならず、大きな容量を有していない
マイクロプログラムメモリに本来格納すべきエフェクト
処理あるいは波形発生処理のためのマイクロ命令を格納
することができなくなる場合が生じることがある。さら
にまた、上記した先行技術のＤＳＰにおいては、マイク
ロプログラムメモリに格納されていない別のエフェクト
処理あるいは波形の発生を行うときには、マイクロプロ
グラムメモリの内容を書き換えるためにＤＳＰの処理を
一時中断することが必要であり、一時的に発音が途切れ
ることとなっていた。

【００１０】そこで、本発明は、記述が容易で、かつ、
分かりやすいマイクロプログラムを記述することがで
き、デバッグが容易なマイクロプログラム制御のＤＳＰ
を提供することを目的とする。また、本発明は、マイク
ロプログラムメモリに複数個のマイクロプログラムブロ
ックが格納されている場合に、該ブロックを単位として
容易にエディットを行なうことのできるようなマイクロ
プログラムを記述することができるＤＳＰを提供するこ
とを目的としている。さらに、本発明は、マイクロプロ
グラムメモリの容量を有効に使用することができるＤＳ
Ｐを提供することを目的とする。さらにまた、本発明
は、音が途切れることなくマイクロプログラムメモリに
格納されているマイクロプログラム群を書き換えること
のできるＤＳＰを提供することを目的とする。

【００１１】

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明の信号処理装置は、互いに独立した読出し経
路と書込み経路を有するマイクロプログラムメモリと、
マイクロプログラムアドレスを発生し、該マイクロプロ
グラムアドレスに基づいて前記読出し経路を介して前記
マイクロプログラムメモリからマイクロコードを読み出
す読出手段と、マイクロプログラムアドレスの所定範囲
を記憶する記憶手段と、前記記憶手段の記憶内容と前記
マイクロプログラムメモリから現在読出中のマイクロプ
ログラムアドレスとを比較する比較手段と、前記比較手
段における比較の結果、現在読出し中のマイクロプログ
ラムアドレスが前記所定範囲内にあるときは、前記マイ
クロプログラムメモリから読み出されるマイクロコード
を無効とする手段とを有し、前記読出手段による読出し
動作を停止することなく、前記書込み経路を介して前記
マイクロプログラムメモリに格納されているマイクロコ
ードのうちの前記所定範囲内のマイクロコードを書き換
えることができるようになされているものである。

【００１３】また、本発明の信号処理装置におけるマイ
クロプログラムメモリの内容を動作中に書き換えるため
の方法は、前記マイクロプログラムメモリにおける書き
換えの対象となるアドレス範囲を前記記憶手段に記憶さ
せるステップ、前記比較手段と前記無効にする手段とを
可能化して、前記記憶手段に記憶されたアドレス範囲内
のマイクロコードを無効にするステップ、前記マイクロ
プログラムメモリの前記書き換えの対象となるアドレス
範囲に新たなマイクロコードを書き込むステップおよび
前記比較手段と前記無効にする手段の動作を停止させる
ステップからなる方法である。

【００１４】

【００１５】

【作用】このように構成された本発明の信号処理装置に
よれば、現在実行中のマイクロプログラムアドレスが所
定の範囲にあるか否かを判定する比較手段を設け、該比
較手段により所定範囲内にあると判定されたときには当
該マイクロコードを無効とすることができるようにな
る。そして、マイクロプログラムメモリの前記無効にさ
れたアドレス範囲に対して、信号処理装置の動作中にお
いて新たなマイクロプログラムを書き込むことができ、
マイクロプログラムをダイナミックに書き換えることの
できる信号処理装置を提供することができる。

【００１６】

【実施例】図１は、本発明の信号処理装置が適用される
装置の一例を示す図であり、ＤＳＰをエフェクタとして
使用している電子楽器のブロック図を示している。図１
において、１は電子楽器全体の動作を制御するＣＰＵ
（中央処理装置）、２は制御プログラムやＤＳＰ内のマ
イクロプログラムメモリに格納すべき複数個のマイクロ
プログラムなどが格納されているＲＯＭ、３は処理に必
要なデータが格納されるＲＡＭ、４は鍵盤や各種設定を
行なうためのスイッチなどからなる操作子、５は装置の
動作状態や各種設定情報を表示するための表示装置、６
は楽音信号を生成する音源、７は演算途中結果の格納や
波形データを遅延させるために用いられる外部ＲＡＭ、
８は音源６により生成された楽音信号に対して各種の効
果を施すためのエフェクタであり、信号処理装置（ＤＳ
Ｐ）により実現されている。９はＤＳＰ８において所定
のエフェクトをかけられた楽音信号をＤＡ変換した後増
幅し、音響信号を出力するサウンドシステム、１０はデ
ータ転送を行なうためのＣＰＵバスである。

【００１７】電子楽器の動作自体は周知であるから、こ
こではその詳細な説明は省略する。ＤＳＰ８は、１サン
プリング周期毎に音源回路６から入力される楽音信号に
対してビブラートやトレモロなど各種のエフェクト処理
を実行するものであり、後述するように、その内部に例
えば５１２ステップのマイクロ命令を格納することがで
きるマイクロプログラムメモリを有しており、当該処理
において必要とされるエフェクト処理に対応するマイク
ロプログラムブロックが、ＣＰＵ１の制御によりＲＯＭ
２から読み出されて、該マイクロプログラムメモリに格
納されている。そして、処理が開始されると、１サンプ
リング周期毎に該５１２ステップのマイクロプログラム
により対応するエフェクト処理が実行されるものであ
る。

【００１８】図２にＤＳＰ８のブロック図を示す。この
図において、８１はセレクタであり、音源６からの入力
信号とデータバス９０上のデータを選択して入出力（Ｉ
／Ｏ）ＲＡＭ８２に入力するためのセレクタである。８
２は入出力ＲＡＭであり、セレクタ８１を通して入力さ
れるデータおよびサウンドシステム９へ出力するデータ
が格納される。８３はデータバス９０に接続されている
テンポラリＲＡＭであり、演算の途中結果などが格納さ
れる。８４はセレクタであり、入出力ＲＡＭ８２および
テンポラリＲＡＭ８３の出力が入力され、そのいずれか
を選択して乗算部８６に供給するためのセレクタであ
る。

【００１９】８５は係数レジスタ・補間部であり、演算
に用いる所定の係数値を格納するとともに必要な場合に
はその補間演算を行なうものである。８６は乗算部であ
り、セレクタ８４を介して入力されるデータと係数レジ
スタ・補間部８５から入力されるデータとを高速に乗算
する乗算器である。８７はセレクタであり、入出力ＲＡ
Ｍ８２、テンポラリＲＡＭ８３およびデータバス９０か
らの出力が入力され、そのいずれかを加算部８８に出力
するものである。８８は加算部であり、セレクタ８７の
出力と乗算部８６の出力とを加算する加算器である。８
９はシフト部であり、加算部８８の出力を必要に応じて
シフト処理するためのシフタである。シフト部８９の出
力はデータバス９０に接続されている。また、７は前述
した外部ＲＡＭであり、９１は外部ＲＡＭ７に対するア
クセスを行なうための外部ＲＡＭアドレス制御部であ
る。さらに、１００はマイクロプログラム供給部であ
り、その詳細な構成については後述するが、その内部に
マイクロプログラムを格納しているマイクロプログラム
メモリを有しており、各クロックサイクル毎に一つのマ
イクロ命令を読み出し、対応する処理を実行させるよう
に構成されている。

【００２０】このように構成されたＤＳＰ８において、
マイクロプログラム供給部１００から各演算部、制御部
およびゲートなどに供給されるマイクロコードに応じて
各演算部、制御部およびゲートなどが制御されることに
より、各サンプリング周期毎に音源６から入力される楽
音信号および演算結果データが、係数レジスタ・補間部
８５から供給される係数値と演算されたり、必要に応じ
て外部ＲＡＭ７に書き込まれ所定時間後に読み出されて
所定時間の遅延を与えられることにより、所定のフィル
タ演算処理や波形遅延処理などが実行される。これによ
り、楽音信号に所定の効果が施されるものである。

【００２１】図３にマイクロプログラム供給部１００の
一構成例を示す。図３において、１０１はマイクロプロ
グラムメモリであり、例えば、５１２個の記憶番地を有
しており、各番地には水平型マイクロ命令が格納されて
いる。１０２はアドレスカウンタであり、その出力がマ
イクロプログラムメモリ１０１に読み出しアドレスとし
て供給される。このアドレスカウンタ１０２は、このＤ
ＳＰの１クロックサイクル毎にインクリメントされるも
のであり、マイクロプログラムメモリ１０１からマイク
ロ命令が読み出されるのと同期して＋１され、５１１ま
でカウントされると再び０に戻るように構成されてい
る。なお、このアドレスカウンタ１０２は通常のプログ
ラムカウンタのように分岐先アドレスなどを書き込むこ
とができるようには構成されていない。

【００２２】１０３はゲート回路であり、マイクロプロ
グラムメモリ１０１から読み出されるマイクロ命令の各
フィールドの信号を対応するハードウエアに供給するか
否かを制御するためのゲート回路であり、比較部１０４
から供給される出力が「１」のときに閉じられてマイク
ロ命令を出力しないように動作し、前記出力が「０」の
ときにマイクロ命令を出力するように構成されている。
１０４は、ＨＡＬＴフリップフロップ１０８の出力が
「１」のときに動作するように構成された比較部であ
り、スタートステップレジスタ１０６およびエンドステ
ップレジスタ１０７の内容とアドレスカウンタ１０２の
内容とを比較して、アドレスカウンタ１０２の出力がス
タートステップレジスタ１０６の内容と一致したときに
内蔵するフリップフロップ回路ＦＦをセットし、アドレ
スカウンタ１０２の内容とエンドステップレジスタ１０
７の内容とが一致したとき該ＦＦをリセットするように
構成されている。そして、該ＦＦの出力はゲート回路１
０３に供給されている。

【００２３】１０５は遅延回路であり、ゲート回路１０
３から出力されるマイクロ命令のうちの所定のフィール
ドを入力とし、それを所定の期間だけ遅延して対応する
ハードウエアに供給するためのものである。なお、図示
はしていないが、ゲート回路１０３の出力は必要に応じ
てデコードされた後、あるいは、そのままで、対応する
ハードウエアに制御信号として供給されるように構成さ
れている。１０６および１０７はＣＰＵ１により書込お
よび読出が行なわれるレジスタであり、１０６はスター
トステップを格納するためのレジスタ、１０７はエンド
ステップを格納するためのレジスタである。また、１０
８はＨＡＬＴフリップフロップであり、ＣＰＵ１により
セットあるいはリセットされ、セット状態にあるときに
比較部１０４を可能化するものである。また、マイクロ
プログラムメモリ１０１は例えばデュアルポートメモリ
で構成されており、上述したアドレスカウンタ１０２お
よびゲート回路１０３に接続されているポートのほか
に、ＣＰＵバス１０と接続されている第２のポートを有
しており、ＣＰＵバス１０を介してＣＰＵ１からもアク
セスすることができるようになされている。

【００２４】このように構成されたＤＳＰ８のマイクロ
プログラム供給部１００において、各サンプリング周期
毎に実行される処理サイクルはアドレスカウンタ１０２
の計数値が０のときから開始され、その計数値が５１１
のときに終了する。そして、アドレスカウンタ１０２の
計数値は５１１の次に０となされ、次の処理サイクルが
開始される。そして、アドレスカウンタ１０２はこのＤ
ＳＰのマシンクロックによりインクリメントされるだけ
であるから、各処理サイクルの長さは固定されており、
電子楽器などのように所定周期毎に所定の処理を実行す
ることが要求される場合には好都合である。

【００２５】このように構成されたＤＳＰの動作につい
て説明する。まず、ＨＡＬＴフリップフロップ１０８が
セットされていないとき（ＲＵＮ状態）は比較部１０４
が非動作状態とされ、ゲート回路１０３は開かれてい
る。したがって、図示しない動作クロックが印加される
毎にマイクロプログラムメモリ１０１のアドレスカウン
タ１０２により指定されるアドレスに格納されているマ
イクロ命令が読み出されるとともに、アドレスカウンタ
１０２がインクリメントされる。そして、これを繰り返
されて、マイクロ命令が順次読み出されていく。ゲート
回路１０３は開いているので、読み出されたマイクロ命
令のうち一部のフィールドにあるマイクロコードは遅延
回路１０５に入力されるが、他のフィールドのマイクロ
コードは対応するハードウエアに供給され、所定の制御
が行なわれる。また、遅延回路１０５に入力されたマイ
クロコードは、該遅延回路１０５において、予め定めら
れたサイクルの間遅延された後、対応するハードウエア
に供給され、所定の動作が行なわれる。

【００２６】したがって、乗算結果を記憶手段に格納す
る場合など、単一のステップに乗算マイクロコードと書
込マイクロコードとを記述することができるようにな
る。このことを図４の（ｂ）を用いて説明する。図４の
（ｂ）は、上記した図４の（ａ）と同様に、テンポラリ
ＲＡＭの００番地（Ｔ００）の内容と係数レジスタから
の係数値ＣＯＥＦとを乗算し、その結果である積をテン
ポラリＲＡＭの０１番地（Ｔ０１）に書き込む処理を行
なう場合のマイクロ命令を示すものであり、本発明の場
合におけるマイクロプログラムの記述例を例を示すもの
である。なお、この図においては、簡略にするために説
明に必要なフィールド及びステップのみを示してある。

【００２７】図２に示すように、乗算の開始からその結
果がデータバス９０に出力されるまでには、乗算部８６
における乗算処理に１ステップ、および、加算部８８及
びシフト部８９を通過するために１ステップの合計２ス
テップを要する。したがって、従来のＤＳＰにおいて
は、図４の（ａ）に記載されているように、乗算命令が
記述されているステップから２ステップ後に当該乗算結
果を格納するための命令を記述することが必要であった
が、本発明のＤＳＰにおいては、ゲート回路の出力のう
ちの所定のフィールドを２クロックだけ遅延して出力す
る遅延回路１０５が設けられているために、図４の
（ｂ）に示すように、乗算を行なうためのマイクロ命令
とその結果を格納するためのマイクロ命令とを一行に記
述することができる。すなわち、当該マイクロ命令がマ
イクロプログラムメモリ１０１から読み出されゲート回
路１０３を通過して出力されるときに、該マイクロ命令
の書込フィールドは遅延回路１０５に供給される。

【００２８】したがって、当該マイクロ命令の演算フィ
ールドのマイクロコード（ＭＵＬＴ００ ＣＯＥＦ）
は、マイクロプログラムメモリ１０１から読み出された
タイミングでテンポラリＲＡＭ８３、セレクタ８４およ
び乗算部８６に供給されるが、書込フィールドのマイク
ロコード（Ｔ０１ Ｗ）は、２クロック後の乗算結果が
シフト部８９を通過してデータバス９０に現れるタイミ
ングでテンポラリメモリ８３に供給されることとなり、
同一のステップに記述された演算命令と書込命令とをそ
れぞれに適したタイミングで対応するハードウエアに供
給することができる。

【００２９】また、ＣＰＵ１により、あらかじめスター
トステップレジスタ１０６とエンドステップレジスタ１
０７にそれぞれアドレス値が格納されており、ＨＡＬＴ
フリップフロップ１０８がセットされたときは、比較部
１０４が動作状態とされる。この場合においても、上記
と同様にして、順次マイクロ命令が読み出されるが、ア
ドレスカウンタ１０２の内容とスタートステップカウン
タ１０６の内容とが一致したことを比較部１０４におい
て検出すると、比較部１０４のフリップフロップＦＦが
セットされる。したがって、ゲート回路１０３は閉じら
れて、マイクロプログラムメモリ１０１から読み出され
るマイクロ命令は、対応するハードウエアおよび遅延回
路１０５に供給されず、無効とされる。

【００３０】アドレスカウンタ１０２のインクリメント
が進み、今度はエンドステップレジスタ１０７の内容と
一致すると、フリップフロップＦＦがリセットされる。
これにより、ゲート回路１０３が開かれ、マイクロプロ
グラムメモリ１０１から読み出されたマイクロ命令は、
対応するハードウエアあるいは遅延回路１０５に供給さ
れる。以上のように、スタートステップレジスタ１０６
とエンドステップレジスタ１０７に任意のアドレスを格
納して、ＨＡＬＴフリップフロップ１０８をセット状態
にすることにより、スタートステップレジスタ１０６に
設定される下限アドレスとエンドステップレジスタ１０
７に設定される上限アドレスとにより指定される範囲に
格納されているマイクロプログラムを無効とすることが
できる。これにより、上記した先行技術のように分岐命
令を使用することなく、任意のアドレス範囲に格納され
ているマイクロプログラムを無効とすることができる。

【００３１】さらに、本発明によれば、ＤＳＰ８の動作
を中断させることなく、マイクロプログラムメモリ１０
１の内容を書き換えることが可能となる。これについて
図５および図６を用いて説明する。図５は、ＣＰＵ１に
より実行されるメインルーチンの処理を説明するための
フローチャートである。また、図６の（ａ）はマイクロ
プログラムメモリ１０１におけるマイクロプログラムの
格納状態の一例を示す図、（ｂ）はＲＡＭ３中に設けら
れるマイクロプログラムの格納状況テーブルの一例を示
す図および（ｃ）はＲＯＭ２中に格納されているマイク
ロプログラムブロックの一例を示す図である。

【００３２】図６の（ｃ）に示すようにＲＯＭ２中には
エフェクト処理に対応する全てのマイクロプログラムブ
ロックが格納されており、それぞれのマイクロプログラ
ムブロックはプログラム番号により識別されるものとす
る。そして、これらのマイクロプログラムブロックのう
ちの当該処理において必要とされるものが選択されてマ
イクロプログラムメモリ１０１に格納され、上記したよ
うに動作される。図６の（ｂ）に示す格納状況テーブル
は、マイクロプログラムメモリ１０１におけるマイクロ
プログラムブロックの格納状況を記憶するものであり、
図示するように、マイクロプログラムメモリ１０１に格
納されているマイクロプログラムブロックにアドレス順
にプログラムブロック番号を付し、各プログラムブロッ
ク番号毎にマイクロプログラムメモリ１０１における格
納領域のスタート番地とエンド番地を格納するものであ
る。

【００３３】さて、図５に示すように、起動されると、
ＣＰＵ１はステップ２００において当該電子楽器のため
の各種の初期設定を行なう。次に、ステップ２０１にお
いて、ユーザによりプログラムブロック選択処理がなさ
れたか否かを判定する。この判定結果がＮＯのときは、
ステップ２０３に進む。ステップ２０１の判定結果がＹ
ＥＳのときは、ユーザにより選択されたプログラムブロ
ック番号をＲＡＭ３中の所定の領域に記憶する。仮に、
図６（ａ）の斜線の領域を書き換えるとすれば「２」が
記憶される。続いて、ステップ２０３において、プログ
ラムチェンジが指示されたか否かを判定する。この判定
結果がＮＯのときはステップ２０９に進み、電子楽器の
通常の処理を行なう。

【００３４】また、ステップ２０３の判定結果がＹＥＳ
のときは、ステップ２０４において、指定されたエフェ
クトに対応するプログラム番号をＲＡＭ３の所定の領域
に記憶する。新たに「コーラス」のマイクロプログラム
ブロックをロードしたいときには「３」が記憶される。
そして、ステップ２０５において、上記ステップ２０２
において記憶されたプログラムブロック番号（「２」）
により格納領域テーブルを参照して、対応するプログラ
ムブロックのスタートステップとエンドステップ（「１
００」と「１９９」）とを読み出して、ＤＳＰ８のスタ
ートステップレジスタ１０６とエンドステップレジスタ
１０７に転送する。次に、ステップ２０６において、Ｄ
ＳＰ８に対しＨＡＬＴ信号を供給し、ＤＳＰ８内のＨＬ
ＴＦＦ１０８をセット状態にする。これにより、ＤＳＰ
８においては、比較部１０４が可能化され、アドレスカ
ウンタ１０２とスタートステップレジスタ１０６および
エンドステップレジスタ１０７との内容の比較が開始さ
れる。したがって、上述したように、アドレスカウンタ
１０２の内容が、スタートステップレジスタ１０６の内
容（「１００」）からエンドステップレジスタ１０７の
内容（「１９９」）の間にあるときには、比較部１０４
のＦＦから「１」が出力され、ゲート回路１０３はマイ
クロ命令を出力しない。したがって、この範囲にあるマ
イクロプログラムは無効とされる。

【００３５】さて、ステップ２０６を実行した後、処理
はステップ２０７に進む。ステップ２０７において、ス
テップ２０４において記憶したプログラム番号
（「３」）に対応するマイクロプログラムをＲＯＭ２か
ら読み出して、ＤＳＰ８内のマイクロプログラムメモリ
１０１の前記ステップ２０２において記憶したプログラ
ムブロックに対応する領域に書き込む。これにより、ス
テップ２０１において選択されたプログラムブロックに
対応するマイクロプログラムメモリ１０１の領域に、ス
テップ２０３において指定されたプログラム番号に対応
するマイクロプログラムが書き込まれる。続いて、ステ
ップ２０８において、ＤＳＰ８に対してＲＵＮ信号を送
出し、ＤＳＰ８のＨＬＴＦＦ１０８をリセットする。こ
れにより、比較部１０４の動作が停止され、書き換えの
行なわれた領域も含め、マイクロプログラムメモリ１０
１から読み出されるマイクロ命令がすべて有効とされ
る。このようにして、ＤＳＰ８の動作を停止することな
く、マイクロプログラムメモリの内容を書き換えること
ができる。

【００３６】上記実施例においては、マイクロプログラ
ムメモリ１０１としてデュアルポートメモリを使用する
場合について説明したが、必ずしもこれに限られること
はなく、マイクロプログラムメモリ１０１として、上記
した先行技術（特開平５−１５０９７７号公報）のよう
に、入力側に外部入力と循環入力とを選択するためのセ
レクタを設けた循環型シフトレジスタを用いても同様に
構成することができることは明らかである。

【００３７】

【発明の効果】本発明は以上のように構成されているの
で、マイクロプログラミングが容易なＤＳＰを提供する
ことができる。また、ブロックを単位とする編集が容易
なマイクロプログラムを記述することができるＤＳＰを
提供することができる。さらにまた、マイクロプログラ
ムメモリの容量を有効に使用することができ、かつ、動
作を中断することなくマイクロプログラムメモリに格納
されている一部のマイクロプログラムブロックの書き換
えを行なうことができるＤＳＰを提供することができ
る。

【図面の簡単な説明】

【図１】 本発明のＤＳＰが用いられる電子楽器の構成
を示すブロック図である。

【図２】 ＤＳＰの内部構成を示すブロック図である。

【図３】 本発明のＤＳＰにおけるマイクロプログラム
供給部１００の構成を示すブロック図である。

【図４】 マイクロプログラムを説明するための図であ
る。

【図５】 マイクロプログラムメモリの内容を書き換え
る処理のフローチャートである。

【図６】 マイクロプログラムメモリ、格納領域テーブ
ルおよびＲＯＭにおける各種データの格納状態を説明す
るための図である。

【符号の説明】

１ ＣＰＵ、２ ＲＯＭ、３ ＲＡＭ、４ 操作子、５
表示装置、６ 音源、７ 外部ＲＡＭ、８ ＤＳＰ、
９ サウンドシステム、１０ ＣＰＵバス、８１、８
４、８７ セレクタ、８２ 入出力ＲＡＭ、８３ テン
ポラリＲＡＭ、８５係数レジスタ・補間部、８６ 乗算
部、８８ 加算部、８９ シフト部、９０データバス、
９１ 外部ＲＡＭアドレス制御部、１００ マイクロプ
ログラム供給部、１０１ マイクロプログラムメモリ、
１０２ アドレスカウンタ、１０３ ゲート回路、１０
４ 比較部、１０５ 遅延回路、１０６ スタートステ
ップレジスタ、１０７ エンドステップレジスタ、１０
８ ＨＡＬＴフリップフロップ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 互いに独立した読出し経路と書込み経路
   を有するマイクロプログラムメモリと、マイクロプログラムアドレスを発生し、該マイクロプロ
   グラムアドレスに基づいて前記読出し経路を介して前記
   マイクロプログラムメモリからマイクロコードを読み出
   す読出手段と、 マイクロプログラムアドレスの所定範囲を記憶する記憶
   手段と、 前記記憶手段の記憶内容と前記マイクロプログラムメモ
   リから現在読出中のマイクロプログラムアドレスとを比
   較する比較手段と、 前記比較手段における比較の結果、現在読出し中のマイ
   クロプログラムアドレスが前記所定範囲内にあるとき
   は、前記マイクロプログラムメモリから読み出されるマ
   イクロコードを無効とする手段とを有し、前記読出手段による読出し動作を停止することなく、前
   記書込み経路を介して前記マイクロプログラムメモリに
   格納されているマイクロコードのうちの前記所定範囲内
   のマイクロコードを書き換えることができるようになさ
   れている ことを特徴とする信号処理装置。
2. 【請求項２】 請求項１に記載の信号処理装置における
   マイクロプログラムメモリの内容を動作中に書き換える
   ための方法であって、次の（イ）〜（ニ）のステップか
   らなる方法。 （イ）前記マイクロプログラムメモリにおける書き換え
   の対象となるアドレス範囲を前記記憶手段に記憶させる
   ステップ （ロ）前記比較手段を可能化して、前記記憶手段に記憶
   されたアドレス範囲内に格納されているマイクロコード
   を無効とするステップ （ハ）前記マイクロプログラムメモリの前記書き換えの
   対象となるアドレス範囲に新たなマイクロコードを書き
   込むステップ （ニ）前記比較手段の動作を停止させるステップ